【課題】ＳＡＦＧ工程を適用したフラッシュメモリ素子でレジスタを形成するためのフラッシュメモリ素子のレジスタ形成方法を提供すること。
【解決手段】半導体基板内に素子分離膜を形成した後、前記素子分離膜の所定の領域をエッチングしてトレンチを形成する段階と、全体構造の上部に第１ポリシリコン膜を形成した後、前記素子分離膜の上部が露出するまで研磨する段階と、誘電体膜パターンを形成した後、第２ポリシリコン膜を形成する段階と、前記第２ポリシリコン膜の所定の領域をエッチングし、前記第１ポリシリコン膜と第２ポリシリコン膜が連結される部分と前記誘電体膜パターンの上部に形成された第２ポリシリコン膜とが分離されるようにする段階と、全体構造の上部に層間絶縁膜を形成し、前記層間絶縁膜および第２ポリシリコン膜の所定の領域内にコンタクトプラグを形成する段階とを含む、フラッシュメモリ素子のレジスタ形成方法。 （もっと読む）

【課題】簡単に周波数特性をもたせることが実現できる多層抵抗線路を提供する。
【解決手段】基板上６に金属層４と抵抗体層３とが重ね合わせて形成されており、かつ、抵抗体層３が金属層４の上に形成されており、かつ、引き出し金属配線１に接続されている。抵抗体層３と金属層４を重ね合わせた多層構造は、低周波では多層構造全体で平均的に電界が加わり、高周波域では下層側に電界が集中する。そのため、簡単に周波数特性をもたせることが可能となる。 （もっと読む）

【課題】異なる金属組成比を持つＦＵＳＩ化構造体、特に一体に形成されたゲート電極における金属拡散を防止できるようにする。
【解決手段】半導体装置は、第１のゲート電極１０４ａを有するＮ型ＦＥＴと第２のゲート電極１０４ｂを有するＮ型ＦＥＴとを有している。第１のゲート電極１０４ａ及び第２のゲート電極１０４ｂは、接続部により一体に形成され且つ金属により互いの金属組成比が異なるようにフルシリサイド化されており、接続部の少なくとも一部には、第１のゲート電極１０４ａ及び第２のゲート電極１０４ｂを構成する金属の拡散を防止する拡散防止膜１０５が形成されている。 （もっと読む）

【課題】基板を貫通するバイアホールとその内壁の縦型金属層によって、基板の第１主面のスイッチング素子と、第２主面の電極パッドを接続したスイッチＭＭＩＣにおいて、隣接する縦型金属層に異なる高周波信号が伝搬する場合、基板に伸びる空乏層によって、縦型金属層間に高周波信号が漏れる問題があった。
【解決手段】異なる高周波信号が印加される縦型金属層間に縦型ｎ＋型領域を設ける。これにより一方の縦型金属層から伸びる空乏層が他方に到達することを防止し、高周波信号の漏れを抑制する。また制御抵抗の一部に、縦型ｎ＋型領域による縦型抵抗を接続することにより、制御抵抗のチップ上の占有面積を小さくできる。 （もっと読む）

【課題】金属薄膜抵抗体を含む集積回路を備えた半導体装置において、金属薄膜抵抗体のレイアウト面積を増大させることなく、設計値どおりの抵抗値を得る。
【解決手段】下層側絶縁膜５と、下層側絶縁膜５上に形成された配線パターン７と、下層側絶縁膜５上及び配線パターン７上に形成された下地絶縁膜９と、下地絶縁膜９上に形成された複数本の金属薄膜抵抗体１３を備えている。配線パターン７上の下地絶縁膜９に接続孔１１が形成されている。接続孔１１を介して配線パターン７と金属薄膜抵抗体１３が電気的に接続されている。金属薄膜抵抗体１３は、接続孔１１とは離間して配置された帯状部１３ａと、帯状部１３ａに連続して形成され、かつ接続孔１１を介して配線パターン７に接続される接続部１３ｂを備えている。１つの接続孔１１に２本の金属薄膜抵抗体１３の接続部１３ｂが互いに間隔をもって形成されている。 （もっと読む）

【課題】多結晶シリコンパターンの抵抗値を制御しつつ、多結晶シリコンパターンの上層に金属配線層を配置する。
【解決手段】半導体基板１上に多結晶シリコンパターンからなる抵抗体２３と、半導体基板１上に形成された層間絶縁膜２７と、層間絶縁膜２７上に形成された金属配線層３１を備え、抵抗体２３として、同じ多結晶シリコンからなり、その上部に金属配線層３１が配置されているものと配置されていないものとを含み、両抵抗体２３，２３の上部は層間絶縁膜２７上に形成された第１窒化膜２９で被われており、抵抗体２３の上部に配置されている金属配線層３１は第１窒化膜２９上に形成され、抵抗体２３の上部かつ金属配線層３１の近傍領域での第１窒化膜２９直上に第２窒化膜３３が存在している。上部に金属配線層３１が配置されている抵抗体２３のシート抵抗値と上部に金属配線層３１が配置されていない抵抗体２３のシート抵抗値が等しくなっている。 （もっと読む）

【課題】ワード線の終端部におけるリソグラフィーマージンを向上する。
【解決手段】列方向に平行に延伸する第１の活性領域ＡＡ０及び第２の活性領域ＡＡ１，ＡＡ２，ＡＡ３，・・・と、第１の活性領域ＡＡ０と前記第２の活性領域ＡＡ１，ＡＡ２，ＡＡ３，・・・を電気的に分離する素子分離領域（ＳＴＩ）３と、行方向に延伸し，本体部分と終端部分とからなる複数のワード線２０と、複数のワード線２０の本体部分と第２の活性領域ＡＡ１，ＡＡ２，ＡＡ３，・・・との交差部に配置され，ゲート絶縁膜２，フローティングゲート電極４，ゲート間絶縁膜１２及びコントロールゲート電極７を備え，メモリセルアレイを構成する複数のメモリセルトランジスタＭＴと、複数のワード線２０の終端部分を電気的に短絡する短絡領域６と、複数のワード線２０の終端部分と本体部分とを分離するＣＧパターニング領域５で表される溝とを備える不揮発性半導体記憶装置。 （もっと読む）

ある実施の形態に係る集積回路（３０）は、基板（３８）と、基板の上に設けられた回路素子（３４）と、電極パッド（７２）と、を含み、回路素子が基板と電極パッドとの間に配置されるように、電極パッドが回路素子の上に配置され、かつ垂直軸に沿って回路素子と一直線上に並べられるという特徴を持つ。 （もっと読む）

【課題】 高精度の抵抗部を容易に形成する。
【解決手段】 基板Ｐ上に配線パターン２０、２１が設けられる。配線パターン２０、２１の一部の配線諸元を、他の部分と異ならせて設けられた抵抗素子Ｒを有する。 （もっと読む）

【課題】製造コストを抑えつつ、高精度の電子素子を形成できる電子基板の製造方法および電気工学装置の製造方法並びに電子機器の製造方法を提供する。
【解決手段】配線パターンを有する基板Ｐに対してマスク２２を貼着する工程と、マスク２２の開口部２２ａを介して配線パターンの一部を除去して抵抗素子を形成する工程とを備える。マスク２２は、基板Ｐに貼着される第１フィルム材２２Ａと、第１フィルム材２２Ａに剥離可能に貼り合わされる第２フィルム材２２Ｂとを有する。マスク２２の所定領域に開口部２２ａを形成し、開口部２２ａが形成されたマスク２２を負圧環境下で基板Ｐに貼着する。 （もっと読む）

【課題】剥がれの発生を防止することができる半導体装置を提供する。
【解決手段】半導体装置１のボンディングパット部１３は、ポリシリコン膜１３１と、ポリシリコン膜１３１上に設けられたバリアメタル膜１３３と、このバリアメタル膜１３３上に設けられたメタル電極１３４とを備える。ポリシリコン膜１３１のバリアメタル膜１３３側の表面の表面粗さは、３ｎｍ以上である。また、ポリシリコン膜１３１は、リンを実質的に含有していない。 （もっと読む）

【課題】 ヒューズ素子に接続される保護回路の占有面積を抑制する半導体集積回路装置を提供する。
【解決手段】 表面にＭＯＳＦＥＴ１２等の半導体素子が形成されたシリコン基板１１、シリコン基板１１の表面外側に形成された複数の第１乃至第１０配線層２３ａ〜２３ｇ、この半導体素子に正対する位置を避けたシリコン基板１１の外側に形成され、配線層２３ａ〜２３ｇを介して第１の端子を接地されたヒューズ素子２８、シリコン基板１１とヒューズ素子２８の間に形成された層間絶縁膜３１及び層間絶縁膜３１より機械的強度の弱いポーラス絶縁膜３３、及び、ポーラス絶縁膜３３よりシリコン基板１１に近い側且つヒューズ素子２８に正対する位置に形成され、配線層２３ｄ〜２３ｇを介して一端をヒューズ素子２８の第２の端子に接続され、配線層２３ａを介して他端をＭＯＳＦＥＴ１２に接続された配線抵抗２５を備えている。 （もっと読む）

【課題】薄膜回路の下方に外部と接続するための電極を容易に形成できる薄膜回路部品の構造及び薄膜回路部品の作製方法を提供することを課題とする。
【解決手段】第１の絶縁膜と、第１の絶縁膜の一方の面上に形成された薄膜回路と、薄膜回路上に形成された第２の絶縁膜と、第２の絶縁膜上に形成された電極と、電極上に形成された樹脂膜とを有する積層物を形成し、積層物の第１の絶縁膜の他方の面側に、電極と重なるように導電膜を形成し、導電膜にレーザーを照射する。 （もっと読む）

【課題】ストレスリリーフと接触窓構造の間隔距離の微小化を可能にする線路デバイス構造の製作過程及びその構造を提供する。
【解決手段】基板と、第一金属柱体６８と、第二金属柱体と、を備え、第一金属柱体６８は、基板上に位置し、第一金属柱体６８の最大横寸法Ｈｗを第一金属柱体６８の高度Ｈｔで割ると４より小さく、かつ第一金属柱体６８の高度が２０μｍから３００μｍの間であって、第二金属柱体は、基板上に位置し、第二金属柱体の最大横寸法を第二金属柱体の高度で割ると４より小さく、かつ第一金属柱体の中心点から第二金属柱体の中心点までの距離Ｈｂが１０μｍから２５０μｍの間である。 （もっと読む）

【課題】 本発明は上記の問題に鑑みてなされたものであり、その目的は、情報の書込み時及び消去時における過渡電流を小さくし、消費電流を低減することができる不揮発性記憶素子及びその製造方法を提供する点にある。
【解決手段】 電気抵抗状態の高低を情報として記憶することができる可変抵抗体４と、可変抵抗体４に接する複数の電極２を備えてなる不揮発性記憶素子であって、複数の電極２の内の少なくとも１つの電極２の可変抵抗体４との接触面積が、不揮発性記憶素子の作製に用いる製造プロセスの最小加工寸法の２乗よりも小さいことを特徴とする。 （もっと読む）

【課題】 導電体パッドの中央部から周辺部に向けて導電体が流動しても、応力が発生することを抑制できる半導体装置を提供する。
【解決手段】 本発明に係る半導体装置は、半導体素子の上方に位置する絶縁膜１０と、絶縁膜１０上に形成された導電体パッド１１と、導電体パッド１１に形成された第１の開口パターン１２とを具備する。このようにすると、導電体パッド１１を形成する導電体が流動しても、導電体の流動性は第１の開口パターン１２によって吸収される。導電体パッド１１が略多角形である場合、第１の開口パターン１２は、導電体パッド１１の角部それぞれの近傍に形成されているのが好ましい。この場合、第１の開口パターン１２は、角部を形成する２つの辺に沿うように配置された略Ｌ字状のスリットを有してもよい。 （もっと読む）

【課題】薄膜抵抗素子の半導体基板上におけるレイアウト面積を小さくし、高集積化による基板の小型化を図ることが可能な半導体装置を低コストに提供する。
【解決手段】半導体装置１０では、第２配線層１５と複数個の第１配線層１３とがビアホール１６を介して接続され、ビアホール１６に対応した凹凸から成る段差が第２配線層１５の表面に生じているため、第２配線層１５の表面積が大きくなっている。そして、各配線層１３，１５によって薄膜抵抗素子１９が形成されているため、凹凸から成る段差による第２配線層１５の表面積の増大分だけ、薄膜抵抗素子１９に流れる制御電流Ｉｏの電流経路の長さが所定間隔Ｌ（各接続配線１７，１８の接続箇所１７ａ，１８ａの間隔）よりも大きくなっている。 （もっと読む）

【課題】 占有面積を大きくせずに、抵抗値のばらつきや比精度、経時特性の向上した多結晶シリコン薄膜抵抗素子を提供する。
【解決手段】 多結晶シリコン薄膜抵抗素子の高抵抗領域の少なくとも長辺方向全域の上面、側面、下面を半導体基板とメタルと薄膜抵抗素子のダミーパターンとで包囲する。 （もっと読む）

【課題】各種装置が設置されたフレキシブルな基板に対する外力の変化によって、装置の作動あるいは非作動を選択する機能を各種装置に付加し、さらにフレキシブルな基板に設置された複数の回路素子の機能の中から、基板に対する外力を変化させることで使用者が必要な機能を選択して作動させることを可能とする半導体装置及び半導体装置の作製方法を提供する。
【解決手段】半導体装置１１０は、基板１０上に形成された複数の回路素子と、複数の前記回路素子上に形成された絶縁膜と、前記絶縁膜上に形成された前記回路素子同士を接続する複数の配線とを有し、前記絶縁膜は、前記配線を分断する開口部８１を有し、前記基板を曲げたとき、分断された前記配線７７、７８同士が接触して複数の前記回路素子のうち少なくとも２つの前記回路素子が電気的に接続するような接続部を有している。 （もっと読む）

【課題】 半導体形成プロセスによって形成してある抵抗体装置において、抵抗値の変更のための修正にかかる時間と費用の削減を図れるようにすることを目的とする。
【解決手段】 抵抗体２２上にその長手方向に沿って全長に亘ってＮ個のコンタクト２３−１〜２３−Ｎが等間隔で分散して形成してあり、アルミ配線パターン２４、２５がＮ個のコンタクト２３−１〜２３−Ｎのうちから選択した二つのコンタクト２３−１と２３−Ｎとに接続してある。抵抗値を変更する場合には、アルミ配線パターンだけを変更して、目的とする抵抗値に対応した別のコンタクトに接続して形成される。 （もっと読む）