【課題】抵抗素子の占有面積を広げずに抵抗素子の抵抗値を上げることができることができる半導体装置を提供する。
【解決手段】本発明に係る半導体装置は、絶縁膜２上に形成された複数の抵抗素子４ｂと、絶縁膜２上及び複数の抵抗素子４ｂ上に形成された第２の絶縁膜８と、第２の絶縁膜８に埋め込まれ、複数の抵抗素子４ｂの両端部それぞれ上に位置する複数の導電プラグ９ｂと、第２の絶縁膜８上に形成され、複数の導電プラグ９ｂを介して複数の抵抗素子４ｂを直列に接続する配線１０ｂとを具備する。半導体基板１に形成され、ポリシリコンからなるゲート電極４ａを有するトランジスタを具備していてもよい。ゲート電極４ａｂの表層はシリサイド化されており、ポリシリコン抵抗４ｂの表層はシリサイド化されていないのが好ましい。 （もっと読む）

【課題】配線間が抵抗で接続された回路を半導体基板上に有する半導体装置において、前
記抵抗を、半導体基板やこの抵抗に接続されていない配線から電界の影響を受け難いよう
に形成する。
【解決手段】この半導体装置は、第１の配線１０と第２の配線２０ａが抵抗１４で接続さ
れた回路を、ｎ基板（半導体基板）１上に有する。第１の配線１０と第２の配線２０ａが
絶縁膜１２を挟んで層状に形成され、絶縁膜１２に形成されたバイアホール１３内に抵抗
１４が形成されている。 （もっと読む）

【課題】小型の半導体装置を提供する。
【解決手段】半導体装置１において、単結晶シリコンからなる基板２を設け、基板２の表面の素子領域Ａに素子３を形成する。素子３は、半導体装置１の本来の機能を果たす機能素子である。また、基板２上に層間絶縁膜４を形成し、層間絶縁膜４上における保護領域Ｂに多結晶シリコン層５を形成し、多結晶シリコン層５内に素子６を形成する。素子６は素子３を静電気から保護する静電耐圧用保護素子である。更に、層間絶縁膜４上に層間絶縁膜７を形成し、層間絶縁膜７上におけるパッド領域Ｃにパッド８を設ける。そして、保護領域Ｂは素子領域Ａの直上域近傍に設け、パッド領域Ｃは素子領域Ａ及び保護領域Ｂの直上域近傍に設ける。 （もっと読む）

【課題】 トランジスタ回路とブリーダー抵抗回路とを備えた半導体装置において、ブリーダー抵抗の抵抗値変動を抑制することを目的とする。
【解決手段】 トランジスタ構造の上に層間絶縁膜１０７を介して金属膜としてバリアメタル膜１０４及び配線膜１０３を積層してなるトランジスタ回路と、ポリシリコン膜よりなるブリーダー抵抗１０２の上に層間絶縁膜１０７を介して金属膜として配線膜１０３を積層するか、ブリーダー抵抗１０２と接合する部分のみをバリアメタル膜１０４としたブブリーダー抵抗回路とを備えるので、ポリシリコン膜であるブリーダー抵抗１０２に及ぶ応力が少なくなり、ブリーダー抵抗１０２の抵抗値変動を抑えることができる。また、トランジスタ回路の配線として用いられる金属膜についてはバリアメタル膜が存在するので、配線の信頼性を損なう事もない。 （もっと読む）

【課題】微細化されたＳＲＡＭのロードトランジスタを構成するＭＯＳトランジスタにおいて、ビアコンタクトがずれてもソース抵抗の増大を回避できる構成を提供する。
【解決手段】二組のＣＭＯＳインバータと、一対のトランスファトランジスタと、ポリシリコン抵抗素子よりなり、前記ＣＭＯＳインバータの各々の第１と第３のＭＯＳトランジスタは素子分離領域２１１により画成された第1導電型の素子領域２１Ａ1に形成され、ポリシリコンゲート電極Ｇ１の第１の側に一端が前記ゲート電極Ｇ１直下に侵入する第２導電型ソース領域２１ａと、第２の側に第２導電型ドレインエクステンション領域２１ｂと、それよりも深い第２導電型ドレイン領域よりなり、前記ソース領域２１ａは前記エクステンション領域２１ｂよりも深く、前記ゲート電極Ｇ１は前記ポリシリコン抵抗素子Ｒと同一の膜厚で、同じ元素により、ドーピングされている。 （もっと読む）

【課題】半導体層の上の領域を有効利用することができる、半導体装置およびその製造方法を提供する。
【解決手段】半導体装置１００は、半導体基板１２０と、半導体基板１２０の上に設けられた絶縁層１３０と、絶縁層１３０の上に設けられたＳＯＩ層１４０とからなるＳＯＩ基板１１０を含む。半導体基板１２０において、不純物拡散層１２２が設けられている。不純物拡散層１２２は、ＳＯＩ層１４０の上に設けられた配線層１６２と電気的に接続されている。不純物拡散層１２２は、配線層または抵抗層として機能させることができる。 （もっと読む）

【課題】半導体層の上の領域を有効利用することができる、半導体装置およびその製造方法を提供する。
【解決手段】半導体装置１００は、半導体基板１２０と、半導体基板１２０の上に設けられた絶縁層１３０と、絶縁層１３０の上に設けられたＳＯＩ層１４０とからなるＳＯＩ基板１１０を含む。半導体基板１２０において、不純物拡散層１２２が設けられている。不純物拡散層１２２は、ＳＯＩ層１４０の上に設けられた配線層１６２と電気的に接続されている。不純物拡散層１２２は、配線層または抵抗層として機能させることができる。 （もっと読む）

【課題】上部配線層が半導体素子に与えるストレスの影響を低減すると共に、ダミー配線パターンを設けてＣＭＰ技術を適用した効果を維持し得る半導体装置を提供する。
【解決手段】
半導体基板１の主面上及びゲート電極５の上面上には、ＭＯＳＦＥＴ（半導体素子）１００を被覆する第一層間絶縁膜７が形成され、その上面上の前記ＭＯＳＦＥＴ１００のチャネル領域６の上方以外の領域には第一配線層９が形成されている。また、前記第一層間絶縁膜７の上面上及び前記第一配線層９の上面上には、前記第一配線層９を被覆する第二層間絶縁膜１０が形成され、前記第二層間絶縁膜１０の上面上には第二配線層ダミーパターン（第一ダミー配線パターン）１１が形成されている。ここで、前記第二配線層ダミーパターン１１は、前記第一配線層９と同様に、前記チャネル領域６の上部領域に重ならない領域に配置される。 （もっと読む）

【課題】また、従来のＣＡＤツールによる半導体装置の設計図を用いる場合、インクジェット装置で形成できるパターンが限られるため、半導体装置の回路の中には、そのまま転用することができない回路も生じる恐れがある。
【解決手段】インクジェット装置で吐出して描くことの可能な基本パターンを複数用意し、それらを組み合わせて所望の集積回路のレイアウトを行う。得られたレイアウトを基にして露光マスクを形成する。露光マスクを用いて露光を行った後、現像して液滴の径よりも幅の細い露光領域にレジスト膜を残存させる。そして、被処理表面の露呈部分に対して撥液処理を行った後、レジスト膜上に材料液滴を滴下する。液滴吐出法により選択的に吐出を行い、ドット径よりも幅の細い配線を形成する。 （もっと読む）

【課題】能動素子または受動素子が一つの半導体基板に複数個形成されてなる半導体装置およびその製造方法であって、両面電極素子についても絶縁分離と集積化が可能であり、安価に製造することのできる半導体装置およびその製造方法を提供する。
【解決手段】半導体基板２０が、当該半導体基板２０を貫通する絶縁分離トレンチＴに取り囲まれて、複数のフィールド領域Ｆ１〜Ｆ８に分割されてなり、複数個の能動素子３１〜３３，４１〜４３または受動素子５１，５２が、それぞれ異なるフィールド領域Ｆ１〜Ｆ８に分散して配置されてなり、二個以上の素子が、当該素子に通電するための一組の電極ｄｒ１，ｄｒ２が半導体基板２０の両側の表面Ｓ１，Ｓ２に分散して配置されてなる、両面電極素子４１〜４３，５１，５２である半導体装置１００とする。 （もっと読む）

【課題】抵抗値を向上させつつ高集積化が可能な薄膜抵抗を備えた半導体装置およびその製造方法を提供する。
【解決手段】薄膜抵抗９が樹脂層１０の表面の厚さＴ方向の凹部１６および凸部１７に沿って形成されていることを特徴とする。 （もっと読む）

【課題】キャパシタの信頼性や品質を確保しつつ、ウェハ工程完了後にキャパシタの容量を調整できる半導体装置を提供する。
【解決手段】容量調整用キャパシタを、同一の半導体基板に対して複数備え、容量調整用キャパシタがパッシベーション膜によって被覆された半導体装置であって、複数の容量調整用キャパシタは、同一層の電極間がそれぞれ層内繋ぎ配線によって連結されて１つのキャパシタブロックを構成しており、層内繋ぎ配線によって連結された各層の電極のうち、少なくとも１層の電極と当該電極間を繋ぐ層内繋ぎ配線とが、同一の導電材料からなる薄膜抵抗体として構成され、薄膜抵抗体のうち、層内繋ぎ配線に相当する部位の少なくとも１箇所に光を選択的に照射して部位を断線させることにより、キャパシタブロックの容量が調整可能である。 （もっと読む）

【課題】容量素子の電極における抵抗の上昇及び断線を防止する。
【解決手段】半導体記憶装置は、半導体基板１０１上に複数の容量素子１１２が形成された半導体記憶装置１００において、複数の容量素子１１２は、それぞれ、下部電極１０９と、下部電極１０９上に形成された金属酸化膜１１０と、金属酸化膜１１０上に形成された上部電極１１１とを備える。下部電極１０９及び上部電極１１１のうちの一方の電極は、複数の容量素子１１２の間を接続する配線として機能するように形成された共通電極である。該共通電極は、白金族金属及び白金族金属酸化物の混合物からなると共に、前記共通電極中に、少なくとも配線の方向に沿って白金族金属からなる導電経路が形成されている。 （もっと読む）

【課題】 ビア溝に対する配線材料の埋め込み性と配線の微細化とを両立することができる多層配線を有する半導体装置及び半導体装置の製造方法を実現する。
【解決手段】 多層配線を備えた半導体装置１において、薄膜抵抗体１４は下部第３層間絶縁膜１３ａと上部第３層間絶縁膜１３ｂとの間に形成されているため、薄膜抵抗体１４の形成により厚さが増大する配線層を配線の微細化が要求される最下層の第１配線層３１以外の配線層とすることができる。これにより、第１配線層３１の厚さが増大することがないため、第１ビア溝１１ａのアスペクト比が増大することがないので、配線材料の良好な埋め込み性を確保することができる。 （もっと読む）

【課題】不良が生じにくい素子構造及び当該素子を有する半導体装置を提供することを課題とする。
【解決手段】第１の電極層と第２の電極層からなる一対の電極層間に有機化合物を含む層を有する素子構造とし、一対の電極層のうち、少なくとも一方の電極層のヤング率を７．５×１０^１０Ｎ／ｍ^２以下とする。作製される素子の用途に応じた有機化合物を用いて有機化合物を含む層を形成し、記憶素子、発光素子、圧電素子、有機トランジスタ素子を形成する。 （もっと読む）

【課題】従来の半導体装置においては、受動素子を形成するための工程を追加する必要がある。
【解決手段】半導体装置１は、半導体基板１０、ＦＥＴ（電界効果トランジスタ）２０、コンタクトプラグ３０、抵抗素子４０（特定部材）、および配線５０を備えている。ＦＥＴ２０には、コンタクトプラグ３０が接続されている。このコンタクトプラグ３０と同一の層（配線層６０の最下層）中に、抵抗素子４０が設けられている。コンタクトプラグ３０および抵抗素子４０は、同一の材料によって形成されている。抵抗素子４０の上面の一部に、配線５０が接続されている。 （もっと読む）

【課題】他の基板への接続部を増やすことができ、設計の自由度が向上できる構造の半導体基板およびその製造方法を提供する。
【解決手段】一方の面１１ａに表面電極１２を有する半導体基板１１と、該基板１１の一方の面１１ａの上に設けられ表面電極１２と整合する位置に開口部１４ａを有する第１の絶縁樹脂層１３ａと、該絶縁樹脂層１３ａの上に配され開口部１４ａを通して表面電極１２と電気的に接続される第１の導電層１５ａと、第１の絶縁樹脂層１３ａ及び半導体基板１１を貫通する貫通穴２１を通して第１の導電層１５ａと電気的に接続される貫通電極２０と、半導体基板の他方の面１１ｂの上に設けられ貫通電極２０と整合する位置に開口部１４ｂを有する第２の絶縁樹脂層１３ｂと、該絶縁樹脂層１３ｂの上に配され開口部１４ｂを通して貫通電極２０と電気的に接続される第２の導電層１５ｂとを備える半導体装置１０。 （もっと読む）

【課題】厚膜Ｃｕヒューズをレーザ照射により切断した際の加工形状を制御することが可能なヒューズの切断方法を提供する。
【解決手段】半導体デバイスに備えるＣｕヒューズを、外部からのレーザ照射により切断して回路の切り替えを行なうヒューズの切断方法であって、Ｃｕヒューズの切断される部分の膜厚が０．９μｍ以上であり、照射するレーザの波長が０．６μｍ〜１．３μｍであり、レーザのパルス照射時間が９ｎ秒〜５０ｎ秒である。 （もっと読む）

【課題】 ＣＳＰと呼ばれる半導体装置において、シリコン基板の上面に集積回路がある場合でも、シリコン基板上における絶縁膜の上面に薄膜抵抗体を形成する。
【解決手段】 シリコン基板１上に形成された保護膜５の上面において所定の２つの配線８ｂ（下地金属層７ｂを含む）間には薄膜抵抗体９が形成されている。したがって、シリコン基板１上における保護膜５の上面に薄膜抵抗体９を形成する際、インクジェットヘッド２３を用いたインクジェット法により、金属ナノインク２４を塗布し、その後焼成することで、シリコン基板１の上面に集積回路があっても形成することが可能となる。 （もっと読む）

【課題】新たな工程を追加しないで抵抗体の寄生容量を低減することの可能な半導体装置を提供する。
【解決手段】ｐ型半導体基板１０の表面に、絶縁膜１２、抵抗体１３、絶縁膜１４、導電体１５および絶縁膜１６をｐ型半導体基板１０の側から順に備える。抵抗体１３と導電体１５とは絶縁膜１４を貫通するコンタクト部１７によって電気的に接続されている。これにより、導電体１５、絶縁膜１４および抵抗体１３により形成されるＭＯＳ構造に起因して発生する寄生容量Ｃ_１０と、抵抗体１３の抵抗Ｒと、抵抗体１３、絶縁膜１２およびｐ型半導体基板１０により形成されるＭＯＳ構造に起因して発生する寄生容量Ｃ_１とによりＲＣ回路が構成される。 （もっと読む）