【課題】抵抗体に接続される金属シリサイド非形成のコンタクト構造において、バリアメタルとシリコンとのシリサイド反応を活性化させて、高精度な抵抗素子を備える半導体装置およびその製造方法を提供する。
【解決手段】半導体基板１００上に絶縁膜１０１を介して形成されたシリコン膜からなる抵抗体１０２と、抵抗体１０２上に形成された層間絶縁膜１０４と、層間絶縁膜１０４に形成されたコンタクトホールと、コンタクトホール内に形成され、前記抵抗体１０２と接続する配線部１０５と、層間絶縁膜１０４上に形成され、前記配線部１０５と接続する金属配線１０６とを備え、抵抗体１０２は膜中に第１導電型の不純物元素を含み、且つ表層側にシリコンよりも原子量の大きな元素がドーピングされていることを特徴とする。 （もっと読む）

【課題】半導体装置の実装効率を向上する。
【解決手段】表面側に電子デバイスが形成されてなる半導体基板と、前記半導体基板の裏面側に形成されるインダクタと、前記半導体基板の表面と裏面との間を貫通し、前記電子デバイスと前記インダクタとを電気的に接続する貫通電極と、前記半導体基板の裏面側の前記インダクタの形成位置と相反する前記半導体基板の表面側の位置に形成される、前記インダクタのインダクタンスを安定化させるための導電パターンと、を有する半導体装置である。 （もっと読む）

【課題】少なくとも一方がＦＵＳＩ構造である２つの導電体を備えた半導体装置において導電体同士の接続箇所での金属拡散に起因する中間相領域の発生を抑制する。
【解決手段】Ｎ型ＦＥＴのゲート電極となる第１の導電体１１６とＰ型ＦＥＴのゲート電極となる第２の導電体１１７とが互いに同電位となるように電気的に接続されている。第１の導電体１１６及び第２の導電体１１７のうちの少なくとも一方はＦＵＳＩ構造を有している。第１の導電体１１６と第２の導電体１１７との境界の少なくとも一部分に、庇１１８を有する段差が形成されている。 （もっと読む）

【課題】占有面積を小さくすることができ、かつ検査時間を短くすることができる半導体装置の製造方法を提供する。
【解決手段】第１の不純物導入処理を行うことにより、第１のチャネル領域８ａに位置する半導体基板１に不純物を導入し、かつスクライブラインに位置する半導体基板１に第１の検査用抵抗パターン１８ａを形成する工程と、第１の不純物導入処理とは異なる不純物濃度で第２の不純物導入処理を行うことにより、第２のチャネル領域８ｂに位置する前記半導体基板１に不純物を導入し、かつスクライブラインに位置する半導体基板１に第２の検査用抵抗パターン１８ｂを形成する工程と、第１の検査用抵抗パターン１８ａ及び第２の検査用抵抗パターン１８ｂを並列に接続する配線パターン１２ｃを形成する工程とを具備する。 （もっと読む）

【課題】 抵抗値が所望の設計値に対して１％以下で、かつ寄生容量が小さく、比較的大きな電流を流すことができる、抵抗値調整可能な抵抗素子を容易に得る。
【解決手段】 半導体基板に抵抗素子１、３が内蔵された半導体装置において、前記抵抗素子１、３はその抵抗値を一定範囲で調整可能な構造を有し、前記第１の抵抗素子と一対の第２の抵抗素子２が５００マイクロメートル以内に隣接して配置されていて、かつ前記第２の抵抗素子の両端子には各々２つのパッド端子が引き出されている。 （もっと読む）

【課題】小型化を実現しつつ所望の抵抗値を得ることができる半導体装置を提供する。
【解決手段】半導体装置は、半導体チップ２と、半導体チップ２の一方の面側に合成樹脂によって形成された凸部材６，７と、少なくとも一部が凸部材上に形成された膜状の抵抗素子８とを備えている。上記構成により、膜状の抵抗素子８を半導体チップ２の第１面２Ａから離れる方向に引き延ばすことができ、少ない占有面積で所望の抵抗値を持った薄膜抵抗８を実現できる。 （もっと読む）

【課題】表示ムラを低減することができる配線構造及び表示装置を提供することを目的とする。
【解決手段】
本発明の一態様にかかる配線構造は、アレイ基板上に形成された長さの異なる複数のゲート引き回し配線１３１ａと、複数のゲート引き回し配線に対応して設けられ、ゲート引き回し配線を切断する複数の配線切断部２３２と、配線切断部２３２で切断された引き回し配線を接続する接続部２３とを備え、接続部２３には、配線切断部２３２によって切断された引き回し配線を導通させる接続導電膜２３３が形成され、複数のゲート引き回し配線間の抵抗差に応じて、接続導電膜２３３の幅、及び配線切断部２３２の長さの少なくとも一方が、複数のゲート引き回し配線間で変化しているものである。 （もっと読む）

【課題】フューズ切断時のサージ電流による内部回路の破壊を防止する半導体集積回路装置を提供する。
【解決手段】半導体基板と、半導体基板上に形成され、第１の電位と第２の電位に接続されて動作電圧を印加される内部回路と、第２の電位に接続された第１の配線と内部回路に接続された第２の配線との間に介装されたフューズと、第２の配線に発生する正及び負の異常電圧に応答して内部回路を保護する保護素子とを有し、保護素子は、半導体基板上に形成された所定の導電型ウエルに形成されているものとする。これにより、フューズ切断時に発生する正あるいは負の異常電圧に応答して内部回路を保護することができる。 （もっと読む）

【課題】省スペース性および高周波特性を両立する半導体装置およびその製造方法を提供する。
【解決手段】本発明に係る半導体装置１００は、半導体基板１と、半導体基板１上に形成されたサブコレクタ層２と、サブコレクタ層２上に形成されたコレクタ層３と、コレクタ層３上に形成されたベース層４と、ベース層４上に形成されたエミッタ層５と、コレクタ層３と接続されるコレクタ電極８ａと、ベース層４と接続されるベース電極７と、エミッタ層５と接続されるエミッタ電極６と、サブコレクタ層２をスパイラル状に区画する絶縁領域１６と、スパイラル状に区画されたサブコレクタ層２の一端に接続される第１のインダクタ電極８ｂと、スパイラル状に区画されたサブコレクタ層２の他端に接続される第２のインダクタ電極８ｃとを備える。 （もっと読む）

【課題】増幅回路内の寄生抵抗を、補正抵抗を設置することで調整し、増幅回路を安定に動作させる。
【解決手段】カレントミラー回路において、カレントミラー回路内の寄生抵抗に対して、寄生抵抗を補正する補正抵抗が設置されている半導体装置であり、カレントミラー回路は、少なくとも２つの薄膜トランジスタを有するものである。薄膜トランジスタのそれぞれは、チャネル形成領域、ソース領域またはドレイン領域を有する島状半導体膜、ゲート絶縁膜、ゲート電極、ソース電極またはドレイン電極を有しており、補正抵抗は、ゲート電極、ソース電極、もしくはドレイン電極のいずれか１つの寄生抵抗を補正するものである。また補正抵抗はそれぞれ、ゲート電極、ソース電極またはドレイン電極、もしくはソース領域またはドレイン領域と同じ材料を含む導電層を有するものである。 （もっと読む）

【課題】本発明の目的は、配線の、幅の異なる部分の連結部分に生じる応力を減らすことにある。
【解決手段】半導体装置は、半導体チップ１０と、幅の異なる第１、第２の配線の連結部分３４と、連結部分３４とオーバーラップする位置に形成されたパッド４０と、パッド４０上に形成されてなるバンプ４４と、連結部分３４とパッド４０との間に位置して連結部分３４の全体を覆うように形成されてなる緩衝層５０と、連結部分３４と緩衝層５０との間及び緩衝層５０とパッド４０との間に、それぞれ形成されてなる無機絶縁層６０，６２と、を含む。緩衝層５０は、樹脂を除く材料であって、無機絶縁層６０，６２よりも柔らかい材料から形成されてなる。 （もっと読む）

【課題】複数の半導体素子が並列に形成されるアクティブセル領域を囲むようにゲート配線が形成される場合において、アバランシェ耐量を向上させることが可能な半導体装置を提供することを目的とする。
【解決手段】半導体基板のアクティブセル領域４１に並列に形成される複数の半導体素子と、それら半導体素子のそれぞれの動作を制御するための制御信号が入力されるゲートパット５０と、アクティブセル領域４１を囲むように形成され、複数の半導体素子とゲートパットとを電気的に接続するゲート配線４２と、そのゲート配線４２において長手方向の配線のそれぞれの両端に形成され、ゲート配線４２の抵抗成分の抵抗値よりも大きい抵抗値をもつゲート抵抗２と、ゲート配線４２上のゲート抵抗２のうちゲートパット５０から２つ目以上のゲート抵抗２とゲートパット５０とを電気的に直接接続するための迂回用配線３とを備える。 （もっと読む）

マイクロエレクトロニクス・トランジスタおよび製作方法の性能および製造可能性を強化するための新たな技術を提供する。
【課題】
【解決手段】トランジスタ装置およびそれを形成する方法であって、基板と、基板上の第１のゲート電極と、基板上の第２のゲート電極と、第２のゲート電極に重なり合うフランジ付き端部の対を備えるランディング・パッドとを備え、第２のゲート電極の構造は、ランディング・パッドの構造と不連続である。 （もっと読む）

【課題】半導体基板に搭載した他のデバイスの影響を受けずに、デバイス単体の電気特性を高い精度で測定できる半導体装置を提供すること。
【解決手段】本発明の半導体装置は、半導体基板上で、アナログスイッチとブリーダー抵抗とを電気的に切り離し、それぞれの端部に電気的に接続することを可能とするパッドを設ける。ウエハレベルでの電気的特性測定時には、前記パッドを介して測定することにより、他のデバイスの影響を受けずに、測定するデバイス単体としての電気的特性を測定する。ウエハレベルの電気的特性測定後に、それぞれのパッド同士をワイヤーボンディングで接続して回路を形成する。 （もっと読む）

【課題】 アナログ回路等で用いる抵抗層３は、複数本をペアで用いて、それらの抵抗比によって出力電圧や電流を決定する。ところが、配線層１０は、アルゴリズムに従って自動的に設計されるため、各抵抗層３上に重なる配線層１０の面積が異なり、設計通りの抵抗比が得られない要因となっていた。
【解決手段】 半導体集積回路の自動配置配線について、先ず、第１のダミーメタル８を抵抗層３の近傍に配置させ、次に、配線層１０を自動配置させる。更に、抵抗層３、配線層１０が配置されていない位置に、第１のダミーメタル８よりも大きい第２のダミーメタル９を配置させる。 （もっと読む）

【課題】インダクター、キャパシター及び抵抗を半導体基板上の配線に組み込んで、高密度実装を容易にすることが可能な半導体パッケージ及びその製造方法を提供する。
【解決手段】一主面に電極パッド１１ａ及びパッシベーション膜１２が形成されている半導体基板１０と、半導体基板１０を覆うように設けられた第１の絶縁膜２０と、第１の絶縁膜２０の上に設けられた再配線層３０と、第１の絶縁膜２０及び再配線層３０を覆うように設けられた第２の絶縁膜４０とを少なくとも有する半導体パッケージ１において、再配線層３０にインダクター３及び抵抗４を形成するとともに、電極パッド１１ａ上には下部電極２ａ／誘電体層２ｂ／上部電極２ｃの３層構造からなるキャパシター２を形成し、該キャパシター２を第１の絶縁膜２０に形成された開口部２１ａを通じて再配線層３０と電気的に接続する。 （もっと読む）

少なくとも１個の半導体素子（２０）と、第１ライン（３１）および第２ライン（３２）を有し、抵抗体上に延在する金属化構体と、を備えた半導体デバイス（１００）。電気的絶縁保護層（３６）は、抵抗体（３５）上に配置し、かつ抵抗体パターンとほぼ同一のパターンで画定し、また少なくともこの保護層（３６）上に堆積すべき不動態化保護層（３７）の析出温度に等しい温度までの温度安定性を有するものとする。抵抗体（３５）および保護層（３６）の双方を、金属化構体およびすべての下層基板上に共形的に堆積する。
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【課題】抵抗値の変動を可及的に抑制することができる抵抗素子、及び、同抵抗素子を備えた半導体装置、及び、同半導体装置の製造方法を提供する。
【解決手段】
半導体基板上に第１の前記絶縁膜を所定形状に形成すると同時に、第１の絶縁膜によりＭＩＳ構造を有する素子における絶縁部を形成し、この絶縁膜上に導電膜を形成し、この導電膜を被覆するように第２の絶縁膜を形成することにより、同一半導体基板上に、所定の導電率を有する導電膜の表面のうち電極との接合部を除く全ての表面が、シリコン酸化膜よりも水素の透過率が低い絶縁膜で被覆された抵抗素子と、ＭＩＳ構造を有する素子とを備えた半導体装置を製造する。 （もっと読む）

【課題】同一基板上にＣＲ回路を有する半導体装置において、ＣＲ積の変動を抑える素子構造を提供する。
【解決手段】この半導体装置は、同一半導体基板６上に抵抗１と容量を有する半導体装置である。抵抗１と容量の第１電極２とは同一幅で一連に繋がった第１の導電体膜からなり、第１電極の横に配置された第２電極４は第１の導電体膜と同一物（同一組成、同一膜厚）の第２の導電体膜からなる。第１電極２と第２電極４との間に容量誘電膜３を備えている。抵抗１、容量の第１電極２および第２電極４を同一膜厚で形成することにより、抵抗１の膜厚と容量面積の一辺の長さとは同じ値に形成できる。そのため、抵抗１の膜厚と容量面積の一辺の長さの変動は、ＣＲ積としては相殺され、ＣＲ積の変動が小さい回路を提供することができる。 （もっと読む）

【課題】 低抵抗及び低インダクタンスの裏面貫通ビア及びその製造法
【解決手段】 裏面コンタクト構造体及びその構造体を製造する方法を提供する。この方法は、表面及び対向する裏面を有する基板（１００）内に誘電体分離（２５０）を形成するステップと、基板（１００）の表面上に第１誘電体層（１０５）を形成するステップと、誘電体分離（２５０）の周囲上及び内部に位置合せされ、誘電体分離（２５０）まで延びるトレンチ（２６５Ｃ）を第１誘電体層（１０５）内に形成するステップと、第１誘電体層（１０５）内に形成されたトレンチ（２６５Ｃ）を、誘電体分離（２５０）を貫通して基板（１００）の厚さより小さな深さ（Ｄ１）まで基板（１００）内部に延ばすステップと、トレンチ（２６５Ｃ）を充填し、且つトレンチ（２６５Ｃ）の上面を第１誘電体層（１０５）の上面と同一平面にして、導電性貫通ビア（２７０Ｃ）を形成するステップと、基板（１００）の裏面から基板（１００）を薄くして貫通ビア（２７０Ｃ）を露出させるステップとを含む。 （もっと読む）