半導体パッケージ及びその製造方法
【課題】インダクター、キャパシター及び抵抗を半導体基板上の配線に組み込んで、高密度実装を容易にすることが可能な半導体パッケージ及びその製造方法を提供する。
【解決手段】一主面に電極パッド11a及びパッシベーション膜12が形成されている半導体基板10と、半導体基板10を覆うように設けられた第1の絶縁膜20と、第1の絶縁膜20の上に設けられた再配線層30と、第1の絶縁膜20及び再配線層30を覆うように設けられた第2の絶縁膜40とを少なくとも有する半導体パッケージ1において、再配線層30にインダクター3及び抵抗4を形成するとともに、電極パッド11a上には下部電極2a/誘電体層2b/上部電極2cの3層構造からなるキャパシター2を形成し、該キャパシター2を第1の絶縁膜20に形成された開口部21aを通じて再配線層30と電気的に接続する。
【解決手段】一主面に電極パッド11a及びパッシベーション膜12が形成されている半導体基板10と、半導体基板10を覆うように設けられた第1の絶縁膜20と、第1の絶縁膜20の上に設けられた再配線層30と、第1の絶縁膜20及び再配線層30を覆うように設けられた第2の絶縁膜40とを少なくとも有する半導体パッケージ1において、再配線層30にインダクター3及び抵抗4を形成するとともに、電極パッド11a上には下部電極2a/誘電体層2b/上部電極2cの3層構造からなるキャパシター2を形成し、該キャパシター2を第1の絶縁膜20に形成された開口部21aを通じて再配線層30と電気的に接続する。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、インダクター、キャパシター及び抵抗を組み込んだ半導体パッケージ及びその製造方法に関する。
【背景技術】
【0002】
半導体パッケージの製造においては、ウエハの状態でパッケージングを行った後、チップ寸法にダイシングするウエハレベルパッケージ(Wafer Level Package)が広く行われている。高密度実装の動きが加速する中、シリコンチップレベルでのパッケージが徐々に汎用品へ適用されてきている(例えば特許文献1〜3参照)。従来の半導体パッケージは、ほとんどがシリコンチップに再配線とバンプを施すだけのものであるが、中には再配線を利用してインダクターを組み込んだものもある。
またこの技術に関しては、米国ASMEが主催するInterPACK’05(2005年7月17〜22日)において、Tessera社のVern Solbergによる報告もなされている(非特許文献1参照)。
【特許文献1】特開2004−207262号公報
【特許文献2】特開2003−234367号公報
【特許文献3】特開2002−280417号公報
【特許文献4】特開平11−340265号公報
【特許文献5】特開平09−205096号公報
【特許文献6】特開平11−233542号公報
【非特許文献1】著者 Vern Solberg、題名「Wafer Level Package Challenges:Fabrication Methodology Packaging Infrastructure and Die−Shrink Considerations」、番号 IPACK2005−73253
【発明の開示】
【発明が解決しようとする課題】
【0003】
従来、AnalogやMixed Signal等のデバイスは、WLP化しても受動素子が必要になる。しかしながら外付け受動素子は高密度実装の妨げになる。また、一般的なアナログデバイスにおけるキャパシターの占有面積はチップの50%を超えるものもあり、微細化の足かせになっている。
【0004】
本発明は、上記事情に鑑みてなされたものであり、本発明の課題は、インダクター、キャパシター及び抵抗を半導体基板上の配線に組み込んで、高密度実装を容易にすることが可能な半導体パッケージ及びその製造方法を提供することにある。
【課題を解決するための手段】
【0005】
前記課題を解決するため、本発明は、一主面に電極パッド及びパッシベーション膜が形成されている半導体基板と、前記半導体基板を覆うように設けられた第1の絶縁膜と、前記第1の絶縁膜の上に設けられた再配線層と、前記第1の絶縁膜及び再配線層を覆うように設けられた第2の絶縁膜とを少なくとも有する半導体パッケージであって、前記再配線層はインダクター領域及び抵抗領域を有するとともに、前記電極パッド上には下部電極/誘電体層/上部電極の3層構造からなるキャパシターが形成され、該キャパシターは前記第1の絶縁膜に形成された開口部を通じて前記再配線層と電気的に接続されていることを特徴とする半導体パッケージを提供する。
【0006】
本発明の半導体パッケージにおいて、前記第1の絶縁膜はポリベンゾオキサゾールからなり、前記抵抗領域には、第1の絶縁膜が表面からの高温アルゴンプラズマ処理により絶縁性を低下させてなる高温アルゴンプラズマ処理層により抵抗体が形成されていることが好ましい。
【0007】
また本発明は、一主面に電極パッド及びパッシベーション膜が形成されている半導体基板と、前記半導体基板を覆うように設けられた第1の絶縁膜と、前記第1の絶縁膜の上に設けられた再配線層と、前記第1の絶縁膜及び再配線層を覆うように設けられた第2の絶縁膜とを少なくとも有する半導体パッケージの製造方法であって、一主面に電極パッド及びパッシベーション膜が形成されている半導体基板の電極パッド上に下部電極/誘電体層/上部電極の3層構造からなるキャパシターを形成するキャパシター形成工程と、前記キャパシター上に開口部を有するように第1の絶縁膜を形成する第1の絶縁膜形成工程と、インダクター領域及び抵抗領域を有するとともに前記第1の絶縁膜に形成された開口部を通じて前記キャパシターと電気的に接続された再配線層を第1の絶縁膜上に形成する再配線層形成工程と、前記第1の絶縁膜及び再配線層を覆うように第2の絶縁膜を形成する第2の絶縁膜形成工程とを有することを特徴とする半導体パッケージの製造方法を提供する。
【0008】
本発明の半導体パッケージの製造方法において、前記絶縁膜の材料としてポリベンゾオキサゾールを用い、前記第1の絶縁膜形成工程と再配線層形成工程との間において、第1の絶縁膜に表面から高温アルゴンプラズマ処理を施して該表面の絶縁性を低下させる工程を有するとともに、前記再配線層形成工程においては、抵抗領域に導体間隙を有する再配線層を形成し、導体間隙に絶縁膜を構成する絶縁体を埋め込んだ後に、第1の絶縁膜に表面から低温アルゴンプラズマ処理を施して、抵抗領域以外の高温アルゴンプラズマ処理層の絶縁性を回復させる工程を有することが好ましい。
【発明の効果】
【0009】
本発明によれば、インダクター、キャパシター及び抵抗を半導体基板上の配線に組み込んで高密度実装を容易に実現することが可能になる。また、絶縁膜の材料として用いたポリイミド系樹脂(PBO:ポリベンゾオキサゾール)を制御可能な抵抗体に変化させることが可能になる。
本発明によれば、大容量のキャパシターをWLPに組み込むことができるので、従来アナログICの微細化を拒むキャパシター占有面積をWLPに組み込まれたキャパシターにて補うことが可能となり、アナログデバイスの微細化を進めることが可能になる。
【発明を実施するための最良の形態】
【0010】
以下、最良の形態に基づき、図面を参照して本発明を説明する。
図1(a)は本発明の半導体パッケージの構造の一例を示す断面図であり、図1(b)は再配線層に形成されたインダクターの一例を示す平面図であり、図1(c)は再配線層に形成された抵抗の一例を示す平面図である。図2〜図12は、図1に示す半導体パッケージの製造方法を工程順に示す断面図である。図13(a)〜(d)は、半導体パッケージの再配線層に抵抗を形成する方法を工程順に示す断面図である。
なお、断面図では図中にキャパシター2又は抵抗4を1つ含むように断面を部分的に図示したが、同様の構造を半導体基板10上に複数形成可能であることは言うまでもない。
【0011】
(半導体パッケージの構造)
図1(a)に示すように、本形態例の半導体パッケージ1は、一主面に電極パッド11a,11b,11c及びパッシベーション膜12が形成されている半導体基板10と、この半導体基板10を覆うように設けられた第1の絶縁膜20と、第1の絶縁膜20の上に設けられた再配線層30と、第1の絶縁膜20及び再配線層30を覆うように設けられた第2の絶縁膜40と、第2の絶縁膜40上に露出された外部への端子としてのバンプ50を有して構成されている。
【0012】
半導体基板10は例えばシリコンからなり、不図示の集積回路(IC)等が形成されたものである。パッシベーション膜12は例えばSiNやSiO2からなり、電極パッド11a,11b,11cと整合する位置に開口部13a,13b,13cを有する。
本形態例に係る以下の説明では、説明の都合上、キャパシター2が形成される電極パッド11aを第1の電極パッドといい、それ以外の電極パッド11b,11cを第2の電極パッドというものとする。
【0013】
第1の電極パッド11a上には、順に下部電極(第1の金属層)2aと誘電体層2bと上部電極(第2の金属層)2cからなるMIM(Metal Insulator Metal)のキャパシター2が形成されている。下部電極2aは、パッシベーション膜12に形成された開口部13aを通じて電極パッド11aと電気的に接続されており、上部電極2cは、第1の絶縁膜20に形成された開口部21aを通じて再配線層30と電気的に接続されている。
【0014】
キャパシター2の下部電極2a及び上部電極2cに用いる材料としては、耐酸化性、熱安定性、密着性、加工性の観点から例えばスパッタによるCr、TiN、TiW等の金属が好ましい。下部電極2a及び上部電極2cに用いる金属は、互いに同種の金属でも異種の金属でも良く、適宜選択することができる。
誘電体層2bとしては、例えばプラズマCVD(PECVD)によるSiO2、Si3N4などの誘電体(電気絶縁体)を用いることができる。
【0015】
第1の絶縁膜20は、キャパシター2の上部電極2cの上を覆って再配線層30を絶縁する層間絶縁膜であり、例えばポリイミドなどの絶縁性樹脂から形成することができる。とりわけポリベンゾオキサゾール(PBO)が好ましい。第1の絶縁膜20にはキャパシター2の上部電極2c又は第2の電極パッド11b,11cと再配線層30とを接続するための開口部21a,21b,21cが形成されている。
第1の絶縁膜20は、例えば回転塗布法、印刷法、ラミネート法などにより形成することができる。また、開口部21a,21b,21cは、例えばフォトリソグラフィ技術を利用したパターニングなどにより形成することができる。
【0016】
再配線層30は、銅(Cu)やクロム(Cr)、またはTiW等の金属からなる導体層であり、例えば、メッキ法、スパッタリング法、蒸着法、または2つ以上の方法の組み合わせにより形成することができる。本形態例では、再配線層30は、下地の層間絶縁膜20との密着性を確保するためのCrシード層31、電解銅メッキの給電のためのCuシード層32、Cuメッキ層33の3層から構成されている。
【0017】
インダクター領域は、再配線層30に例えば図1(b)に示すようなスパイラル形状を設けてインダクター3を形成したものである。スパイラルコイル3の両端3a,3bは、再配線層30の他の領域(再配線領域)と電気的に接続される。又は、コイルの一端をバンプ50と接続することもできる。スパイラルコイル3の寸法は、例えばコア100μm以上、線幅10μm以上、線の間隙10μm以上とすることができるが、特にこれに限定されるものではない。
スパイラルコイルの周回数は、図1(b)には4.5回の例を図示したが、特にこれに限定されるものではなく、例えば1回、1.5回、2回、2.5回、3回、3.5回、4回、4.5回、5回、5.5回、6回、6.5回、7回など、適宜設定が可能である。
【0018】
抵抗領域は、再配線層30に例えば図1(c)に示すように、間隙4cを介して互いに分離された第1の導体部4a及び第2の導体部4bを設け、第1の導体部4aと第2の導体部4bとの間に抵抗4を形成したものである。抵抗領域には、回路に接続されていないダミーの導体部4dを設けることもできる。
【0019】
抵抗4を構成する抵抗体は、例えば図13(d)に示すように第1の絶縁膜20を表面から高温アルゴンプラズマ処理して電気抵抗を低下させた高温アルゴンプラズマ処理層22により形成することができる。図13(a)に示すように第1の絶縁膜20の表面から高温アルゴンプラズマ処理することにより、最終的には図13(b)に示すように第1の絶縁膜20の厚さ全体にわたって、第1の絶縁膜20を高温アルゴンプラズマ処理層22へと改質することができる。なお本発明においては、高温アルゴンプラズマ処理層22は第1の絶縁膜20の表面の一部(面方向の一部、厚さ方向の一部)に存在すればよい。
本発明において、高温アルゴンプラズマ処理層22は、第1の絶縁膜20の少なくとも表面に、もしくは厚さ全体に設けられているので、このような高温アルゴンプラズマ処理層22は、第1の絶縁膜20上の再配線層30に間隙4cを設けた箇所の下に形成することにより、高温アルゴンプラズマ処理層22を該再配線中に組み込まれる抵抗体として利用することができる。
第1の導体部4aと第2の導体部4bとの短絡を防ぐため、再配線層30を構成する導体層31〜33に形成された間隙4cには、絶縁膜40を構成する絶縁体5が埋め込まれている。このようにして、再配線層30の配線中、第1の導体部4aと第2の導体部4bとの間に、高温アルゴンプラズマ処理層22からなる抵抗4を組み込むことができる。抵抗4の電気抵抗は、高温アルゴンプラズマ処理の処理条件、例えばArプラスマのパワーによって制御することが可能である。
この具体例として、図14に、ICP方式によるArプラズマによってポリイミド(PBO)の抵抗値を変化させた試験結果を示す。図14は、Arプラズマのパワーに対する抵抗変化の一例を示すグラフである。この試験例において、Arプラズマ(Ar流量:15sccm/圧力:0.17Paで固定)のパワーは150W、250W、400Wの3通りで試験を行い、プラズマを印加する時間は、Thermal SiO2が約30nmスパッタエッチングする時間に設定した(150W:112s、250W:55s、400W:27s)。測定器にはAgilent4155Cを用い、また、測定電極間隔は67μmとした。図14に示す本試験例の結果から明らかなように、もともと絶縁体であったポリイミドを高温アルゴンプラズマ処理することによって、107Ω以下の電気抵抗値を有する導電体に改質することができた。
【0020】
抵抗4の寸法は、例えば導体部4a,4bの幅(W)=100μm以上、導体部4a,4bの長さ(L)=200μm以上、間隔(space)=100μm以上とすることができるが、特にこれに限定されるものではない。
図1(c)に示すように、第1の導体部4a及び第2の導体部4bをそれぞれ櫛状に形成して間隙4cの個数を増やした場合、間隙4cが一箇所のみの場合よりも電気抵抗が低い抵抗を得ることができる。高温アルゴンプラズマ処理の処理条件に加えて導体部4a,4bの形状や寸法を制御することにより、広い範囲(例えば数kΩから数十MΩ)から所望の電気抵抗を有する抵抗を形成することができる。
この具体例として、図15に、6インチ(6")Siウエハにレジスタアレイを作製し、その面内4チップのデータを示す。ここで作製したレジスタアレイは、図15(b)の平面図(また図13(b)の断面図も参照のこと。)に示すように、導電体に改質されたポリイミド(PBO)層の上に5つのCu電極を有し、電極のLine Spaceがそれぞれ異なるものである。
図15(a)は、図15(b)に示すレジスタアレイの各電極間に20V印加したときの抵抗値を示すグラフである。測定器にはAgilent4155Cを用い、ポリイミドの改質条件は、パワー250W/印加時間55s(Ar流量:15sccm、圧力:0.7Pa)のアルゴンプラズマを用いた。図15に示す本試験例の結果から明らかなように、電極間隔を変更することによって電極間の電気抵抗値を制御することができた。
【0021】
第2の絶縁膜40は、例えばポリイミドなどの絶縁性樹脂から形成することができる。とりわけポリベンゾオキサゾール(PBO)が好ましい。第2の絶縁膜40には再配線層30とバンプ50とを接続するための開口部41,42が形成されている。
第2の絶縁膜40は、例えば回転塗布法、印刷法、ラミネート法などにより形成することができる。また、開口部41,42は、例えばフォトリソグラフィ技術を利用したパターニングなどにより形成することができる。
【0022】
(半導体パッケージの製造方法)
次に、図2〜図12を参照しながら、図1に示す半導体パッケージの製造方法について説明する。
【0023】
(第1の電極パッド露出工程)
まず、図2に示すように、一主面に電極パッド11a,11b,11c及びパッシベーション膜12が形成された半導体基板10を用意し、パッシベーション膜12をエッチングして第1の電極パッド11a上に開口部13aを形成し、この開口部13aから第1の電極パッド11aを露出させる。開口部13aの形成方法は特に限定されないが、例えばレジスト(図示略)の形成/パターニング/現像、パッシベーション膜12のドライエッチング、レジストの除去(Ashing)などを行う方法によることができる。
【0024】
(キャパシター形成工程)
次に、第1の電極パッド11a上にキャパシター2を作製するため、図2に示すようにパッシベーション膜12及び開口部13aから露出した第1の電極パッド11aの上に、第1の金属層2a、誘電体層2b、第2の金属層2cを形成したのち、レジスト(図示略)を設け、電極2a,2cとして所望の大きさにパターニングしたのち、パッシベーション膜12をエッチングストッパーとして3つの層2a,2b,2cを一気にエッチングし、図3に示すようなキャパシター2を作製する。
【0025】
(第2の電極パッド露出工程)
キャパシター2の形成後、図4に示すようにパッシベーション膜12をエッチングして第2の電極パッド11b,11c上に開口部13b,13cを形成し、この開口部13b,13cから第2の電極パッド11b,11cを露出させる。開口部13b,13cの形成方法は、特に限定されないが、例えばレジスト(図示略)の形成/パターニング/現像、パッシベーション膜12のドライエッチング、レジストの除去を行う方法によることができる。
【0026】
(第1の絶縁膜形成工程)
次に、図6に示すようにキャパシター2の上部電極2c及び第2の電極パッド11b,11cの上に開口部21a,21b,21cを有するように第1の絶縁膜20を形成し、キャパシター2を覆うとともに平坦化する。第1の絶縁膜20の形成方法は特に限定されないが、PBOをコート/パターニング/現像し、次いでキャパシター2への影響を抑制するため低温、短時間(300℃、30分以下)で硬化させる方法が好ましい。
【0027】
(高温アルゴンプラズマ処理工程)
再配線層30に抵抗を作製するため、再配線層形成工程に先立ち、図13(a)に示すように第1の絶縁膜20に表面から高温アルゴンプラズマ(Hot Ar+)処理を施す。アルゴンプラズマは例えばICPによって発生することができる。本発明において、高温アルゴンプラズマの温度は、第1の絶縁膜20の構成材料の電気抵抗を低下させる(通電可能な抵抗体となる)効果を有する温度とされる。例えば第1の絶縁膜20がPBOからなる場合には、250〜300℃の範囲を採用することができる。
PBOに表面から高温アルゴンプラズマ処理(例えば0.17Pa、250W、約280℃)を施すことにより、第1の絶縁膜20をすべて導電体(PBOの電気抵抗が低下してなる高温アルゴンプラズマ処理層22)に改質することができる(図13(b)、図14及び上記説明を参照)。
【0028】
(再配線層形成工程)
第1の絶縁膜20に形成された開口部21a,21b,21cを通じて、キャパシター2の上部電極2c及び第2の電極パッド11b,11cと電気的に接続されるように、再配線層30を第1の絶縁膜20上に形成する。
本形態例では、まず、電解メッキのためのシードとして、図7に示すように第1の絶縁膜20及び開口部21a,21b,21cから露出された上部電極2c及び第2の電極パッド11b,11cの上に、Crシード層31及びCuシード層32を形成し、次いで、図8に示すように電解メッキする領域を区画するためのレジスト34をコート/パターニング/現像により形成したのち、図9に示すように電解銅メッキによりCuメッキ層33を形成し、脱イオン水で洗浄後、図10に示すようにレジスト34を剥離し、さらにメッキ層33をマスクとしてシード層31,32をエッチングすることにより、所定のパターンを有する再配線層30を形成する。
【0029】
再配線層30を抵抗4を形成するため、抵抗領域には、配線のパターニングと同一の工程により、図13(b)に示すように導体間に間隙4cを介して分離された導体部4a,4bを形成する。
なお、図7〜図10では、第1の絶縁膜20から形成される高温アルゴンプラズマ処理層22の図示を省略している。
【0030】
(低温アルゴンプラズマ処理工程)
抵抗領域においては、再配線層30の導体間の抵抗を回復させるため、図13(c)に示すように、第2の絶縁膜40を構成する絶縁体5としてPBOを導体間の間隙4cに埋め込んだ後、第1の絶縁膜20に表面から低温アルゴンプラズマ(Cold Ar+)処理を施す。
本発明において、低温アルゴンプラズマの温度は、上記の高温アルゴンプラズマ処理層22の電気抵抗を回復させる(抵抗領域以外における再配線層30の導体間の絶縁性を確保することができる程度に)効果を有する温度とされる。また、低温アルゴンプラズマの温度は、高温アルゴンプラズマの温度よりも低い温度である。例えば第1の絶縁膜20がPBOからなる場合には、20〜80℃の範囲を採用することができる。
この具体例として、図16に、抵抗体だったポリイミド(PBO)を、平行平板の電極を持つプラズマ装置(低温アルゴンプラズマ)にて、絶縁体へ改質した試験結果を示す。プラズマ条件は、パワー:200W、圧力:50Pa、Ar流量:100sccm、Suscepterの温度:50℃、Chamber wallの温度:50℃とした。図16に示す本試験例の結果から明らかなように、107Ω以下の電気抵抗値を有する導電体に改質されたポリイミドを再び絶縁体へと改質することができた。また、プラズマ装置の電極のGapの制御により、電気抵抗の回復の程度を制御することが可能であることも示された。
【0031】
抵抗領域以外では、高温アルゴンプラズマ処理されたPBOに低温アルゴンプラズマ(Cold Ar)処理(例えば50Pa、200W、50℃)を施すことにより、高温アルゴンプラズマ(Hot Ar)処理で低下したPBOの電気抵抗を、高温アルゴンプラズマ未処理のPBOと同程度にまで回復させることができる。
低温アルゴンプラズマ処理によるPBOの絶縁性回復の度合いはパワー及び温度によって変わってくるが、例えば50Pa、200W、50℃の平行平板式のRIEモードプラスマ条件の場合、20秒以上であればPBOの絶縁性を完全に回復させることができる。
この具体例として、6インチSiウエハ上に作製したレジスタアレイ(電極間隔は56μmで固定)に対して、ポリイミド(PBO)にHot Ar処理を施した後にCold Ar処理を施し、電極間リーク電流変化を測定した。この試験例による各処理後の面内リーク電流分布(累積分布)を図17に示す。測定器としてはAgilent4155C及びAccretech190Aを用いた。図17に示す本試験例の結果から明らかなように、Hot Ar処理後の電極間リーク電流は10-4A〜10-3A前後となったのに対して、Cold Ar処理後の電極間リーク電流は10-9A〜10-8A前後となった。
【0032】
また、低温アルゴンプラズマ処理する際に抵抗領域にある高温アルゴンプラズマ処理層22上にさらに遮光性のPBO層5を設けて保護することにより、抵抗領域には高温アルゴンプラズマ処理層22が残存し、再配線層30の導体間に組み込まれた抵抗4として機能させることができる。抵抗領域の導体間隙4cへの絶縁体5の形成は、PBOのコート/パターニング/現像の手順により行うことができる。
【0033】
(第2の絶縁膜形成工程)
再配線層30の形成後、第1の絶縁膜20及び再配線層30を覆うとともに、バンプ50のため再配線層30を露出させた開口部41,42を有するように第2の絶縁膜40を形成する。第2の絶縁膜40の形成方法は特に限定されないが、PBOをコート/パターニング/現像し、次いでキャパシター2への影響を抑制するため低温、短時間(300℃、30分以下)で硬化させる方法が好ましい。
【0034】
(バンプ形成工程)
スカムを除去した後、第2の絶縁膜40の開口部41,42に半田バンプ50を置き、リフローして半田バンプ50を再配線層30に固着させる。フラックスを洗浄したのち、検査を行う。
以上の工程により、図1に示す半導体パッケージ1を製造することができる。
【0035】
本形態例の半導体パッケージ1の製造方法によれば、キャパシター2、インダクター3、及び抵抗4を半導体基板10上の配線に組み込んで高密度実装を容易に実現することが可能になる。キャパシターをWLP側で保管するので、Mixed Signalやアナログデバイス等において、キャパシターの占有面積によって高密度実装が阻害されることを防ぎ、需要家(IDM)側の設計自由度を向上できる利点がある。
【0036】
層間絶縁膜20を高温アルゴンプラズマ処理して電気抵抗を低下させる方法によれば、絶縁膜の材料として用いたPBOを制御可能な抵抗体に変化させることが可能になる。さらに、高温アルゴンプラズマ処理した層間絶縁膜20に対して低温アルゴンプラズマ処理を施して、抵抗領域以外の高温アルゴンプラズマ処理層22の絶縁性を回復させる方法によれば、高温アルゴンプラズマ処理の際に抵抗領域以外の部分を保護する手段を省略することができるので、作業性に優れる。
【実施例】
【0037】
(キャパシターの作製)
パッシベーション成膜後のSiウエハの電極パッド上に、Crをスパッタして厚さ40nmの下部電極を形成したのち、テトラエトキシシラン(TEOS)を原料としてプラズマCVD(温度:150℃、パワー:150W、圧力:35Pa、Gas(TEOS/O2=8/400sccm)により厚さEOT60nmのSiO2層を形成し、さらにスパッタにより厚さ100nmのTiNの上部電極を形成した。
パッシベーションをエッチングストッパーとして所望の寸法にドライエッチングすることにより、キャパシターを作製した。このとき得られたキャパシターの特性を表1の左列に示す。なお表1の右列には、SiO2層の厚さをEOT(Electrical Oxide Thickness)30nmとした以外は同様にして作製したキャパシターの特性を併記した。図18には、これら実施例に係るキャパシター(EOT60nm及び30nm)のI−V特性曲線を示す。図18に示す結果から明らかなように、半導体基板の配線上に良好な特性を示すキャパシターを作製することができた。
【0038】
【表1】
【0039】
(抵抗の作製)
層間絶縁膜の材料としてPBO(住友ベークライト社製CRC−8652)を用い、コート後、キャパシターの上部電極を覆うと同時に平坦化した。この層間絶縁膜に対し、0.17Pa、250W、約280℃の条件にて高温アルゴンプラズマ処理を施したのち、Crシード層とCuシード層を順にスパッタ形成し、電解銅メッキ後にCuメッキ層をマスクとして余分なシード層をエッチング除去した。
【0040】
次に、抵抗領域以外の再配線間の絶縁性を回復するため、抵抗領域だけPBOをコートしたのち、高温アルゴンプラズマ処理後の配線間抵抗が107Ω程度の箇所について、50Pa、200W、50℃の条件にて低温アルゴンプラズマ処理を施した。低温アルゴンプラズマ処理を20秒以上施したところ、PBOの絶縁性を1011Ω以上に回復させることができた。
【産業上の利用可能性】
【0041】
本発明は、インダクター、キャパシター及び抵抗を組み込んだ半導体パッケージの製造に利用することができる。
なお、本発明による受動部品の形成手法は半導体基板以外にも応用することが可能であり、例えばFPC上にも同様の回路を組み入れることが可能である。
【図面の簡単な説明】
【0042】
【図1】(a)は本発明の半導体パッケージの構造の一例を示す断面図、(b)は半導体パッケージの再配線層に形成されたインダクターの一例を示す平面図、(c)は半導体パッケージの再配線層に形成された抵抗の一例を示す平面図である。
【図2】図1に示す半導体パッケージの製造方法を説明するための工程断面図(その1)である。
【図3】図1に示す半導体パッケージの製造方法を説明するための工程断面図(その2)である。
【図4】図1に示す半導体パッケージの製造方法を説明するための工程断面図(その3)である。
【図5】図1に示す半導体パッケージの製造方法を説明するための工程断面図(その4)である。
【図6】図1に示す半導体パッケージの製造方法を説明するための工程断面図(その5)である。
【図7】図1に示す半導体パッケージの製造方法を説明するための工程断面図(その6)である。
【図8】図1に示す半導体パッケージの製造方法を説明するための工程断面図(その7)である。
【図9】図1に示す半導体パッケージの製造方法を説明するための工程断面図(その8)である。
【図10】図1に示す半導体パッケージの製造方法を説明するための工程断面図(その9)である。
【図11】図1に示す半導体パッケージの製造方法を説明するための工程断面図(その10)である。
【図12】図1に示す半導体パッケージの製造方法を説明するための工程断面図(その11)である。
【図13】(a)〜(d)は本発明の半導体パッケージに抵抗を形成する方法を工程順に示す断面図である。
【図14】本発明の試験例としてArプラズマのパワーに対するポリイミドの抵抗変化の一例を示すグラフである。
【図15】本発明の試験例として(a)はレジスタアレイの各電極間に20V印加したときにおけるLine Spaceと抵抗値との関係の一例を示すグラフであり、(b)は本試験例におけるレジスタアレイの平面図である。
【図16】抵抗体だったポリイミドを、平行平板の電極を持つプラズマ装置(低温アルゴンプラズマ)にて、絶縁体へ改質した試験結果を示す。
【図17】レジストアレイにHot Arプラズマ処理を施した後に、Cold Arプラズマ処理を施し、その前後の電極間リーク電流変化を測定した試験結果を示す。
【図18】実施例に係るキャパシターのI−V特性曲線を示すグラフである。
【符号の説明】
【0043】
1…半導体パッケージ、2…キャパシター、2a…下部電極、2b…誘電体層、2c…上部電極、3…スパイラルコイル(インダクター)、4…抵抗、4c…間隙、5…絶縁体、10…半導体基板、11a…第1の電極パッド、11b,11c…第2の電極パッド、12…パッシベーション膜、20…第1の絶縁膜(層間絶縁膜)、21a,21b,21c…開口部、22…高温アルゴンプラズマ処理層、30…再配線層、31…密着層(シード層)、32…シード層、33…メッキ層、40…第2の絶縁膜(オーバーコート膜)、41,42…開口部、50…バンプ。
【技術分野】
【0001】
本発明は、インダクター、キャパシター及び抵抗を組み込んだ半導体パッケージ及びその製造方法に関する。
【背景技術】
【0002】
半導体パッケージの製造においては、ウエハの状態でパッケージングを行った後、チップ寸法にダイシングするウエハレベルパッケージ(Wafer Level Package)が広く行われている。高密度実装の動きが加速する中、シリコンチップレベルでのパッケージが徐々に汎用品へ適用されてきている(例えば特許文献1〜3参照)。従来の半導体パッケージは、ほとんどがシリコンチップに再配線とバンプを施すだけのものであるが、中には再配線を利用してインダクターを組み込んだものもある。
またこの技術に関しては、米国ASMEが主催するInterPACK’05(2005年7月17〜22日)において、Tessera社のVern Solbergによる報告もなされている(非特許文献1参照)。
【特許文献1】特開2004−207262号公報
【特許文献2】特開2003−234367号公報
【特許文献3】特開2002−280417号公報
【特許文献4】特開平11−340265号公報
【特許文献5】特開平09−205096号公報
【特許文献6】特開平11−233542号公報
【非特許文献1】著者 Vern Solberg、題名「Wafer Level Package Challenges:Fabrication Methodology Packaging Infrastructure and Die−Shrink Considerations」、番号 IPACK2005−73253
【発明の開示】
【発明が解決しようとする課題】
【0003】
従来、AnalogやMixed Signal等のデバイスは、WLP化しても受動素子が必要になる。しかしながら外付け受動素子は高密度実装の妨げになる。また、一般的なアナログデバイスにおけるキャパシターの占有面積はチップの50%を超えるものもあり、微細化の足かせになっている。
【0004】
本発明は、上記事情に鑑みてなされたものであり、本発明の課題は、インダクター、キャパシター及び抵抗を半導体基板上の配線に組み込んで、高密度実装を容易にすることが可能な半導体パッケージ及びその製造方法を提供することにある。
【課題を解決するための手段】
【0005】
前記課題を解決するため、本発明は、一主面に電極パッド及びパッシベーション膜が形成されている半導体基板と、前記半導体基板を覆うように設けられた第1の絶縁膜と、前記第1の絶縁膜の上に設けられた再配線層と、前記第1の絶縁膜及び再配線層を覆うように設けられた第2の絶縁膜とを少なくとも有する半導体パッケージであって、前記再配線層はインダクター領域及び抵抗領域を有するとともに、前記電極パッド上には下部電極/誘電体層/上部電極の3層構造からなるキャパシターが形成され、該キャパシターは前記第1の絶縁膜に形成された開口部を通じて前記再配線層と電気的に接続されていることを特徴とする半導体パッケージを提供する。
【0006】
本発明の半導体パッケージにおいて、前記第1の絶縁膜はポリベンゾオキサゾールからなり、前記抵抗領域には、第1の絶縁膜が表面からの高温アルゴンプラズマ処理により絶縁性を低下させてなる高温アルゴンプラズマ処理層により抵抗体が形成されていることが好ましい。
【0007】
また本発明は、一主面に電極パッド及びパッシベーション膜が形成されている半導体基板と、前記半導体基板を覆うように設けられた第1の絶縁膜と、前記第1の絶縁膜の上に設けられた再配線層と、前記第1の絶縁膜及び再配線層を覆うように設けられた第2の絶縁膜とを少なくとも有する半導体パッケージの製造方法であって、一主面に電極パッド及びパッシベーション膜が形成されている半導体基板の電極パッド上に下部電極/誘電体層/上部電極の3層構造からなるキャパシターを形成するキャパシター形成工程と、前記キャパシター上に開口部を有するように第1の絶縁膜を形成する第1の絶縁膜形成工程と、インダクター領域及び抵抗領域を有するとともに前記第1の絶縁膜に形成された開口部を通じて前記キャパシターと電気的に接続された再配線層を第1の絶縁膜上に形成する再配線層形成工程と、前記第1の絶縁膜及び再配線層を覆うように第2の絶縁膜を形成する第2の絶縁膜形成工程とを有することを特徴とする半導体パッケージの製造方法を提供する。
【0008】
本発明の半導体パッケージの製造方法において、前記絶縁膜の材料としてポリベンゾオキサゾールを用い、前記第1の絶縁膜形成工程と再配線層形成工程との間において、第1の絶縁膜に表面から高温アルゴンプラズマ処理を施して該表面の絶縁性を低下させる工程を有するとともに、前記再配線層形成工程においては、抵抗領域に導体間隙を有する再配線層を形成し、導体間隙に絶縁膜を構成する絶縁体を埋め込んだ後に、第1の絶縁膜に表面から低温アルゴンプラズマ処理を施して、抵抗領域以外の高温アルゴンプラズマ処理層の絶縁性を回復させる工程を有することが好ましい。
【発明の効果】
【0009】
本発明によれば、インダクター、キャパシター及び抵抗を半導体基板上の配線に組み込んで高密度実装を容易に実現することが可能になる。また、絶縁膜の材料として用いたポリイミド系樹脂(PBO:ポリベンゾオキサゾール)を制御可能な抵抗体に変化させることが可能になる。
本発明によれば、大容量のキャパシターをWLPに組み込むことができるので、従来アナログICの微細化を拒むキャパシター占有面積をWLPに組み込まれたキャパシターにて補うことが可能となり、アナログデバイスの微細化を進めることが可能になる。
【発明を実施するための最良の形態】
【0010】
以下、最良の形態に基づき、図面を参照して本発明を説明する。
図1(a)は本発明の半導体パッケージの構造の一例を示す断面図であり、図1(b)は再配線層に形成されたインダクターの一例を示す平面図であり、図1(c)は再配線層に形成された抵抗の一例を示す平面図である。図2〜図12は、図1に示す半導体パッケージの製造方法を工程順に示す断面図である。図13(a)〜(d)は、半導体パッケージの再配線層に抵抗を形成する方法を工程順に示す断面図である。
なお、断面図では図中にキャパシター2又は抵抗4を1つ含むように断面を部分的に図示したが、同様の構造を半導体基板10上に複数形成可能であることは言うまでもない。
【0011】
(半導体パッケージの構造)
図1(a)に示すように、本形態例の半導体パッケージ1は、一主面に電極パッド11a,11b,11c及びパッシベーション膜12が形成されている半導体基板10と、この半導体基板10を覆うように設けられた第1の絶縁膜20と、第1の絶縁膜20の上に設けられた再配線層30と、第1の絶縁膜20及び再配線層30を覆うように設けられた第2の絶縁膜40と、第2の絶縁膜40上に露出された外部への端子としてのバンプ50を有して構成されている。
【0012】
半導体基板10は例えばシリコンからなり、不図示の集積回路(IC)等が形成されたものである。パッシベーション膜12は例えばSiNやSiO2からなり、電極パッド11a,11b,11cと整合する位置に開口部13a,13b,13cを有する。
本形態例に係る以下の説明では、説明の都合上、キャパシター2が形成される電極パッド11aを第1の電極パッドといい、それ以外の電極パッド11b,11cを第2の電極パッドというものとする。
【0013】
第1の電極パッド11a上には、順に下部電極(第1の金属層)2aと誘電体層2bと上部電極(第2の金属層)2cからなるMIM(Metal Insulator Metal)のキャパシター2が形成されている。下部電極2aは、パッシベーション膜12に形成された開口部13aを通じて電極パッド11aと電気的に接続されており、上部電極2cは、第1の絶縁膜20に形成された開口部21aを通じて再配線層30と電気的に接続されている。
【0014】
キャパシター2の下部電極2a及び上部電極2cに用いる材料としては、耐酸化性、熱安定性、密着性、加工性の観点から例えばスパッタによるCr、TiN、TiW等の金属が好ましい。下部電極2a及び上部電極2cに用いる金属は、互いに同種の金属でも異種の金属でも良く、適宜選択することができる。
誘電体層2bとしては、例えばプラズマCVD(PECVD)によるSiO2、Si3N4などの誘電体(電気絶縁体)を用いることができる。
【0015】
第1の絶縁膜20は、キャパシター2の上部電極2cの上を覆って再配線層30を絶縁する層間絶縁膜であり、例えばポリイミドなどの絶縁性樹脂から形成することができる。とりわけポリベンゾオキサゾール(PBO)が好ましい。第1の絶縁膜20にはキャパシター2の上部電極2c又は第2の電極パッド11b,11cと再配線層30とを接続するための開口部21a,21b,21cが形成されている。
第1の絶縁膜20は、例えば回転塗布法、印刷法、ラミネート法などにより形成することができる。また、開口部21a,21b,21cは、例えばフォトリソグラフィ技術を利用したパターニングなどにより形成することができる。
【0016】
再配線層30は、銅(Cu)やクロム(Cr)、またはTiW等の金属からなる導体層であり、例えば、メッキ法、スパッタリング法、蒸着法、または2つ以上の方法の組み合わせにより形成することができる。本形態例では、再配線層30は、下地の層間絶縁膜20との密着性を確保するためのCrシード層31、電解銅メッキの給電のためのCuシード層32、Cuメッキ層33の3層から構成されている。
【0017】
インダクター領域は、再配線層30に例えば図1(b)に示すようなスパイラル形状を設けてインダクター3を形成したものである。スパイラルコイル3の両端3a,3bは、再配線層30の他の領域(再配線領域)と電気的に接続される。又は、コイルの一端をバンプ50と接続することもできる。スパイラルコイル3の寸法は、例えばコア100μm以上、線幅10μm以上、線の間隙10μm以上とすることができるが、特にこれに限定されるものではない。
スパイラルコイルの周回数は、図1(b)には4.5回の例を図示したが、特にこれに限定されるものではなく、例えば1回、1.5回、2回、2.5回、3回、3.5回、4回、4.5回、5回、5.5回、6回、6.5回、7回など、適宜設定が可能である。
【0018】
抵抗領域は、再配線層30に例えば図1(c)に示すように、間隙4cを介して互いに分離された第1の導体部4a及び第2の導体部4bを設け、第1の導体部4aと第2の導体部4bとの間に抵抗4を形成したものである。抵抗領域には、回路に接続されていないダミーの導体部4dを設けることもできる。
【0019】
抵抗4を構成する抵抗体は、例えば図13(d)に示すように第1の絶縁膜20を表面から高温アルゴンプラズマ処理して電気抵抗を低下させた高温アルゴンプラズマ処理層22により形成することができる。図13(a)に示すように第1の絶縁膜20の表面から高温アルゴンプラズマ処理することにより、最終的には図13(b)に示すように第1の絶縁膜20の厚さ全体にわたって、第1の絶縁膜20を高温アルゴンプラズマ処理層22へと改質することができる。なお本発明においては、高温アルゴンプラズマ処理層22は第1の絶縁膜20の表面の一部(面方向の一部、厚さ方向の一部)に存在すればよい。
本発明において、高温アルゴンプラズマ処理層22は、第1の絶縁膜20の少なくとも表面に、もしくは厚さ全体に設けられているので、このような高温アルゴンプラズマ処理層22は、第1の絶縁膜20上の再配線層30に間隙4cを設けた箇所の下に形成することにより、高温アルゴンプラズマ処理層22を該再配線中に組み込まれる抵抗体として利用することができる。
第1の導体部4aと第2の導体部4bとの短絡を防ぐため、再配線層30を構成する導体層31〜33に形成された間隙4cには、絶縁膜40を構成する絶縁体5が埋め込まれている。このようにして、再配線層30の配線中、第1の導体部4aと第2の導体部4bとの間に、高温アルゴンプラズマ処理層22からなる抵抗4を組み込むことができる。抵抗4の電気抵抗は、高温アルゴンプラズマ処理の処理条件、例えばArプラスマのパワーによって制御することが可能である。
この具体例として、図14に、ICP方式によるArプラズマによってポリイミド(PBO)の抵抗値を変化させた試験結果を示す。図14は、Arプラズマのパワーに対する抵抗変化の一例を示すグラフである。この試験例において、Arプラズマ(Ar流量:15sccm/圧力:0.17Paで固定)のパワーは150W、250W、400Wの3通りで試験を行い、プラズマを印加する時間は、Thermal SiO2が約30nmスパッタエッチングする時間に設定した(150W:112s、250W:55s、400W:27s)。測定器にはAgilent4155Cを用い、また、測定電極間隔は67μmとした。図14に示す本試験例の結果から明らかなように、もともと絶縁体であったポリイミドを高温アルゴンプラズマ処理することによって、107Ω以下の電気抵抗値を有する導電体に改質することができた。
【0020】
抵抗4の寸法は、例えば導体部4a,4bの幅(W)=100μm以上、導体部4a,4bの長さ(L)=200μm以上、間隔(space)=100μm以上とすることができるが、特にこれに限定されるものではない。
図1(c)に示すように、第1の導体部4a及び第2の導体部4bをそれぞれ櫛状に形成して間隙4cの個数を増やした場合、間隙4cが一箇所のみの場合よりも電気抵抗が低い抵抗を得ることができる。高温アルゴンプラズマ処理の処理条件に加えて導体部4a,4bの形状や寸法を制御することにより、広い範囲(例えば数kΩから数十MΩ)から所望の電気抵抗を有する抵抗を形成することができる。
この具体例として、図15に、6インチ(6")Siウエハにレジスタアレイを作製し、その面内4チップのデータを示す。ここで作製したレジスタアレイは、図15(b)の平面図(また図13(b)の断面図も参照のこと。)に示すように、導電体に改質されたポリイミド(PBO)層の上に5つのCu電極を有し、電極のLine Spaceがそれぞれ異なるものである。
図15(a)は、図15(b)に示すレジスタアレイの各電極間に20V印加したときの抵抗値を示すグラフである。測定器にはAgilent4155Cを用い、ポリイミドの改質条件は、パワー250W/印加時間55s(Ar流量:15sccm、圧力:0.7Pa)のアルゴンプラズマを用いた。図15に示す本試験例の結果から明らかなように、電極間隔を変更することによって電極間の電気抵抗値を制御することができた。
【0021】
第2の絶縁膜40は、例えばポリイミドなどの絶縁性樹脂から形成することができる。とりわけポリベンゾオキサゾール(PBO)が好ましい。第2の絶縁膜40には再配線層30とバンプ50とを接続するための開口部41,42が形成されている。
第2の絶縁膜40は、例えば回転塗布法、印刷法、ラミネート法などにより形成することができる。また、開口部41,42は、例えばフォトリソグラフィ技術を利用したパターニングなどにより形成することができる。
【0022】
(半導体パッケージの製造方法)
次に、図2〜図12を参照しながら、図1に示す半導体パッケージの製造方法について説明する。
【0023】
(第1の電極パッド露出工程)
まず、図2に示すように、一主面に電極パッド11a,11b,11c及びパッシベーション膜12が形成された半導体基板10を用意し、パッシベーション膜12をエッチングして第1の電極パッド11a上に開口部13aを形成し、この開口部13aから第1の電極パッド11aを露出させる。開口部13aの形成方法は特に限定されないが、例えばレジスト(図示略)の形成/パターニング/現像、パッシベーション膜12のドライエッチング、レジストの除去(Ashing)などを行う方法によることができる。
【0024】
(キャパシター形成工程)
次に、第1の電極パッド11a上にキャパシター2を作製するため、図2に示すようにパッシベーション膜12及び開口部13aから露出した第1の電極パッド11aの上に、第1の金属層2a、誘電体層2b、第2の金属層2cを形成したのち、レジスト(図示略)を設け、電極2a,2cとして所望の大きさにパターニングしたのち、パッシベーション膜12をエッチングストッパーとして3つの層2a,2b,2cを一気にエッチングし、図3に示すようなキャパシター2を作製する。
【0025】
(第2の電極パッド露出工程)
キャパシター2の形成後、図4に示すようにパッシベーション膜12をエッチングして第2の電極パッド11b,11c上に開口部13b,13cを形成し、この開口部13b,13cから第2の電極パッド11b,11cを露出させる。開口部13b,13cの形成方法は、特に限定されないが、例えばレジスト(図示略)の形成/パターニング/現像、パッシベーション膜12のドライエッチング、レジストの除去を行う方法によることができる。
【0026】
(第1の絶縁膜形成工程)
次に、図6に示すようにキャパシター2の上部電極2c及び第2の電極パッド11b,11cの上に開口部21a,21b,21cを有するように第1の絶縁膜20を形成し、キャパシター2を覆うとともに平坦化する。第1の絶縁膜20の形成方法は特に限定されないが、PBOをコート/パターニング/現像し、次いでキャパシター2への影響を抑制するため低温、短時間(300℃、30分以下)で硬化させる方法が好ましい。
【0027】
(高温アルゴンプラズマ処理工程)
再配線層30に抵抗を作製するため、再配線層形成工程に先立ち、図13(a)に示すように第1の絶縁膜20に表面から高温アルゴンプラズマ(Hot Ar+)処理を施す。アルゴンプラズマは例えばICPによって発生することができる。本発明において、高温アルゴンプラズマの温度は、第1の絶縁膜20の構成材料の電気抵抗を低下させる(通電可能な抵抗体となる)効果を有する温度とされる。例えば第1の絶縁膜20がPBOからなる場合には、250〜300℃の範囲を採用することができる。
PBOに表面から高温アルゴンプラズマ処理(例えば0.17Pa、250W、約280℃)を施すことにより、第1の絶縁膜20をすべて導電体(PBOの電気抵抗が低下してなる高温アルゴンプラズマ処理層22)に改質することができる(図13(b)、図14及び上記説明を参照)。
【0028】
(再配線層形成工程)
第1の絶縁膜20に形成された開口部21a,21b,21cを通じて、キャパシター2の上部電極2c及び第2の電極パッド11b,11cと電気的に接続されるように、再配線層30を第1の絶縁膜20上に形成する。
本形態例では、まず、電解メッキのためのシードとして、図7に示すように第1の絶縁膜20及び開口部21a,21b,21cから露出された上部電極2c及び第2の電極パッド11b,11cの上に、Crシード層31及びCuシード層32を形成し、次いで、図8に示すように電解メッキする領域を区画するためのレジスト34をコート/パターニング/現像により形成したのち、図9に示すように電解銅メッキによりCuメッキ層33を形成し、脱イオン水で洗浄後、図10に示すようにレジスト34を剥離し、さらにメッキ層33をマスクとしてシード層31,32をエッチングすることにより、所定のパターンを有する再配線層30を形成する。
【0029】
再配線層30を抵抗4を形成するため、抵抗領域には、配線のパターニングと同一の工程により、図13(b)に示すように導体間に間隙4cを介して分離された導体部4a,4bを形成する。
なお、図7〜図10では、第1の絶縁膜20から形成される高温アルゴンプラズマ処理層22の図示を省略している。
【0030】
(低温アルゴンプラズマ処理工程)
抵抗領域においては、再配線層30の導体間の抵抗を回復させるため、図13(c)に示すように、第2の絶縁膜40を構成する絶縁体5としてPBOを導体間の間隙4cに埋め込んだ後、第1の絶縁膜20に表面から低温アルゴンプラズマ(Cold Ar+)処理を施す。
本発明において、低温アルゴンプラズマの温度は、上記の高温アルゴンプラズマ処理層22の電気抵抗を回復させる(抵抗領域以外における再配線層30の導体間の絶縁性を確保することができる程度に)効果を有する温度とされる。また、低温アルゴンプラズマの温度は、高温アルゴンプラズマの温度よりも低い温度である。例えば第1の絶縁膜20がPBOからなる場合には、20〜80℃の範囲を採用することができる。
この具体例として、図16に、抵抗体だったポリイミド(PBO)を、平行平板の電極を持つプラズマ装置(低温アルゴンプラズマ)にて、絶縁体へ改質した試験結果を示す。プラズマ条件は、パワー:200W、圧力:50Pa、Ar流量:100sccm、Suscepterの温度:50℃、Chamber wallの温度:50℃とした。図16に示す本試験例の結果から明らかなように、107Ω以下の電気抵抗値を有する導電体に改質されたポリイミドを再び絶縁体へと改質することができた。また、プラズマ装置の電極のGapの制御により、電気抵抗の回復の程度を制御することが可能であることも示された。
【0031】
抵抗領域以外では、高温アルゴンプラズマ処理されたPBOに低温アルゴンプラズマ(Cold Ar)処理(例えば50Pa、200W、50℃)を施すことにより、高温アルゴンプラズマ(Hot Ar)処理で低下したPBOの電気抵抗を、高温アルゴンプラズマ未処理のPBOと同程度にまで回復させることができる。
低温アルゴンプラズマ処理によるPBOの絶縁性回復の度合いはパワー及び温度によって変わってくるが、例えば50Pa、200W、50℃の平行平板式のRIEモードプラスマ条件の場合、20秒以上であればPBOの絶縁性を完全に回復させることができる。
この具体例として、6インチSiウエハ上に作製したレジスタアレイ(電極間隔は56μmで固定)に対して、ポリイミド(PBO)にHot Ar処理を施した後にCold Ar処理を施し、電極間リーク電流変化を測定した。この試験例による各処理後の面内リーク電流分布(累積分布)を図17に示す。測定器としてはAgilent4155C及びAccretech190Aを用いた。図17に示す本試験例の結果から明らかなように、Hot Ar処理後の電極間リーク電流は10-4A〜10-3A前後となったのに対して、Cold Ar処理後の電極間リーク電流は10-9A〜10-8A前後となった。
【0032】
また、低温アルゴンプラズマ処理する際に抵抗領域にある高温アルゴンプラズマ処理層22上にさらに遮光性のPBO層5を設けて保護することにより、抵抗領域には高温アルゴンプラズマ処理層22が残存し、再配線層30の導体間に組み込まれた抵抗4として機能させることができる。抵抗領域の導体間隙4cへの絶縁体5の形成は、PBOのコート/パターニング/現像の手順により行うことができる。
【0033】
(第2の絶縁膜形成工程)
再配線層30の形成後、第1の絶縁膜20及び再配線層30を覆うとともに、バンプ50のため再配線層30を露出させた開口部41,42を有するように第2の絶縁膜40を形成する。第2の絶縁膜40の形成方法は特に限定されないが、PBOをコート/パターニング/現像し、次いでキャパシター2への影響を抑制するため低温、短時間(300℃、30分以下)で硬化させる方法が好ましい。
【0034】
(バンプ形成工程)
スカムを除去した後、第2の絶縁膜40の開口部41,42に半田バンプ50を置き、リフローして半田バンプ50を再配線層30に固着させる。フラックスを洗浄したのち、検査を行う。
以上の工程により、図1に示す半導体パッケージ1を製造することができる。
【0035】
本形態例の半導体パッケージ1の製造方法によれば、キャパシター2、インダクター3、及び抵抗4を半導体基板10上の配線に組み込んで高密度実装を容易に実現することが可能になる。キャパシターをWLP側で保管するので、Mixed Signalやアナログデバイス等において、キャパシターの占有面積によって高密度実装が阻害されることを防ぎ、需要家(IDM)側の設計自由度を向上できる利点がある。
【0036】
層間絶縁膜20を高温アルゴンプラズマ処理して電気抵抗を低下させる方法によれば、絶縁膜の材料として用いたPBOを制御可能な抵抗体に変化させることが可能になる。さらに、高温アルゴンプラズマ処理した層間絶縁膜20に対して低温アルゴンプラズマ処理を施して、抵抗領域以外の高温アルゴンプラズマ処理層22の絶縁性を回復させる方法によれば、高温アルゴンプラズマ処理の際に抵抗領域以外の部分を保護する手段を省略することができるので、作業性に優れる。
【実施例】
【0037】
(キャパシターの作製)
パッシベーション成膜後のSiウエハの電極パッド上に、Crをスパッタして厚さ40nmの下部電極を形成したのち、テトラエトキシシラン(TEOS)を原料としてプラズマCVD(温度:150℃、パワー:150W、圧力:35Pa、Gas(TEOS/O2=8/400sccm)により厚さEOT60nmのSiO2層を形成し、さらにスパッタにより厚さ100nmのTiNの上部電極を形成した。
パッシベーションをエッチングストッパーとして所望の寸法にドライエッチングすることにより、キャパシターを作製した。このとき得られたキャパシターの特性を表1の左列に示す。なお表1の右列には、SiO2層の厚さをEOT(Electrical Oxide Thickness)30nmとした以外は同様にして作製したキャパシターの特性を併記した。図18には、これら実施例に係るキャパシター(EOT60nm及び30nm)のI−V特性曲線を示す。図18に示す結果から明らかなように、半導体基板の配線上に良好な特性を示すキャパシターを作製することができた。
【0038】
【表1】
【0039】
(抵抗の作製)
層間絶縁膜の材料としてPBO(住友ベークライト社製CRC−8652)を用い、コート後、キャパシターの上部電極を覆うと同時に平坦化した。この層間絶縁膜に対し、0.17Pa、250W、約280℃の条件にて高温アルゴンプラズマ処理を施したのち、Crシード層とCuシード層を順にスパッタ形成し、電解銅メッキ後にCuメッキ層をマスクとして余分なシード層をエッチング除去した。
【0040】
次に、抵抗領域以外の再配線間の絶縁性を回復するため、抵抗領域だけPBOをコートしたのち、高温アルゴンプラズマ処理後の配線間抵抗が107Ω程度の箇所について、50Pa、200W、50℃の条件にて低温アルゴンプラズマ処理を施した。低温アルゴンプラズマ処理を20秒以上施したところ、PBOの絶縁性を1011Ω以上に回復させることができた。
【産業上の利用可能性】
【0041】
本発明は、インダクター、キャパシター及び抵抗を組み込んだ半導体パッケージの製造に利用することができる。
なお、本発明による受動部品の形成手法は半導体基板以外にも応用することが可能であり、例えばFPC上にも同様の回路を組み入れることが可能である。
【図面の簡単な説明】
【0042】
【図1】(a)は本発明の半導体パッケージの構造の一例を示す断面図、(b)は半導体パッケージの再配線層に形成されたインダクターの一例を示す平面図、(c)は半導体パッケージの再配線層に形成された抵抗の一例を示す平面図である。
【図2】図1に示す半導体パッケージの製造方法を説明するための工程断面図(その1)である。
【図3】図1に示す半導体パッケージの製造方法を説明するための工程断面図(その2)である。
【図4】図1に示す半導体パッケージの製造方法を説明するための工程断面図(その3)である。
【図5】図1に示す半導体パッケージの製造方法を説明するための工程断面図(その4)である。
【図6】図1に示す半導体パッケージの製造方法を説明するための工程断面図(その5)である。
【図7】図1に示す半導体パッケージの製造方法を説明するための工程断面図(その6)である。
【図8】図1に示す半導体パッケージの製造方法を説明するための工程断面図(その7)である。
【図9】図1に示す半導体パッケージの製造方法を説明するための工程断面図(その8)である。
【図10】図1に示す半導体パッケージの製造方法を説明するための工程断面図(その9)である。
【図11】図1に示す半導体パッケージの製造方法を説明するための工程断面図(その10)である。
【図12】図1に示す半導体パッケージの製造方法を説明するための工程断面図(その11)である。
【図13】(a)〜(d)は本発明の半導体パッケージに抵抗を形成する方法を工程順に示す断面図である。
【図14】本発明の試験例としてArプラズマのパワーに対するポリイミドの抵抗変化の一例を示すグラフである。
【図15】本発明の試験例として(a)はレジスタアレイの各電極間に20V印加したときにおけるLine Spaceと抵抗値との関係の一例を示すグラフであり、(b)は本試験例におけるレジスタアレイの平面図である。
【図16】抵抗体だったポリイミドを、平行平板の電極を持つプラズマ装置(低温アルゴンプラズマ)にて、絶縁体へ改質した試験結果を示す。
【図17】レジストアレイにHot Arプラズマ処理を施した後に、Cold Arプラズマ処理を施し、その前後の電極間リーク電流変化を測定した試験結果を示す。
【図18】実施例に係るキャパシターのI−V特性曲線を示すグラフである。
【符号の説明】
【0043】
1…半導体パッケージ、2…キャパシター、2a…下部電極、2b…誘電体層、2c…上部電極、3…スパイラルコイル(インダクター)、4…抵抗、4c…間隙、5…絶縁体、10…半導体基板、11a…第1の電極パッド、11b,11c…第2の電極パッド、12…パッシベーション膜、20…第1の絶縁膜(層間絶縁膜)、21a,21b,21c…開口部、22…高温アルゴンプラズマ処理層、30…再配線層、31…密着層(シード層)、32…シード層、33…メッキ層、40…第2の絶縁膜(オーバーコート膜)、41,42…開口部、50…バンプ。
【特許請求の範囲】
【請求項1】
一主面に電極パッド及びパッシベーション膜が形成されている半導体基板と、前記半導体基板を覆うように設けられた第1の絶縁膜と、前記第1の絶縁膜の上に設けられた再配線層と、前記第1の絶縁膜及び再配線層を覆うように設けられた第2の絶縁膜とを少なくとも有する半導体パッケージであって、
前記再配線層はインダクター領域及び抵抗領域を有するとともに、前記電極パッド上には下部電極/誘電体層/上部電極の3層構造からなるキャパシターが形成され、該キャパシターは前記第1の絶縁膜に形成された開口部を通じて前記再配線層と電気的に接続されていることを特徴とする半導体パッケージ。
【請求項2】
前記第1の絶縁膜はポリベンゾオキサゾールからなり、前記抵抗領域には、第1の絶縁膜が表面からの高温アルゴンプラズマ処理により絶縁性を低下させてなる高温アルゴンプラズマ処理層により抵抗体が形成されていることを特徴とする請求項1に記載の半導体パッケージ。
【請求項3】
一主面に電極パッド及びパッシベーション膜が形成されている半導体基板と、前記半導体基板を覆うように設けられた第1の絶縁膜と、前記第1の絶縁膜の上に設けられた再配線層と、前記第1の絶縁膜及び再配線層を覆うように設けられた第2の絶縁膜とを少なくとも有する半導体パッケージの製造方法であって、
一主面に電極パッド及びパッシベーション膜が形成されている半導体基板の電極パッド上に下部電極/誘電体層/上部電極の3層構造からなるキャパシターを形成するキャパシター形成工程と、
前記キャパシター上に開口部を有するように第1の絶縁膜を形成する第1の絶縁膜形成工程と、
インダクター領域及び抵抗領域を有するとともに前記第1の絶縁膜に形成された開口部を通じて前記キャパシターと電気的に接続された再配線層を第1の絶縁膜上に形成する再配線層形成工程と、
前記第1の絶縁膜及び再配線層を覆うように第2の絶縁膜を形成する第2の絶縁膜形成工程とを有することを特徴とする半導体パッケージの製造方法。
【請求項4】
前記絶縁膜の材料としてポリベンゾオキサゾールを用い、
前記第1の絶縁膜形成工程と再配線層形成工程との間において、第1の絶縁膜に表面から高温アルゴンプラズマ処理を施して該表面の絶縁性を低下させる工程を有するとともに、
前記再配線層形成工程においては、抵抗領域に導体間隙を有する再配線層を形成し、導体間隙に絶縁膜を構成する絶縁体を埋め込んだ後に、第1の絶縁膜に表面から低温アルゴンプラズマ処理を施して、抵抗領域以外の高温アルゴンプラズマ処理層の絶縁性を回復させる工程を有することを特徴とする請求項3に記載の半導体パッケージの製造方法。
【請求項1】
一主面に電極パッド及びパッシベーション膜が形成されている半導体基板と、前記半導体基板を覆うように設けられた第1の絶縁膜と、前記第1の絶縁膜の上に設けられた再配線層と、前記第1の絶縁膜及び再配線層を覆うように設けられた第2の絶縁膜とを少なくとも有する半導体パッケージであって、
前記再配線層はインダクター領域及び抵抗領域を有するとともに、前記電極パッド上には下部電極/誘電体層/上部電極の3層構造からなるキャパシターが形成され、該キャパシターは前記第1の絶縁膜に形成された開口部を通じて前記再配線層と電気的に接続されていることを特徴とする半導体パッケージ。
【請求項2】
前記第1の絶縁膜はポリベンゾオキサゾールからなり、前記抵抗領域には、第1の絶縁膜が表面からの高温アルゴンプラズマ処理により絶縁性を低下させてなる高温アルゴンプラズマ処理層により抵抗体が形成されていることを特徴とする請求項1に記載の半導体パッケージ。
【請求項3】
一主面に電極パッド及びパッシベーション膜が形成されている半導体基板と、前記半導体基板を覆うように設けられた第1の絶縁膜と、前記第1の絶縁膜の上に設けられた再配線層と、前記第1の絶縁膜及び再配線層を覆うように設けられた第2の絶縁膜とを少なくとも有する半導体パッケージの製造方法であって、
一主面に電極パッド及びパッシベーション膜が形成されている半導体基板の電極パッド上に下部電極/誘電体層/上部電極の3層構造からなるキャパシターを形成するキャパシター形成工程と、
前記キャパシター上に開口部を有するように第1の絶縁膜を形成する第1の絶縁膜形成工程と、
インダクター領域及び抵抗領域を有するとともに前記第1の絶縁膜に形成された開口部を通じて前記キャパシターと電気的に接続された再配線層を第1の絶縁膜上に形成する再配線層形成工程と、
前記第1の絶縁膜及び再配線層を覆うように第2の絶縁膜を形成する第2の絶縁膜形成工程とを有することを特徴とする半導体パッケージの製造方法。
【請求項4】
前記絶縁膜の材料としてポリベンゾオキサゾールを用い、
前記第1の絶縁膜形成工程と再配線層形成工程との間において、第1の絶縁膜に表面から高温アルゴンプラズマ処理を施して該表面の絶縁性を低下させる工程を有するとともに、
前記再配線層形成工程においては、抵抗領域に導体間隙を有する再配線層を形成し、導体間隙に絶縁膜を構成する絶縁体を埋め込んだ後に、第1の絶縁膜に表面から低温アルゴンプラズマ処理を施して、抵抗領域以外の高温アルゴンプラズマ処理層の絶縁性を回復させる工程を有することを特徴とする請求項3に記載の半導体パッケージの製造方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【公開番号】特開2007−221036(P2007−221036A)
【公開日】平成19年8月30日(2007.8.30)
【国際特許分類】
【出願番号】特願2006−42173(P2006−42173)
【出願日】平成18年2月20日(2006.2.20)
【出願人】(000005186)株式会社フジクラ (4,463)
【Fターム(参考)】
【公開日】平成19年8月30日(2007.8.30)
【国際特許分類】
【出願日】平成18年2月20日(2006.2.20)
【出願人】(000005186)株式会社フジクラ (4,463)
【Fターム(参考)】
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