【課題】 ゲート電極配線上のシリサイド層の断線に起因するゲート電極配線の高抵抗化を抑制する。
【解決手段】 半導体基板１０１の活性領域上にゲート電極１０４ａを形成すると共に、該活性領域を囲む素子分離絶縁膜１０２上に、ゲート電極１０４ａと同一材料からなるゲート配線１０４ｂを形成する。ゲート電極１０４ａ及びゲート配線１０４ｂのそれぞれの側面に絶縁性サイドウォール１０５を形成した後、ゲート配線１０４ｂの少なくとも一部分の側面に形成された絶縁性サイドウォール１０５を除去する。ゲート電極１０４ａ及びゲート配線１０４ｂのそれぞれの上面、並びにゲート配線１０４ｂの側面における絶縁性サイドウォール１０５が除去された部分にシリサイド層１０８を形成する。 （もっと読む）

回路を組み立てる方法が、テンプレートを準備するステップと、半導体材料が該テンプレート上に自己組織化することを可能にするステップと、回路を形成するために、該半導体材料と該テンプレートとの間における接続の自己組織化を可能にするステップとを含む。
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【課題】 ヴィアホール、配線層の良好なカバレージを得ることにより、歩留りや信頼性の向上を図った半導体装置の製造方法を提供する。
【解決手段】 半導体基板上１に、所定パターンの第１の金属層３を形成する工程と、全面に、第１の絶縁膜４を形成する工程と、前記第１の絶縁膜４上に、所定パターンの第２の金属層５を形成し、この第２の金属層５上に第３の金属層６を形成する工程と、前記第３の金属層６上に、第２の絶縁膜７を形成する工程と、前記第２の絶縁膜７を平坦化する工程と、全面に、第３の絶縁膜９を形成する工程と、前記第３の絶縁膜９上に反射防止膜１０を形成する工程と、前記反射防止膜１０上にレジスト層を形成する工程と、前記レジスト層をパターニングする工程と、パターニングされたレジスト層１１をマスクとしてエッチングを行い、所定位置に前記第２の金属層に到達する開口部１２、１３を形成する工程と、前記開口部１２、１３内を含む全面に、第４の金属層及び第５の金属膜を形成する工程とを備える。 （もっと読む）

【課題】 抵抗率のばらつきによる抵抗値のばらつきをもなくすため、抵抗素子の抵抗値を正確に知ることが可能であって、かつ、抵抗値を知るために回路領域が制限されることがない半導体装置の製造方法を提供する。
【解決手段】 抵抗素子を構成するポリシリコン膜と共にスクライブライン９上にもポリシリコン膜を成膜し、スクライブライン９上に成膜されたポリシリコン膜をパターニングし、モニタパターン７を形成する。また、モニタパターン７を使ったポリシリコン膜の抵抗率の測定結果に基づいて、抵抗素子を構成するポリシリコン膜を、このポリシリコン膜よりも上方に設けられる膜と同時にエッチングする。 （もっと読む）

【課題】 電子デバイス内の所定構造体の抵抗ばらつきをその電子デバイスの形成位置毎に評価することができるようにした電子デバイスの評価素子及び電子デバイスの評価方法を提供する。
【解決手段】 シリコンウエーハＷ上に形成されるフラッシュメモリ３００のセル内におけるコンタクト抵抗のばらつきを評価するための評価素子１００であって、セル内のコンタクト部位と同じような構造を持ったユニットを複数個含むホールチェーン２０を備え、第１、第２の電極パッド２ａ，２ｂ間の抵抗値を測定する。次に、第１、第３の電極パッド２ａ，２ｃ間の抵抗値を測定し、第１、第４の電極パッド２ａ，２ｄ間の抵抗値を測定し、その後、第１、第５の電極パッド２ａ，２ｅ間の抵抗値を測定する。ユニット数に対するホールチェーンの抵抗値の増加度合いから、フラッシュメモリ３００セル内におけるコンタクト抵抗のばらつきを知ることができる。 （もっと読む）

【課題】 本発明は、積層される複数の装置を識別しつつ、容易に積層装置を製造することができる技術を提供することを目的とする。
【解決手段】端子の配置が同一である複数のスレーブ装置とマスタ装置とが積層される積層装置を提供する。ここで、マスタ装置は、隣接するスレーブ装置の端子に識別コマンドを入力するコマンド送信手段を有する。また、スレーブ装置は、隣接するスレーブ装置及び自装置の少なくとも１の端子同士を接続する貫通配線と、識別コマンドを受信するコマンド受信手段と、識別コマンドに基づいて自装置の識別ＩＤを設定する識別ＩＤ設定手段と、を有し、隣接するスレーブ装置同士を接続する端子の位置はスレーブ装置ごとに異なっており、各スレーブ装置のコマンド受信手段は、スレーブ装置毎に接続位置が異なる貫通配線を通過することにより、各スレーブ装置毎に異なる値に変化した識別コマンドを受信することを特徴とする。 （もっと読む）

【課題】多セル構造のバイポーラトランジスタからなる電力増幅器では、高出力時に熱分布上コレクタ出力側が高くなるため、コレクタ出力側が熱暴走し、破壊に到る。
【解決手段】コレクタ出力側のトランジスタのベースに接続されたバラスト抵抗を大きくすることによって、発熱量の多いトランジスタのベース電位を低く抑えることができ、発熱によるベース電位の上昇の正帰還を抑制することができるため、熱暴走を避けることができる。 （もっと読む）

【課題】 巨大配線構造部を持つ半導体装置における微細配線構造部に発生する応力を緩和し、駆動電流が大きく高周波で動作する信頼性が高い半導体装置を提供する。
【解決手段】 半導体基板１１上に、第１配線層と第１絶縁層が交互に積層された微細配線構造部１２を設け、その上に、厚さが第１配線層の２倍以上である第２配線層１５と、第２絶縁層１４とが交互に積層された第１巨大配線構造部１３ａを設け、更に第１巨大配線構造部１３ａ上に厚さが第１配線層の２倍以上である第３配線層１７と、２５℃における弾性率が第２絶縁層１４より小さい第３絶縁層１６とが交互に積層された第２巨大配線構造部１３ｂを設ける。これにより、実装基板への搭載後に半導体装置に発生する応力を第１巨大配線構造部１３ａ及び第２巨大配線構造部１３ｂにおいて効果的に緩和し、微細配線構造部１２にかかる応力を低減できる。 （もっと読む）

【課題】 高抵抗素子を、半導体基板内の不純物拡散層を用いて形成することにより、サリサイドプロセスにおいても、構造的に、高抵抗素子部におけるシリサイド膜の形成を防止し、工程数を増大させることなく、高抵抗素子の形成を可能とする。
【解決手段】 シリコン基板１１ａの上の素子領域にゲート絶縁膜１２ａを介してポリシリコン配線１２層を形成し、このポリシリコン配線１２層の上から、不純物を拡散してポリシリコン配線１２層の抵抗値を調整すると共に、このポリシリコン配線１２層をマスクとしてシリコン基板１１ａ上の素子領域内において、ポリシリコン配線１２層に隣接する領域に不純物を拡散させＮ型不純物層１１ｃを形成してこれを高抵抗素子とし、この高抵抗素子つまりＮ型不純物層１１ｃの上にＳｉＮ膜１４からなる絶縁膜を配置して、この上から、サリサイドを施して、ポリシリコン配線１２の上にシリサイド膜１７を形成することにより得られる。 （もっと読む）

半導体デバイス構造（１０）では、Ｎ及びＰチャネルトランジスタキャリア移動度を別々に最適化するため、二つの半導体層（１６、２０）が使用される。これを決定する導電特性は、半導体の材料の種類、結晶面、配向性及び歪みの組み合わせである。シリコンゲルマニウムの半導体材料、圧縮性歪み、（１００）の結晶面及び＜１００＞の配向性を特徴とする導電特性の場合、Ｐチャネルトランジスタ（３８）においてホール移動度が向上する。また、結晶面は（１１１）であってもよく、この場合、配向性は重要ではない。Ｎ型伝導に適した基板は、Ｐ型伝導に適した（又は最適）基板とは異なる。Ｎチャネルトランジスタ（４０）は、好ましくは、引っ張り歪み、シリコン半導体材料及び（１００）面を有する。別の半導体層（１６、２０）では、Ｎ及びＰチャネルトランジスタ（３８、４０）はいずれもキャリア移動度に対し最適化される。
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半導体装置を形成する方法は、半導体基板であって、パターニング済み配線層（１２０，５２０，１０２０，１６２０）が当該半導体基板の上に形成される構成の半導体基板（１１０，５１０，１０１０，１６１０）を設ける工程と、第１誘電体材料（１３０，５３０，１０３０，１６３０）を配線層の上に堆積させる工程と、第１電極材料（１４０，５４０，１０４０，１６４０）を第１誘電体材料の上に堆積させる工程と、第２誘電体材料（１５０，５５０，１０５０，１６５０）を第１電極材料の上に堆積させる工程と、第２電極材料（１６０，５６０，１０６０，１６６０）を第２誘電体材料の上に堆積させる工程と、第２電極材料をパターニングして第１キャパシタ（２１０，７１０，１３１０，１６１５）の上部電極（２１１，６１１，１１１１，１６１１）を形成する工程と、そして第１電極材料をパターニングして第２キャパシタ（２２０，７２０，１３２０，１６２５）の上部電極（２２１，７２１，１２２１，１６２１）を形成し、第１キャパシタの一の電極（２１２，７１２，１２１２，１６１２）を形成し、そして抵抗体（２３０，７３０，１３３０）を画定する工程と、を含む。
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【課題】シリコン基板を信号伝播媒体とするマイクロ波伝送線路を長期安定性を維持しながら伝送損失の劣化を防止できるようにする。
【解決手段】高抵抗シリコンからなる基板１の主面上には、酸化シリコンからなる保護膜２、酸化アルミニウムからなる電位中和膜３及びストリップメタル４が順次形成されている。保護膜２は正の空間電荷を持ち、電位中和膜３は負の空間電荷を持ち、信号電界が基板１と保護膜２と電位中和とを伝播し、保護膜２及び電位中和膜３の各膜厚は、基板１の表面近傍における電位が中和されるように調整されている。 （もっと読む）

【課題】 製造されるポリシリコン・レジスタのシート抵抗の許容誤差をより正確に制御する精密ポリシリコン・レジスタを製造するためのプロセスを提供する。
【解決手段】 プロセスは、一般に、部分的に形成されたポリシリコン・レジスタを有するウェハに対して、エミッタ／ＦＥＴ活性化高速熱アニール（ＲＴＡ）を行うステップと、それに続いて、保護誘電体層をポリシリコン上に堆積させるステップと、ドーパントを該保護誘電体層を通して該ポリシリコンに注入して、ポリシリコン・レジスタの抵抗を定めるステップと、シリサイドを形成するステップとを含む。 （もっと読む）

本発明は、多機能誘電体層を基板上、特に基板上に露出している金属配線系上に形成する方法に関する。本発明の目的は、銅による配線を形成するための多機能パッシベーション層を容易に形成する方法を提供するとともに、エレクトロマイグレーション、ストレスマイグレーション、および接着性を向上させる方法を提供することにある。本発明によれば、更なる金属層（５）を、露出した金属配線（３）の表面上に堆積することによって、本発明の目的は達せられる。この金属層は少なくともその一部が非導電性の金属酸化物に変換され、誘電体層となっている。
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機密性を要する半導体製品、特にスマートカード・チップを提供するため、チップ設計によって実現されうる電気的に活性な構造（２、３、４、５、６）が、例えばシリコンからなるウェーハ（１）内及びウェーハ（１）上に、回路機能の形態で製造されるだけでなく、残りの領域に、それらの下に置かれた機密性を要する回路構造を解析するリバース・エンジニアを大幅に妨げる、互いに絶縁された充てん構造のさらなる導電性部分（４２、６１、６２）（タイル）が設計プログラムによって形成される。形成された部分を説明された偶然の信号経路と連結するための形成された部分間のコンタクトは、「手で」、又は、当該設計プログラムと対応するルーティング・プログラムとの組合せによって配置されることができる。充てん導電性部分はさらに、さらなる回路機能（例えば解析回路）を提供するために、トランジスタ、ダイオード、抵抗器又はコンデンサなどの回路構成部品に接続されてもよい。
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【課題】 絶縁層及びヴィア形成において、形成された絶縁層の表面が非常に平滑となり、薄膜素子等を信頼性及び歩留り良く、高い自由度を以って形成でき、さらには微小なヴィア形成が可能である絶縁層及びヴィア（接続孔）の形成方法、及びそれを用いた多層配線基板並びにモジュール基板等の配線構造及びその形成方法を提供する。
【解決手段】 台座２０を介してマスク基板２１を配置し、この基板２１とコア基板１との間に感光性エポキシ樹脂などの感光性絶縁材料３Ａを介在させ、これをパターン露光して現像してヴィアホール７を形成する。この現像により、微小なヴィアホール７を形成できると同時に、マスク基板２１のコア基板対向面２１ａによって絶縁材料（従って、絶縁層３）を平坦かつ滑らかな表面に、しかも常に設定された厚みに形成することができる。 （もっと読む）