【課題】半導体装置の材料コスト、製造コストを低減可能な半導体装置およびその製造方法を提供する。
【解決手段】本発明にかかる半導体装置の製造方法は、シリコンサーメット膜５を形成する工程と、シリコンサーメット膜５を保護する保護膜４を形成する工程と、保護膜４をプラズマエッチングすることでコンタクトホール６を形成する開口工程と、を備える。そして、開口工程におけるエッチングの終点を検出するためのエッチング検出層３が保護膜４と接するように形成されている。保護膜４とエッチング検出層３の少なくとも一方には、保護膜４に含まれる元素とエッチング検出層３に含まれる元素のうち両方に共通しない元素が含まれている。開口工程において、両方に共通しない元素のプラズマ発光に基づき保護膜４のエッチングの終点を検出する。 （もっと読む）

【課題】制御電極層のない素子のレイアウトサイズを増加させることなく、ＣＭＰによる平坦化での過研磨を防ぐことができる半導体装置を提供すること。
【解決手段】半導体基板上に配されるとともに拡散層で構成された拡散層抵抗７と、拡散層抵抗７の外周を囲むように配されるとともに拡散層で構成されたＰウェルコンタクト６と、Ｐウェルコンタクト６の外周を囲むように配されるとともに拡散層で構成されたＮウェルコンタクト４と、を備えた抵抗セルを有する半導体装置であって、Ｐウェルコンタクト６及びＮウェルコンタクト４は、それぞれ複数に分断されており、隣り合うＰウェルコンタクト６間の領域に制御電極層９ｂが配されてＰウェルコンタクト６と制御電極層９ｂが交互に配置され、隣り合うＮウェルコンタクト４間の領域に制御電極層９ａが配されてＮウェルコンタクト４と制御電極層９ａが交互に配置されている。 （もっと読む）

【課題】半導体装置の製造歩留まりを向上できる。
【解決手段】本発明の例に関わる半導体装置は、ウェハ１内に設けられる第１及び第２半導体チップエリア２_１，２_２と、第１及び第２半導体チップエリア２_１，２_２内の各々に設けられ、トランジスタが形成される第１素子領域５_１，５_２と、第１及び第２半導体チップ５_１，５_２間に設けられるダイシングエリア３Ａと、ダイシングエリア３Ａ内に設けられ、アライメントマークが形成されるアライメント領域３５と、第１素子領域５_１，５_２とアライメント領域３５との間に設けられ、ウェハ１表面に対して垂直方向に突出した凸部９_１，９_２を有する凸部形成領域７_１，７_２とを具備し、凸部９_１，９_２の上端は、ウェハ１表面より高い位置にあり、トランジスタのゲート電極１２上端よりも低い位置にある。 （もっと読む）

【課題】耐熱性に優れ、不均一動作が抑制される高周波高出力半導体装置を提供する。
【解決手段】半導体基板上に形成される複数の電界効果トランジスタが並列接続される単位セルを、さらに複数並列接続する半導体装置において、この単位セルを構成する電界効果トランジスタの複数のゲート電極同士を接続するゲートバス配線に接続され、複数の導電層が積層した構造を有するゲートパッド電極と、隣接するゲートパッド電極間同士を接続し、ゲートパッド電極外周部の少なくとも一辺に沿って形成され、ゲートパッド電極を構成する複数の導電層の少なくとも一つの導電層で形成される抵抗体とを有することを特徴とする半導体装置。 （もっと読む）

【課題】簡易なプロセスで抵抗層上の所定領域を選択的にサリサイド化することができ、かつ、抵抗の占有面積を小さくすることができる半導体装置の製造方法を提供する。
【解決手段】第１素子形成領域１と第２素子形成領域２とを有し、第２素子形成領域２に第１抵抗層３０を形成し、その上に第１絶縁層４０と導電層を形成し、第２素子形成領域２の導電層を高抵抗化し、導電層の一部を除去して、第１素子形成領域１にゲート電極５０を形成すると同時に、第２素子形成領域２に第２抵抗層５２を形成し、第２素子形成領域２の第２抵抗層５２の上方に第２絶縁層９０を形成し、第１素子形成領域１の半導体基板１０に不純物を注入して、ソース領域およびドレイン領域７０ａ，７０ｂを形成し、ソース領域およびドレイン領域７０ａ，７０ｂの上と、第２素子形成領域２の第１抵抗層３０および第２抵抗層５２の上と、にシリサイド層８０を形成する。 （もっと読む）

【課題】電気的な接続が良好であるとともに、半導体素子部にダメージが生じるのを抑制することが可能な半導体装置を提供する。
【解決手段】この半導体装置１は、トランジスタを含む半導体素子部２０と、金属配線層４および６と、金属配線層４および６の間に配置された層間絶縁膜５とを備える。金属配線層６は、ボンディングパッド部６ａを含み、ボンディングパッド部６ａは、層間絶縁膜５を介して、半導体素子部２０と重なるように配置され、層間絶縁膜５は、少なくともボンディングパッド部６ａの真下の領域、および、半導体素子部の真上の領域に配置される平坦な上面を有するポリイミド膜５ｂを含む。 （もっと読む）

【課題】耐湿性を向上することのできる化合物半導体装置およびその製造方法を提供する。
【解決手段】化合物半導体装置は、オーミック電極ＯＭＥａ〜ＯＭＥｄと、絶縁膜ＩＬと、金を含む配線ＩＣ１ａ〜ＩＣ１ｄと、金を含む配線ＩＣ２ａ〜ＩＣ２ｄとを備えている。絶縁膜ＩＬはオーミック電極ＯＭＥａ〜ＯＭＥｄの一部上に形成されている。配線ＩＣ１ａ〜ＩＣ１ｄは、オーミック電極ＯＭＥａ〜ＯＭＥｄ上で絶縁膜ＩＬが形成されていない部分であって、絶縁膜ＩＬの側面に接触する位置に形成されている。配線ＩＣ２ａ〜ＩＣ２ｄは、絶縁膜ＩＬ上および配線ＩＣ１ａ〜ＩＣ１ｄ上に形成されている。 （もっと読む）

【課題】高精度に平坦化されたＳＯＧ膜を半導体素子上に形成してなる半導体装置を提供する。
【課題の解決手段】半導体装置は、半導体基板上の半導体素子１の周囲をこの半導体素子１とは２μｍ程度の等間隔をおいて壁状突起物２を形成して、半導体素子１が中央に位置するように壁状突起物２で囲んだ状態で、ＳＯＧ膜を形成することにより、壁状突起物２がストッパーとして機能し、流れ込んだＳＯＧは壁状突起物２の側壁に近接した位置では傾斜状態となるが、中央部分の半導体素子１上では平坦状となって、半導体素子１１上のＳＯＧ膜６の膜厚は均一になる。 （もっと読む）

【課題】層間絶縁層におけるコンタクトホールを形成した領域での膜残りを検出し、且つ層間絶縁層の膜残りの厚みを精度良く求める。
【解決手段】基板１１に半導体層１３及び半導体層１３よりも酸化され難い第１検査用金属層２７を形成し、半導体層１３及び第１検査用金属層２７を覆うように絶縁膜２０を形成した後、絶縁膜２０に半導体層１３及び第１検査用金属層２７をそれぞれ一部露出させるためのコンタクトホール２１ａ及び検査用コンタクトホール２１ｂを形成することで層間絶縁層２１を形成し、層間絶縁層２１にコンタクトホール２１ａ及び検査用コンタクトホール２１ｂの内部から表面にそれぞれ引き出された金属層２２及び第２検査用金属層２８を形成し、第１検査用金属層２７と第２検査用金属層２８との間の電気的特性を測定する。 （もっと読む）

【課題】高周波デバイスを形成する複数の素子を一つのチップに形成できる技術を提供する。
【解決手段】
基板１上にて抵抗素子および容量素子の下部電極を同一の多結晶シリコン膜から形成し、前記多結晶シリコン膜とは異なる同一の多結晶シリコン膜およびＷＳｉ膜からパワーＭＩＳＦＥＴのゲート電極、容量素子の上部電極、ｎチャネル型ＭＩＳＦＥＴのゲート電極およびｐチャネル型ＭＩＳＦＥＴのゲート電極を形成し、領域ＭＩＭにおいては基板１上に堆積された酸化シリコン膜３０上に形成された配線を下部電極とし酸化シリコン膜３４上に形成された配線を上部電極とする容量素子ＭＩＭＣを形成し、酸化シリコン膜３４上に堆積された酸化シリコン膜３７上に堆積された同一のアルミニウム合金膜を用い領域ＩＮＤにて配線３９Ａからなるスパイラルコイルを形成し、領域ＰＡＤでは配線３９Ｂからなるボンディングパッドを形成する。 （もっと読む）

【課題】合成抵抗を用いることなく、複数の抵抗値を得ることが可能な抵抗素子を備えた半導体装置を提供する。
【解決手段】半導体基体上に形成された抵抗率の異なる複数の導電層と、複数の絶縁層とからなる抵抗素子を備える半導体装置を構成する。そして、この抵抗素子は、開孔部と、開孔部内に形成された複数の導電層の何れか一層と接続する接続配線と、接続配線の側面に形成される絶縁層とを備える。 （もっと読む）

【課題】不純物イオン注入時に、実効注入ドーズ量の場所によるばらつきが生じるのを防ぐ。
【解決手段】レジスト膜１５２をマスクとして半導体層（１０８）の所定の領域（１１２）に不純物イオンを注入する工程を含む半導体装置の製造方法であって、所定の領域に不純物イオンを注入するためにレジスト膜に開口部を形成する際に使用するレチクル領域全体に対する開口部の割合を示すマスクデータ率が第１の基準値未満の場合に、所定範囲の領域以外の領域に、ダミーイオン注入領域１４２を設け、レチクルのマスクデータ率が第１の基準値以上の第２の基準値より大きくなるようにする。 （もっと読む）

【課題】アナログ回路を構成する抵抗体において、抵抗体の抵抗長が縮小化されることがあっても、アナログ回路を構成する各抵抗体の抵抗値間にバラツキが生じることを抑制する。
【解決手段】アナログ回路を構成する抵抗体３を有する半導体装置であって、半導体基板１上に形成され、長手方向に延びるボディ部３ａと該ボディ部３ａの端部に連接するヘッド部３ｂとを有し、且つシリコンからなる抵抗体３と、抵抗体３のヘッド部３ｂの上部に形成された金属シリサイド膜６と、抵抗体３を覆う層間絶縁膜７中に形成され、金属シリサイド膜６を介して、抵抗体３と電気的に接続するコンタクトプラグ８とを備え、ボディ部３ａとヘッド部３ｂとの境界長は、抵抗体３の抵抗幅よりも大きい。 （もっと読む）

【課題】貫通ビアを設けることなく、簡単な構造とプロセスにより経済的なチップ相互間の電気的結合手段を備えた積層チップを提供する。
【解決手段】本発明による積層チップは、基板の一側の面（表面）に複数個の第１の電極を備えた第１のチップと、導電性の基板の表面に半導体素子、及び基板の表面の前記第１の電極に対応する位置に各々第２の電極を備えた第２のチップとを含み、前記第１のチップの第１の電極と、前記第２のチップの他側の面（裏面）とが接着されて積層形成され、前記第１、前記第２の電極、及び前記第１と前記第２の電極に挟まれた前記第２のチップの基板内部の領域を、前記第１及び前記第２のチップ間の電気的結合手段とすることを特徴とする。 （もっと読む）

【課題】振動子の構造寸法のばらつきに起因する共振周波数の変動を抑制することのできる共振回路及びその製造方法を実現する。
【解決手段】本発明の共振回路３０は、基板と、該基板上に形成された固定電極１２、及び、該固定電極の少なくとも一部に対向する可動部を備えた可動電極１３を有するＭＥＭＳレゾネータ１０と、該ＭＥＭＳレゾネータにバイアス電圧を印加するための電圧印加手段２０と、を具備し、前記電圧印加手段は、前記可動部を構成する層と同じ層で構成され、該層の厚みで抵抗値が変化する補償用抵抗Ｒ１１と、該補償用抵抗に接続され、前記可動部を構成する層と異なる構造で構成される基準抵抗Ｒ１２とを分圧抵抗とし、前記補償用抵抗と前記基準抵抗の接続点電位を前記ＭＥＭＳレゾネータの少なくとも一方の端子１０ｂに出力し、前記抵抗値の変化により前記層の厚みと正の相関を有する前記バイアス電圧を前記振動子に与える分圧回路を有する。 （もっと読む）

【解決手段】 本発明による半導体装置は、メタル抵抗素子の下面に形成された下面酸化防止絶縁膜と、上面に形成された上面酸化防止絶縁膜と、下面酸化防止絶縁膜及び上面酸化防止絶縁膜とは別工程で、ウェハ全面に堆積した後に異方性エッチングを施しメタル抵抗素子の側面近傍にのみ形成された側面酸化防止絶縁膜とを有する。
【効果】 本発明によれば、メタル抵抗素子が酸化されて抵抗値が上昇するのを防止することができると同時に、加工プロセスを複雑にすることなく金属配線層間の寄生容量の増大を防止することができる。 （もっと読む）

【課題】簡単な工程で絶縁膜、半導体膜、導電膜等の膜パターンを有する基板を作製する方法を提供する。また、層間絶縁膜、平坦化膜、ゲート絶縁膜等の絶縁膜、配線、電極、端子等の導電膜、半導体膜等の半導体素子の各部位の膜を形成する方法を提供する。また、低コストで、スループットや歩留まりの高い半導体装置の作製方法を提供する。
【解決手段】ガリウムと亜鉛を含む液滴を吐出して、基板上に膜パターンを形成する。または、印刷法により、基板上にガリウムと亜鉛を含む材料を用いて膜パターンを形成する。 （もっと読む）

【課題】抵抗素子の膜厚が薄くても、抵抗素子と上層配線と接続する為のコンタクトホールを形成する際に、コンタクトホールが抵抗素子を突き抜けてしまうことを防止する半導体装置及びその製造方法を提供する。
【解決手段】基板上にゲート絶縁膜４を形成し、ゲート絶縁膜４上に第１の金属膜５、および第２の金属膜６を含む積層膜を形成し、ゲート電極形成領域及び抵抗素子部形成領域に前記積層膜が残るように、パターニングを行う。その後、ゲート電極形成領域及び前記抵抗素子部形成領域に、コンタクトホール形成領域を設定し、コンタクトホール形成予定領域を保護した状態で、抵抗素子形成予定領域の前記第２の金属膜６を除去し、その後に前記積層膜を覆うように層間膜９を形成し、コンタクトホール形成予定領域に形成された前記層間膜９を除去し、前記第２の金属膜６に達するコンタクトホールを形成する工程とを具備する。 （もっと読む）

【課題】 個々の半導体デバイス・コンポーネントの統合の強化、製造性の向上をもたらす、半導体構造体及びそれらの半導体構造体を製造する方法を提供する。
【解決手段】 半導体構造体及び半導体構造体を製造するための方法が、半導体基板の活性領域上に配置及び形成された電界効果デバイスと、半導体基板内の活性領域から横方向に分離された分離領域上に少なくとも部分的に同時に配置及び形成された、ヒューズ構造体、アンチヒューズ構造体及び抵抗器構造体の少なくとも１つとを提供する。電界効果デバイスは、高誘電率の誘電体材料を含むゲート誘電体と、金属材料を含むゲート電極とを含む。ヒューズ構造体、アンチヒューズ構造体及び抵抗器構造体の少なくとも１つは、ゲート誘電体と同じ材料を含むパッド誘電体と、随意的に、同様にゲート電極と同じ金属材料を含むことができるヒューズ、アンチヒューズ又は抵抗器とを含む。 （もっと読む）

【課題】抵抗体と基板との寄生容量を低減し、バラクタのＱ値の低下を抑制した薄膜抵抗素子、及び薄膜抵抗素子の製造方法を提供する。
【解決手段】複数の配線層が積層され、最上部に離間して配置された複数の電極パッド１４と電極パッド１４間に形成されたパッシベーション膜１６を有する集積回路１２を備えた半導体基板１０と、電極パッド１４と電気的に接続された再配線１８と、パッシベーション膜１６上であり、再配線１８に挟まれた位置に形成された絶縁膜２０と、所定の位置の絶縁膜２０上であり、再配線１８に挟まれた位置に形成された抵抗体２６と、を有する。 （もっと読む）