共振回路及びその製造方法並びに電子装置
【課題】振動子の構造寸法のばらつきに起因する共振周波数の変動を抑制することのできる共振回路及びその製造方法を実現する。
【解決手段】本発明の共振回路３０は、基板と、該基板上に形成された固定電極１２、及び、該固定電極の少なくとも一部に対向する可動部を備えた可動電極１３を有するＭＥＭＳレゾネータ１０と、該ＭＥＭＳレゾネータにバイアス電圧を印加するための電圧印加手段２０と、を具備し、前記電圧印加手段は、前記可動部を構成する層と同じ層で構成され、該層の厚みで抵抗値が変化する補償用抵抗Ｒ１１と、該補償用抵抗に接続され、前記可動部を構成する層と異なる構造で構成される基準抵抗Ｒ１２とを分圧抵抗とし、前記補償用抵抗と前記基準抵抗の接続点電位を前記ＭＥＭＳレゾネータの少なくとも一方の端子１０ｂに出力し、前記抵抗値の変化により前記層の厚みと正の相関を有する前記バイアス電圧を前記振動子に与える分圧回路を有する。
【解決手段】本発明の共振回路３０は、基板と、該基板上に形成された固定電極１２、及び、該固定電極の少なくとも一部に対向する可動部を備えた可動電極１３を有するＭＥＭＳレゾネータ１０と、該ＭＥＭＳレゾネータにバイアス電圧を印加するための電圧印加手段２０と、を具備し、前記電圧印加手段は、前記可動部を構成する層と同じ層で構成され、該層の厚みで抵抗値が変化する補償用抵抗Ｒ１１と、該補償用抵抗に接続され、前記可動部を構成する層と異なる構造で構成される基準抵抗Ｒ１２とを分圧抵抗とし、前記補償用抵抗と前記基準抵抗の接続点電位を前記ＭＥＭＳレゾネータの少なくとも一方の端子１０ｂに出力し、前記抵抗値の変化により前記層の厚みと正の相関を有する前記バイアス電圧を前記振動子に与える分圧回路を有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は共振回路及びその製造方法並びに電子装置に係り、特に、ＭＥＭＳレゾネータを用いた共振回路の構成及び製法に関する。
【背景技術】
【０００２】
最近の電子デバイス市場においては、ＭＥＭＳ(Micro Electro-Mechanical System)技術を用いた製品が加速的に浸透しつつある。ＭＥＭＳ技術を用いた製品とは、半導体製造技術を用いて基板上に形成された微小な構造体（ＭＥＭＳ構造体）を有する電気機械装置（ＭＥＭＳ装置）を言う。ＭＥＭＳ技術を用いたデバイスの具体的な事例としては、加速度センサ、角速度センサ、慣性センサ、圧力センサ等の各種のマイクロセンサ等が挙げられるが、その市場は近年急速に拡大しつつある。このように、ＭＥＭＳ技術は新たなデバイスの創出の可能性を多分に秘めており、今後は微小メカニカルリレー（スイッチ）や可変容量素子等の微小構造体の特徴を生かしたデバイスやそれらの組み合わせが順次実用化されていく見込みである。
【０００３】
ＭＥＭＳ技術を用いた新しい応用例としてＭＥＭＳレゾネータを備えた共振回路が挙げられる。この種のＭＥＭＳレゾネータを備えた共振回路の動作原理としては、静電駆動・検出方式、圧電駆動・検出方式が代表的なものであるが、特に前者はＣＭＯＳプロセスのような半導体プロセスとの整合性がよく、小型化や低コスト化に有利な手法といえる。この静電駆動・検出方式は、可動電極と固定電極を有するＭＥＭＳレゾネータを形成し、静電力に起因する可動電極の振動を可動電極と固定電極の間の静電容量の変化によって検出するものである。共振回路の一般的な透過特性及び位相特性の例は図３（ａ）及び（ｂ）に示されている。この種の共振回路を開示する文献としては、以下の特許文献１乃至３がある。
【特許文献１】米国特許第６２４９０７３号明細書
【特許文献２】米国特許第６４２４０７４号明細書
【特許文献３】特開２００４−５８２２８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところで、前述の共振回路においては、ＭＥＭＳレゾネータの構造寸法がばらつくことで共振周波数が変動する。したがって、共振周波数の精度を確保するには、製造時における構造寸法のばらつきの低減が必要であり、当該ばらつきが低減できなければ製造後のトリミング工程等を設けることで周波数を補正する必要が生ずるなど、製造工程が複雑化し、製造コストが上昇する。
【０００５】
特に、ＭＥＭＳレゾネータの構造寸法のうち、可動電極の可動部の厚みは共振周波数に直接に大きな影響を及ぼすとともに当該可動部の厚みは数ｕｍ以下ときわめて薄いため、僅かなばらつきでも共振周波数を大きく変動させることになる。
【０００６】
そこで、本発明は上記問題点を解決するものであり、振動子の構造寸法のばらつきに起因する共振周波数の変動を抑制することのできる共振回路及びその製造方法を実現することにある。
【課題を解決するための手段】
【０００７】
斯かる実情に鑑み、本発明の共振回路は、基板と、該基板上に形成された固定電極、及び、該固定電極の少なくとも一部に対向する可動部を備えた可動電極を有するＭＥＭＳレゾネータと、該ＭＥＭＳレゾネータにバイアス電圧を印加するための電圧印加手段と、を具備し、前記電圧印加手段は、前記可動部を構成する層と同じ層で構成され、該層の厚みで抵抗値が変化する補償用抵抗と、該補償用抵抗に接続され、前記可動部を構成する層と異なる構造で構成される基準抵抗とを分圧抵抗として備え、前記補償用抵抗と前記基準抵抗の接続点電位を前記ＭＥＭＳレゾネータの少なくとも一方の端子に出力し、前記抵抗値の変化により前記層の厚みと正の相関を有する前記バイアス電圧を前記振動子に与える分圧回路を有することを特徴とする。
【０００８】
本発明によれば、電圧印加手段が可動部を構成する層と同じ層で構成される補償用抵抗を含み、可動部の層の厚みが変化して共振周波数が変動しようとすると、同じ層の厚みで補償用抵抗の抵抗値が変化し、これによってバイアス電圧が変動して共振周波数の変動を抑制するので、共振周波数の変動が自律的に抑制されるため、共振周波数精度の向上及び安定化を図ることができ、共振周波数の精度が許容範囲内となればトリミング工程などを省略することも可能になる。
【０００９】
本発明の一の態様においては、前記分圧回路では前記補償用抵抗側に前記基準抵抗側よりも高い電位が供給され、前記補償用抵抗は、前記層の厚みと負の相関を有する抵抗値を備えた抵抗層で構成される。これによれば、分圧回路において補償用抵抗側に基準抵抗側よりも高い電位が供給され、補償用抵抗が層の厚みと負の相関を有する抵抗値を備えた抵抗層で構成されることにより、層の厚みと接続点電位とが負の相関を有することとなるので、これをＭＥＭＳレゾネータの一方の端子に供給することで層の厚みと正の相関を有するバイアス電圧を与えることが可能になる。
【００１０】
本発明の他の態様においては、前記電圧印加手段は、前記接続点電位を前記ＭＥＭＳレゾネータの一方の端子に出力するとともに、前記ＭＥＭＳレゾネータの他方の端子に他の電位を出力する。これによれば、電圧印加手段が接続点電位をＭＥＭＳレゾネータの一方の端子に出力するとともに他方の端子には他の電位を出力することで、ＭＥＭＳレゾネータの両端子の電位が共に電圧印加手段によって与えられるので、任意のバイアス電圧をＭＥＭＳレゾネータに印加する事が可能となる。
【００１１】
本発明の別の態様においては、ＭＥＭＳレゾネータの両側の入力端及び出力端にそれぞれ設けられた入力側結合容量及び出力側結合容量をさらに具備する。これによれば、ＭＥＭＳレゾネータの両側に入力側結合容量と出力側結合容量が設けられることで、外部接続回路との間が直流的に分離されるため、外部回路の電位によらず、ＭＥＭＳレゾネータに所望のバイアス電圧を印加することができ、その結果、共振周波数の変動の抑制効果も高めることができる。
【００１２】
次に、本発明の共振回路の製造方法は、固定電極及び該固定電極の少なくとも一部に対向する可動部を備えた可動電極を有するＭＥＭＳレゾネータと、該ＭＥＭＳレゾネータにバイアス電圧を印加するための電圧印加手段とを具備する共振回路の製造方法において、前記電圧印加手段は、補償用抵抗と基準抵抗とを分圧抵抗として備え、前記補償用抵抗と前記基準抵抗の接続点電位を前記ＭＥＭＳレゾネータの少なくとも一方の端子に出力し、前記層の厚みと正の相関を有する前記バイアス電圧を前記振動子に与える分圧回路を有し、前記可動部を形成するとともに、前記可動部と同じ層で前記補償用抵抗を形成する工程と、前記可動部と異なる構造で前記基準抵抗を形成する工程と、を具備することを特徴とする。ここで、可動部と補償用抵抗を形成する工程と、基準抵抗を形成する工程はいずれの工程を先に実施しても構わない。
【００１３】
次に、本発明の電子装置は、上記のいずれかに記載の共振回路と、該共振回路に接続される信号回路部とが同一基板上に形成されてなることを特徴とする。これによれば、ＭＥＭＳレゾネータ及び電圧印加手段を含む共振回路と信号回路部とを同一基板上に一体に構成できるため、コンパクトに構成できるとともに、特に、ＭＥＭＳレゾネータ及び信号回路部といった複数の構成要素を並行して形成することにより同一工程で複数の構成要素を形成することが可能になるので、製造効率の向上や製造コストの低減を図ることができる。
【００１４】
この場合に、前記可動部と前記補償用抵抗とが前記基板上に形成された収容空間内に共に配置されることが好ましい。これによれば、可動部と補償用抵抗とが収容空間内に共に配置されることで、素子間の動作温度を抑圧する事ができ、その結果、補償用抵抗による共振周波数の補償作用を高めることができる。
【００１５】
なお、このような電子装置の例としては、上記信号回路部として負性抵抗を有する増幅回路を用いて発振回路を構成する場合が挙げられる。また、上記基板としては、シリコン基板等の半導体基板、ガラス基板、セラミックス基板などが挙げられるが、振動子としてＭＥＭＳレゾネータを構成する場合には、シリコン基板等の半導体基板を用いた半導体装置を構成することが好ましい。
【発明の効果】
【００１６】
本発明によれば、可動部の構造寸法のばらつきに起因する振動子の共振周波数の変動を抑制し、共振回路の周波数特性の精度の向上を図ることができるという優れた効果を奏し得る。
【発明を実施するための最良の形態】
【００１７】
次に、添付図面を参照して本発明の実施形態について詳細に説明する。図１は本実施形態の共振回路に用いることのできるＭＥＭＳレゾネータ１０の構成例を示す概略斜視図、図２は図１のＡ−Ａ線及びＢ−Ｂ線に沿った断面を示す同振動子１０の断面図（ａ）及び（ｂ）である。
【００１８】
ＭＥＭＳレゾネータ１０は、シリコン単結晶等の半導体よりなる基板１上に構成される。基板１上には酸化シリコン（ＳｉＯ２）等の絶縁膜２が形成され、さらに絶縁膜２上には窒化シリコン等の振動子１０の下地層１１が形成される。下地層１１上には、ドーピングにより導電性が付与された多結晶シリコン等よりなる固定電極１２と、同様の材質よりなる可動電極１３とが形成される。ここで、振動子１０の振動子電極を構成する固定電極１２の一部と可動電極１３の可動部１３ａは基板１上において適宜の間隔（数ｕｍ以下）で相互に上下方向に対向配置される。そして、可動部１３ａは固定電極１２との間に生ずる静電引力に応じて図２に二点鎖線で示すように撓み、固定電極１２との間の対向間隔を変化させる方向に可動に構成される。
【００１９】
なお、図示のＭＥＭＳレゾネータ１０は可動電極１３が片持ち梁状に構成されることにより可動部１３ａとされた片持ち梁構造を有するが、これは本発明の振動子の一例に過ぎず、本発明においては、ＭＥＭＳレゾネータの可動部が両持ち梁状に構成されたもの、円盤状に構成されたものなど、種々の形状、構造を採用したものを用いることが可能である。
【００２０】
図３は本発明に係る共振回路の上記ＭＥＭＳレゾネータ１０の電気的特性を示す概略特性図である。ここで、図３（ａ）はＭＥＭＳレゾネータ１０に交流信号を入力したときの通過特性を示すグラフ、図３（ｂ）は位相変位を示すグラフである。このように、ＭＥＭＳレゾネータ１０は適宜の共振周波数を有する共振特性を備えているが、この共振周波数ｆｎは、以下の式（１）で示される。
ｆｎ＝（１／２π）・（ｋｍ／ｍｅｆｆ）１／２・・・（１）
ここで、ｋｍはＭＥＭＳレゾネータ１０の構造から決定されるばね定数、ｍｅｆｆは同構造の有効質量である。
【００２１】
一方、ＭＥＭＳレゾネータ１０の固定電極１２と可動電極１３の間に適宜のバイアス電圧（直流バイアス）を印加すると両電極の間に静電引力が発生し、上記ばね定数ｋｍを減少させる様に作用する。このため、上記式（１）により共振周波数ｆｎが低下する。そして、一般に、バイアス電圧が増加するほど共振周波数ｆｎは減少することになる。
【００２２】
図４は、ＭＥＭＳレゾネータ１０に印加したバイアス電圧Ｖｂを変化させたときの交流信号の共振特性を示すグラフである。このように、バイアス電圧Ｖｂが増加するほど共振周波数ｆｎは低下する。
【００２３】
図５は、第１実施形態に用いられるＭＥＭＳレゾネータ１０を含む共振回路３０の構成を示す回路図である。この例では、共振回路３０の入力端３０ａと出力端３０ｂがＭＥＭＳレゾネータ１０の両端子１０ａ、１０ｂ（いずれか一方が上記固定電極１２に接続された側の端子で、いずれか他方が上記可動電極１３に接続された側の端子）に接続されるとともに、ＭＥＭＳレゾネータ１０の入力側端子１０ａと入力端３０ａとの間、並びに、出力側端子１０ｂと出力端３０ｂとの間には電圧印加手段であるバイアス回路２０が接続されている。また、入力端３０ａには入力側結合容量Ｃａが接続され、出力端３０ｂには出力側結合容量Ｃｂが接続される。
【００２４】
バイアス回路２０は、ＭＥＭＳレゾネータ１０の両端に直流バイアス電圧を印加するための構成部分である。バイアス回路２０は、補償用抵抗Ｒ１１と、基準抵抗Ｒ１２とが直列に接続されてなり、両抵抗の直列回路の両端に電圧が印加される分圧回路２１を有する。図示例の場合、分圧回路２１では、補償用抵抗Ｒ１１側に高電位である直流電源電位Ｖｄｃが供給され、基準抵抗Ｒ１２側が低電位である接地電位に接続されている。そして、補償用抵抗Ｒ１１と基準抵抗Ｒ１２の接続点電位ＶｐがＭＥＭＳレゾネータ１０の出力側端子１０ｂに与えられる。この接続点電位Ｖｐは、分圧回路２１の両端の電位差圧Ｖｄｃと分圧比Ｄｖ＝Ｒ１２／（Ｒ１１＋Ｒ１２）に応じた電位Ｖｐ＝Ｄｖ・Ｖｄｃとなる。
【００２５】
一方、バイアス回路２０には、ＭＥＭＳレゾネータ１０の入力側端子１０ａに接続された電位供給部２２が設けられ、この電位供給部２２は抵抗Ｒ１３を介して定電位（図示例では接地電位）に接続され、ＭＥＭＳレゾネータ１０の入力側端子１０ａに電位Ｖｑを与える。ここで、本実施形態では接続点電位Ｖｐは常に電位Ｖｑより高くなるように構成される。このようにして、ＭＥＭＳレゾネータ１０には、上記バイアス回路２０の分圧回路２１が供給する電位Ｖｐと、電位供給部２２が供給する電位Ｖｑとの差に相当するバイアス電圧Ｖｂ＝Ｖｐ−Ｖｑが印加される。なお、この共振回路３０は入力端３０ａと出力端３０ｂが外部回路に接続されて用いられるが、外部回路とは入力側結合容量Ｃａ及び出力側結合容量Ｃｂにより直流的に分離されるので、ＭＥＭＳレゾネータ１０にはバイアス回路２０による上記バイアス電圧Ｖｂのみが直流バイアスとして印加される。
【００２６】
なお、この第１実施形態では、ＭＥＭＳレゾネータ１０の出力側端子１０ｂに分圧回路２１による電位Ｖｐが供給され、入力側端子１０ａに他の電位Ｖｑが電位供給部２２により供給されるが、これとは逆に、入力側端子１０ａに分圧回路２１による電位Ｖｐが供給され、出力側端子１０ｂに他の電位Ｖｑが供給されるように構成してもよい。また、バイアス回路２０がＭＥＭＳレゾネータ１０のいずれか一方の端子に電位Ｖｐを供給する分圧回路２１のみで構成されていてもよい。
【００２７】
図６は、第２実施形態の共振回路３０′の構成を示す回路図である。この例では、ＭＥＭＳレゾネータ１０の両端に共に分圧回路による電位Ｖｐ、Ｖｑを供給するバイアス回路２０′が設けられる点で第１実施形態と異なるが、他の構成は全て同一であるので、説明を省略する。
【００２８】
ここで、ＭＥＭＳレゾネータ１０の出力側端子１０ｂには第１実施形態と同様の補償用抵抗Ｒ１１及び基準抵抗Ｒ１２を備えた分圧回路２１が接続される。ここで、この分圧回路２１では、補償用抵抗Ｒ１１側が高電位のＶｄｃ１に接続され、基準抵抗Ｒ１２側が低電位の接地電位に接続される。
【００２９】
また、ＭＥＭＳレゾネータ１０の入力側端子１０ａには基準抵抗Ｒ１４及び補償用抵抗Ｒ１５を備えた分圧回路２２′が接続される。この分圧回路２２′は、基準抵抗Ｒ１４側が高電位のＶｄｃ２に接続され、補償用抵抗Ｒ１５側が低電位の接地電位に接続される。
【００３０】
この場合には、ＭＥＭＳレゾネータ１０の入力側端子１０ａに基準抵抗Ｒ１４及び補償用抵抗Ｒ１５を備えた分圧回路２２′の接続点電位Ｖｑが供給され、出力側端子１０ｂに補償用抵抗Ｒ１１及び基準抵抗Ｒ１２を備えた分圧回路２１の接続点電位Ｖｐが供給されるので、ＭＥＭＳレゾネータ１０のバイアス電圧は上記と同様にＶｂ＝Ｖｐ−Ｖｑとなる。なお、この実施形態でも接続点電位Ｖｐは常に接続点電位Ｖｑより高い電位とされる。
【００３１】
上記の各実施形態において、補償用抵抗Ｒ１１は、上記振動子１０の可動部１３ａと同一の層で構成される。例えば、可動部１３ａと補償用抵抗Ｒ１１は、共通の導電層を成膜し、この導電層を一括してパターニングすることによって同時に構成される。
【００３２】
図７は、ＭＥＭＳレゾネータ１０と補償用抵抗Ｒ１１の構成を模式的に（すなわち、実際の配置とは無関係に隣接配置した状態で）示す図である。ＭＥＭＳレゾネータ１０は上述のように固定電極１２と可動電極１３を有するが、可動電極１３は、固定電極１２の固定電極１２と対向する可動部１３ａを有し、この可動部１３ａの厚みＨと、可動部１３ａの張り出し方向（図示左右方向）の長さ（梁長さ）Ｌｏ（固定電極１２と重なる範囲において張り出し方向に延在する長さ）とによってＭＥＭＳレゾネータ１０の共振周波数ｆｎが以下の式（１′）のように算出できることが知られている。
ｆｎ＝（１／２π）・（３５Ｅ／３３ρ）１／２・Ｈ／Ｌｏ２・・・（１′）
ここで、Ｅは可動部１３ａを構成する素材のヤング率、ρは同素材の密度である。したがって、上記式（１′）により、可動部１３ａの厚みＨが増加すると共振周波数ｆｎが増加し、可動部１３ａが薄くなると共振周波数ｆｎが低下すること、すなわち、厚みＨと共振周波数ｆｎとが正の相関を有することがわかる。
【００３３】
一方、補償用抵抗Ｒ１１の抵抗値は、平面方向の両端部近傍（図示左右の端部近傍）を接続点として用いる場合を考えると、両端部間の長さＬｒ、当該長さ方向と直交する図示しない幅Ｗｒ、厚みは可動部１３ａと同じＨであるから、以下の式（２）によって与えられる。
Ｒ１１＝ρｒ・Ｌｒ／（Ｗｒ・Ｈ）・・・（２）
ここで、ρｒは素材の抵抗率である。したがって、この式（２）により、補償用抵抗Ｒ１１の抵抗層の厚みＨが増加すると抵抗値は減少し、厚みＨが減少すると抵抗値は増加すること、すなわち、厚みＨと補償用抵抗Ｒ１１の抵抗値とが負の相関を有することがわかる。
【００３４】
一方、基準抵抗Ｒ１２は可動部１３ａとは異なる構造、例えば、別の工程で形成される異なる層で構成されるか、或いは、外付けの抵抗で構成される。したがって、補償用抵抗Ｒ１１が可動部１３ａと層の厚みＨに関して共通し、これによって可動部１３ａの厚みＨのばらつきと連動して補償用抵抗Ｒ１１の厚みＨがばらつくのに対して、基準抵抗１２は可動部１３ａの厚みＨのばらつきとは必ずしも連関しない。なお、上記の説明では、可動部１３ａの厚みと補償用抵抗Ｒ１１の厚みとが同一であるとしたが、両者が同じ層で構成されていれば製造時における厚みのばらつきによる厚みの増減が連動していることから、両者の厚みが必ずしも一致している必要はない。
【００３５】
そして、上記のバイアス回路部２０、２０′はいずれも層の厚みＨが所定量だけ増大したときにＲ１１の抵抗値が下がるために、供給電位Ｖｐが上昇するように構成される。具体的には、補償用抵抗Ｒ１１が低下すると、基準抵抗Ｒ１２が同様に低下しない限り、分圧比Ｄｖが増加するために接続点電位Ｖｐが高電位側に移動する。このように、本実施形態では、層の厚みＨとバイアス電圧Ｖｂ＝Ｖｐ―Ｖｑが正の相関を有するため、上記式（１′）と図４に示す特性により、可動部１３ａの厚みＨの変化（例えば所定量の増加）に起因して共振周波数ｆｎが変動しようとすると、同じ厚みＨの変化に起因する補償用抵抗Ｒ１１の抵抗値の変化がバイアス電圧の変化を招いてこれを抑制し、全体として可動部１３ａの厚みのばらつきによる共振周波数の変動が低減される。
【００３６】
なお、上記事項は第１実施形態と第２実施形態のいずれの実施形態でも共通である。ただし、第２実施形態においては、補償用抵抗Ｒ１５を補償用抵抗Ｒ１１と同様に可動部１３ａと同じ層で構成することで、厚みＨが増加すると補償用抵抗Ｒ１５の抵抗値が低下して分圧回路２２′の接続点電位Ｖｑが低下するので、上記と同様にバイアス電圧Ｖｂ＝Ｖｐ−Ｖｑ（Ｖｐ＞Ｖｑ）を増加させる方向に作用する。したがって、この分圧回路２２′も可動部１３ａの厚みＨの変化に起因する共振周波数ｆｎの変動を抑制する働きを示す。
【００３７】
したがって、第２実施形態では、抵抗Ｒ１５を抵抗Ｒ１１と同様に可動部１３ａと同じ層で構成する補償用抵抗とすることで電位ＶｐとＶｑが共に変化する結果、厚みＨの変化によるバイアス電圧Ｖｐの変化率を高めることを可能にしている。もっとも、図示例において、抵抗Ｒ１１のみ補償用抵抗としてもよく、抵抗Ｒ１５のみを補償用抵抗としてもよい。抵抗Ｒ１１が補償用抵抗で、抵抗Ｒ１５が補償用抵抗でなければ、第１実施形態と同等に電位Ｖｑは他の定電位に接続されることで与えられる構成となる。
【００３８】
なお、上記各実施形態では、分圧回路２１に含まれる補償用抵抗Ｒ１１を層の厚みと負の相関を有する抵抗値を備える抵抗層で構成したが、たとえば、抵抗層の表裏両面に電極を接続し、層の厚みと正の相関を有する抵抗値を備える抵抗層で構成してもよい。この場合には、分割回路２１において補償用抵抗Ｒ１１と基準抵抗Ｒ１２の接続位置を置換し、補償用抵抗Ｒ１１を低電位側に接続すればよい。同様に、第２実施形態の分圧回路２２′においては補償用抵抗Ｒ１５を上記と同様に層の厚みと正の相関を備える抵抗値を有する抵抗層とする場合には、補償用抵抗Ｒ１５を高電位側に、基準抵抗Ｒ１４を低電位側に接続すればよい。
【００３９】
また、上記各実施形態では、電位Ｖｐが電位Ｖｑより高い電位である場合について説明したが、逆に、電位Ｖｐが電位Ｖｑよりも低い電位であるように構成してもよい。この場合においても、分割回路２１の補償用抵抗Ｒ１１と基準抵抗Ｒ１２の接続位置を置換すればよく、また、第２実施形態では分圧回路２２′の基準抵抗Ｒ１４と補償用抵抗Ｒ１５の接続位置を置換すればよい。
【００４０】
図８（ａ）は、上記第１実施形態の構成を模式的に示す概略斜視図である。この図においては、基板及びその上に形成される絶縁膜、下地層、層間絶縁膜等を省略してある。図示例では、基板上に形成した第１導電層により固定電極１２を形成し、その後、固定電極１２上に図示しない絶縁膜（犠牲層となるもの）を形成してから、第２導電層により可動電極１３及び補償用抵抗Ｒ１１を形成する。ここで、可動電極１３の可動部１３ａと補償用抵抗Ｒ１１の抵抗層は第２導電層の形成及びそのパターニングによって一括して形成される。
【００４１】
また、基準抵抗Ｒ１２を構成する抵抗層は、可動部１３ａの形成工程とは異なる工程で形成される。たとえば、第１導電層の形成及びそのパターニングによって固定電極１２と一括して形成できる。もっとも、補償用抵抗１１の形成工程と基準抵抗Ｒ１２の形成工程とが異なる工程であるものの、同種の材料や成膜方法を採用した工程である点で共通する場合には、両工程により形成した構造寸法に関連が生ずる可能性があるので、基準抵抗Ｒ１２の形成工程は、補償用抵抗Ｒ１１の形成工程とは形成材料と形成方法の少なくとも一方が異なることが好ましい。例えば、形成材料としては、導電性を有する多結晶シリコンに対して金属層や基板内の不純物領域を用いること、或いは、形成方法としては、ＣＶＤ法に対してスパッタリング法、蒸着法、イオン注入法などを用いることなどが挙げられる。
【００４２】
上記のようにして形成されたＭＥＭＳレゾネータ１０、補償用抵抗Ｒ１１、基準抵抗Ｒ１２の上には層間絶縁膜（図示せず）が形成され、この層間絶縁膜上にはさらに金属膜が形成され適宜にパターニングされることで、層間絶縁膜に形成されたスルーホールを通して下層構造と導電接続された入力側端子１０ａ、出力側端子１０ｂ、補償用抵抗端子２０ａ，２０ｂ、基準抵抗端子２０ｃ，２０ｄ、及び、配線１０ｃが形成される。入力側端子１０ａは可動電極１３と導電接続され、出力側端子１０ｂは固定電極１０ｂと導電接続される。出力側端子１０ｂは配線部１０ｃを介して補償用抵抗端子２０ｂ及び基準抵抗端子２０ｃに導電接続される。補償用抵抗端子２０ａと基準抵抗端子２０ｂは補償用抵抗Ｒ１１の平面方向に延長された長手方向両端部にそれぞれ導電接続され、基準抵抗端子２０ｃと２０ｄは基準抵抗Ｒ１２の平面方向に延長された長手方向両端部にそれぞれ導電接続される。
【００４３】
上記構成において、ＭＥＭＳレゾネータ１０を構成する固定電極１２及び可動部１３ａは、層間絶縁膜などが形成されない収容空間１０Ａ（図示二点鎖線で示す。）内に配置される。この収容空間１０Ａは、基板上に上記各構造を形成した後に、後述する方法でリリース工程において層間絶縁膜を部分的にエッチングすることによって構成される。この収容空間１０Ａ内においては、固定電極１２と可動部１３ａは相互に直接対向し、可動部１３ａが固定電極１２の上方において対向間隔を変化させる方向に可動に構成される。
【００４４】
図８（ｂ）は、上記第１実施形態の図８（ａ）に示す構成とは異なる他の構成例を示す概略部分斜視図である。ここで、各端子部や配線の結線関係については上記構成と同様であるので、それらの説明は省略する。この構成例では、基板上に形成される収容空間１０Ａ′内に補償用抵抗Ｒ１１が配置されている点で、図８（ａ）に示す例とは異なる。このように補償用抵抗Ｒ１１をＭＥＭＳレゾネータ１０の配置される収容空間１０Ａ′内に配置することで、可動部１３ａと補償用抵抗Ｒ１１とを同一の製造条件で形成することができる。
【００４５】
図９は、本発明に係る共振回路３０と、この共振回路３０に接続された信号回路部４０とを有する電子装置の実施例を示す概略回路構成図である。ここで、図示例では、第１実施形態の共振回路３０を用いた発振回路を構成した場合を示している。なお、この例において第１実施形態の代わりに第２実施形態の共振回路３０′を用いても構わない。
【００４６】
この実施例では、共振回路３０の入力端３０ａ、出力端３０ｂを信号回路部４０に接続し、この信号回路部４０には、共振回路３０と並列に接続された負性抵抗を有する増幅回路ＩＮＶ１と、共振回路３０と並列に接続された帰還抵抗Ｒｆｂとが設けられる。また、これらの増幅回路ＩＮＶ、帰還抵抗Ｒｆｂ及び共振回路３０の両端部は静電容量Ｃｇ及びＣｄを介して定電位（接地電位）に接続される。また、これらの並列回路は増幅回路ＩＮＶ２に接続され、この増幅回路ＩＮＶ２から出力電位Ｖｏｕｔが出力される。
【００４７】
図１０は、上記バイアス電圧供給部２０の抵抗Ｒ１２、１４などの基準抵抗の構成例を示す部分平面図（ａ）及び部分断面図（ｂ）である。この構成例は、共通の半導体よりなる基板１上にＭＥＭＳレゾネータ１０及びバイアス回路２０を形成する場合の例として構成してある。シリコン基板等の半導体よりなる基板１上には酸化シリコン等よりなる絶縁膜２が形成され、この絶縁膜２上にはアルミニウム等よりなる配線部３Ｂ及び３Ｃが形成される。基板１の表層部には不純物領域１Ａが形成され、この不純物領域１Ａ内の表面部分には不純物領域１Ａよりさらに不純物濃度を高めて導電性を向上させたコンタクト領域１Ｂ、１Ｃが形成される。ここで、たとえば基板１がｐ型基板であれば、不純物領域１Ａはｎ型不純物領域であり、コンタクト領域１Ｂ、１Ｃは高濃度ｎ型不純物領域である。上記配線部３Ｂ及び３Ｃはそれぞれ絶縁膜２のスルーホールを通して上記コンタクト領域１Ｂ、１Ｃに導電接続される。
【００４８】
上記のように基板１の表層部に形成した不純物領域１Ａによって基準抵抗Ｒ１２を構成することにより、補償用抵抗Ｒ１１とは抵抗の構成材料も形成方法も異なることから、基板上に形成される可動部１３ａの構造寸法とは連動しない抵抗要素とすることができる。この場合に、不純物領域１Ａの不純物濃度、領域サイズ、コンタクト部１Ｂ、１Ｃの間の平面距離などによって抵抗値を適宜に設定することができる。また、抵抗要素の主要部が基板１の表層部に形成されるため、基板１上に設けられる構造に影響を与えにくく、当該構造の設計上の自由度を高めることができるという利点もある。
【００４９】
図１１は、基準抵抗の他の構成例を模式的に示す回路図である。図１１（ａ）に示す例は基板に形成された電界効果トランジスタ（ＦＥＴ）のゲートに所定のゲート電圧を印加したときのチャネル抵抗を抵抗要素としたもの、図１１（ｂ）に示す例はゲートをソースに接続した定電流源を構成して抵抗要素として用いるものである。また、図１１（ｃ）に示す例はｐチャネル型ＭＯＳＦＥＴとｎチャネル型ＭＯＳＦＥＴのそれぞれのゲートとソースを接続して直列に接続された分圧回路を構成した例を示すが、当該分圧回路のいずれか一方を基準抵抗とし、他方を上記の補償用抵抗と置き換えることにより、上記バイアス回路を構成できる。
【００５０】
なお、上記基準抵抗は、基板内に形成されたポリ抵抗などの抵抗体を所望値にトリミングなどで調整したものでも良い。
また、上記ＭＥＭＳレゾネータが形成された基板外に別素子で配置されていても良い。
要は、上記補償用抵抗Ｒ１１もしくはＲ１５、またはその両方と連動して抵抗値が変わらない構造体もしくは素子で形成されていれば良い。
【００５１】
最後に、図１２を参照して、本発明に係る共振回路の製造方法について説明する。この例では、図１２（ａ）に示す半導体基板（例えば、単結晶シリコン等よりなるｐ型半導体基板）１を用意し、次に、図１２（ｂ）に示すように、基板１上に酸化シリコン等よりなる絶縁膜２を形成する。次に、図１２（ｃ）に示すように、特にＭＥＭＳレゾネータ１０の下に形成される窒化シリコン等の絶縁膜よりなる下地層１１を形成する。この下地層１１は、後述するリリース工程においてリリースエッチングの停止層として機能するものである。
【００５２】
その後、図１２（ｄ）に示すように、下地層１１上に導電性を有する多結晶シリコン等の第１導電層を成膜し、パターニングすることによって固定電極１２を形成する。この工程は、例えば、多結晶シリコンを成膜した後に不純物を注入して導電性を付与し、その後、レジスト形成、エッチング等のパターニング処理を行うことで実施できる。そして、図１２（ｅ）に示すように、この固定電極１２上にＰＳＧ（リンドープガラス）等の絶縁膜よりなる犠牲層３を形成する。
【００５３】
さらに、図１２（ｆ）に示すように、犠牲層３の上には上記と同様の導電性の多結晶シリコン等の第２導電層を成膜し、パターニングすることにより可動電極１３及び抵抗層Ｒ１１を同時に形成する。ここで、可動電極１３は上述のように固定電極１２と対向する可動部１３ａを備えている。また、抵抗層Ｒ１１は上述の補償用抵抗を構成するもので、可動電極１３（の可動部１３ａ）と同一の方法（すなわち、同一の成膜プロセス及びパターニングプロセス）で形成される。したがって、可動部１３ａと抵抗層Ｒ１１は基本的に同様の成膜量とパターニング精度で形成されているため、構造寸法、たとえば、厚み、平面形状の長さや幅のばらつきが連動する傾向を有する。すなわち、一般に可動部１３ａの或る構造寸法が設計値より大きくなれば、抵抗層Ｒ１１の同じ構造寸法も設計値より大きくなる。特に、可動部１３ａと抵抗層Ｒ１１の厚みは本来小さな寸法とされるので、その厚みのばらつきの割合は他の構造寸法よりきわめて大きく、その分、上述のように共振周波数に対する影響も大きい。
【００５４】
その後、図１２（ｇ）に示すように、酸化シリコン等よりなる層間絶縁膜４、６、８と、アルミニウム等よりなる配線層５、７とが交互に積層される。また、図示しないが、基準抵抗である別の抵抗層Ｒ１１やその他の抵抗層Ｒ１３及びこれらを接続する配線部を含む構造部分も基板１上に形成され、これによってバイアス回路２０が基板１上に一体に構成される。この場合、ＭＥＭＳレゾネータ１０とバイアス回路２０は上記配線層５，７を介して接続される。さらに、上記の信号回路部４０を構成する構造部分もまた基板１上に一体に構成されることで、上述の電子装置が一体に構成されることが好ましい。
【００５５】
上記層間絶縁膜８上にはレジスト等の樹脂や窒化シリコン等よりなる保護膜９が形成され、この保護膜９のＭＥＭＳレゾネータ１０の上方位置に開口部９ａを形成する。そして、この開口部９ａを通して緩衝フッ酸等のエッチング液やエッチングガスにより、その下方にある上記犠牲層３及び層間絶縁膜４，６，８を除去し、収容空間１０Ａを形成する（リリース工程）。これによって可動部１３ａが解放されて可動に構成され、ＭＥＭＳレゾネータ１０が動作可能な状態とされる。
【００５６】
なお、上述の図８（ｂ）に示すように抵抗層Ｒ１１が配置される収容空間１０Ａ′を形成する場合も、その製造方法は上記と何ら変わるものではなく、上記リリース工程において除去する範囲を抵抗層Ｒ１１の形成領域にも亘るように設定すればよい。
【図面の簡単な説明】
【００５７】
【図１】本発明に係る共振回路の振動子の構成例を示す概略斜視図。
【図２】同振動子の縦断面図（ａ）及び（ｂ）。
【図３】振動子の通過特性及び位相変位の周波数依存性を示すグラフ（ａ）及び（ｂ）。
【図４】振動子の通過特性のバイアス電圧依存性を示すグラフ。
【図５】共振回路の第１実施形態の構成を示す回路図。
【図６】共振回路の第２実施形態の構成を示す回路図。
【図７】共振回路の振動子と補償用抵抗要素の構造寸法の関係を模式的に示す構成図。
【図８】共振回路の構成要素のより具体的な配置例を示す概略斜視図（ａ）及び（ｂ）。
【図９】共振回路を含む電子装置の構成例を示す回路図。
【図１０】基準抵抗要素の構成例を示す部分平面図（ａ）及び部分断面図（ｂ）。
【図１１】基準抵抗要素の他の構成例を示す回路図（ａ）乃至（ｃ）。
【図１２】共振回路の製造方法を示す概略工程断面図（ａ）乃至（ｈ）。
【符号の説明】
【００５８】
１…基板、２…絶縁膜、１０…ＭＥＭＳレゾネータ、１０ａ、１０ｂ…端子部、１１…下地層、１２…固定電極、１３…可動電極、１３ａ…可動部、２０…バイアス回路、Ｒ１１、Ｒ１５…補償用抵抗、Ｒ１２、Ｒ１４…基準抵抗、３０、３０′…共振回路、４０…信号回路部、ＩＮＶ１…負性抵抗を有する増幅回路
【技術分野】
【０００１】
本発明は共振回路及びその製造方法並びに電子装置に係り、特に、ＭＥＭＳレゾネータを用いた共振回路の構成及び製法に関する。
【背景技術】
【０００２】
最近の電子デバイス市場においては、ＭＥＭＳ(Micro Electro-Mechanical System)技術を用いた製品が加速的に浸透しつつある。ＭＥＭＳ技術を用いた製品とは、半導体製造技術を用いて基板上に形成された微小な構造体（ＭＥＭＳ構造体）を有する電気機械装置（ＭＥＭＳ装置）を言う。ＭＥＭＳ技術を用いたデバイスの具体的な事例としては、加速度センサ、角速度センサ、慣性センサ、圧力センサ等の各種のマイクロセンサ等が挙げられるが、その市場は近年急速に拡大しつつある。このように、ＭＥＭＳ技術は新たなデバイスの創出の可能性を多分に秘めており、今後は微小メカニカルリレー（スイッチ）や可変容量素子等の微小構造体の特徴を生かしたデバイスやそれらの組み合わせが順次実用化されていく見込みである。
【０００３】
ＭＥＭＳ技術を用いた新しい応用例としてＭＥＭＳレゾネータを備えた共振回路が挙げられる。この種のＭＥＭＳレゾネータを備えた共振回路の動作原理としては、静電駆動・検出方式、圧電駆動・検出方式が代表的なものであるが、特に前者はＣＭＯＳプロセスのような半導体プロセスとの整合性がよく、小型化や低コスト化に有利な手法といえる。この静電駆動・検出方式は、可動電極と固定電極を有するＭＥＭＳレゾネータを形成し、静電力に起因する可動電極の振動を可動電極と固定電極の間の静電容量の変化によって検出するものである。共振回路の一般的な透過特性及び位相特性の例は図３（ａ）及び（ｂ）に示されている。この種の共振回路を開示する文献としては、以下の特許文献１乃至３がある。
【特許文献１】米国特許第６２４９０７３号明細書
【特許文献２】米国特許第６４２４０７４号明細書
【特許文献３】特開２００４−５８２２８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところで、前述の共振回路においては、ＭＥＭＳレゾネータの構造寸法がばらつくことで共振周波数が変動する。したがって、共振周波数の精度を確保するには、製造時における構造寸法のばらつきの低減が必要であり、当該ばらつきが低減できなければ製造後のトリミング工程等を設けることで周波数を補正する必要が生ずるなど、製造工程が複雑化し、製造コストが上昇する。
【０００５】
特に、ＭＥＭＳレゾネータの構造寸法のうち、可動電極の可動部の厚みは共振周波数に直接に大きな影響を及ぼすとともに当該可動部の厚みは数ｕｍ以下ときわめて薄いため、僅かなばらつきでも共振周波数を大きく変動させることになる。
【０００６】
そこで、本発明は上記問題点を解決するものであり、振動子の構造寸法のばらつきに起因する共振周波数の変動を抑制することのできる共振回路及びその製造方法を実現することにある。
【課題を解決するための手段】
【０００７】
斯かる実情に鑑み、本発明の共振回路は、基板と、該基板上に形成された固定電極、及び、該固定電極の少なくとも一部に対向する可動部を備えた可動電極を有するＭＥＭＳレゾネータと、該ＭＥＭＳレゾネータにバイアス電圧を印加するための電圧印加手段と、を具備し、前記電圧印加手段は、前記可動部を構成する層と同じ層で構成され、該層の厚みで抵抗値が変化する補償用抵抗と、該補償用抵抗に接続され、前記可動部を構成する層と異なる構造で構成される基準抵抗とを分圧抵抗として備え、前記補償用抵抗と前記基準抵抗の接続点電位を前記ＭＥＭＳレゾネータの少なくとも一方の端子に出力し、前記抵抗値の変化により前記層の厚みと正の相関を有する前記バイアス電圧を前記振動子に与える分圧回路を有することを特徴とする。
【０００８】
本発明によれば、電圧印加手段が可動部を構成する層と同じ層で構成される補償用抵抗を含み、可動部の層の厚みが変化して共振周波数が変動しようとすると、同じ層の厚みで補償用抵抗の抵抗値が変化し、これによってバイアス電圧が変動して共振周波数の変動を抑制するので、共振周波数の変動が自律的に抑制されるため、共振周波数精度の向上及び安定化を図ることができ、共振周波数の精度が許容範囲内となればトリミング工程などを省略することも可能になる。
【０００９】
本発明の一の態様においては、前記分圧回路では前記補償用抵抗側に前記基準抵抗側よりも高い電位が供給され、前記補償用抵抗は、前記層の厚みと負の相関を有する抵抗値を備えた抵抗層で構成される。これによれば、分圧回路において補償用抵抗側に基準抵抗側よりも高い電位が供給され、補償用抵抗が層の厚みと負の相関を有する抵抗値を備えた抵抗層で構成されることにより、層の厚みと接続点電位とが負の相関を有することとなるので、これをＭＥＭＳレゾネータの一方の端子に供給することで層の厚みと正の相関を有するバイアス電圧を与えることが可能になる。
【００１０】
本発明の他の態様においては、前記電圧印加手段は、前記接続点電位を前記ＭＥＭＳレゾネータの一方の端子に出力するとともに、前記ＭＥＭＳレゾネータの他方の端子に他の電位を出力する。これによれば、電圧印加手段が接続点電位をＭＥＭＳレゾネータの一方の端子に出力するとともに他方の端子には他の電位を出力することで、ＭＥＭＳレゾネータの両端子の電位が共に電圧印加手段によって与えられるので、任意のバイアス電圧をＭＥＭＳレゾネータに印加する事が可能となる。
【００１１】
本発明の別の態様においては、ＭＥＭＳレゾネータの両側の入力端及び出力端にそれぞれ設けられた入力側結合容量及び出力側結合容量をさらに具備する。これによれば、ＭＥＭＳレゾネータの両側に入力側結合容量と出力側結合容量が設けられることで、外部接続回路との間が直流的に分離されるため、外部回路の電位によらず、ＭＥＭＳレゾネータに所望のバイアス電圧を印加することができ、その結果、共振周波数の変動の抑制効果も高めることができる。
【００１２】
次に、本発明の共振回路の製造方法は、固定電極及び該固定電極の少なくとも一部に対向する可動部を備えた可動電極を有するＭＥＭＳレゾネータと、該ＭＥＭＳレゾネータにバイアス電圧を印加するための電圧印加手段とを具備する共振回路の製造方法において、前記電圧印加手段は、補償用抵抗と基準抵抗とを分圧抵抗として備え、前記補償用抵抗と前記基準抵抗の接続点電位を前記ＭＥＭＳレゾネータの少なくとも一方の端子に出力し、前記層の厚みと正の相関を有する前記バイアス電圧を前記振動子に与える分圧回路を有し、前記可動部を形成するとともに、前記可動部と同じ層で前記補償用抵抗を形成する工程と、前記可動部と異なる構造で前記基準抵抗を形成する工程と、を具備することを特徴とする。ここで、可動部と補償用抵抗を形成する工程と、基準抵抗を形成する工程はいずれの工程を先に実施しても構わない。
【００１３】
次に、本発明の電子装置は、上記のいずれかに記載の共振回路と、該共振回路に接続される信号回路部とが同一基板上に形成されてなることを特徴とする。これによれば、ＭＥＭＳレゾネータ及び電圧印加手段を含む共振回路と信号回路部とを同一基板上に一体に構成できるため、コンパクトに構成できるとともに、特に、ＭＥＭＳレゾネータ及び信号回路部といった複数の構成要素を並行して形成することにより同一工程で複数の構成要素を形成することが可能になるので、製造効率の向上や製造コストの低減を図ることができる。
【００１４】
この場合に、前記可動部と前記補償用抵抗とが前記基板上に形成された収容空間内に共に配置されることが好ましい。これによれば、可動部と補償用抵抗とが収容空間内に共に配置されることで、素子間の動作温度を抑圧する事ができ、その結果、補償用抵抗による共振周波数の補償作用を高めることができる。
【００１５】
なお、このような電子装置の例としては、上記信号回路部として負性抵抗を有する増幅回路を用いて発振回路を構成する場合が挙げられる。また、上記基板としては、シリコン基板等の半導体基板、ガラス基板、セラミックス基板などが挙げられるが、振動子としてＭＥＭＳレゾネータを構成する場合には、シリコン基板等の半導体基板を用いた半導体装置を構成することが好ましい。
【発明の効果】
【００１６】
本発明によれば、可動部の構造寸法のばらつきに起因する振動子の共振周波数の変動を抑制し、共振回路の周波数特性の精度の向上を図ることができるという優れた効果を奏し得る。
【発明を実施するための最良の形態】
【００１７】
次に、添付図面を参照して本発明の実施形態について詳細に説明する。図１は本実施形態の共振回路に用いることのできるＭＥＭＳレゾネータ１０の構成例を示す概略斜視図、図２は図１のＡ−Ａ線及びＢ−Ｂ線に沿った断面を示す同振動子１０の断面図（ａ）及び（ｂ）である。
【００１８】
ＭＥＭＳレゾネータ１０は、シリコン単結晶等の半導体よりなる基板１上に構成される。基板１上には酸化シリコン（ＳｉＯ２）等の絶縁膜２が形成され、さらに絶縁膜２上には窒化シリコン等の振動子１０の下地層１１が形成される。下地層１１上には、ドーピングにより導電性が付与された多結晶シリコン等よりなる固定電極１２と、同様の材質よりなる可動電極１３とが形成される。ここで、振動子１０の振動子電極を構成する固定電極１２の一部と可動電極１３の可動部１３ａは基板１上において適宜の間隔（数ｕｍ以下）で相互に上下方向に対向配置される。そして、可動部１３ａは固定電極１２との間に生ずる静電引力に応じて図２に二点鎖線で示すように撓み、固定電極１２との間の対向間隔を変化させる方向に可動に構成される。
【００１９】
なお、図示のＭＥＭＳレゾネータ１０は可動電極１３が片持ち梁状に構成されることにより可動部１３ａとされた片持ち梁構造を有するが、これは本発明の振動子の一例に過ぎず、本発明においては、ＭＥＭＳレゾネータの可動部が両持ち梁状に構成されたもの、円盤状に構成されたものなど、種々の形状、構造を採用したものを用いることが可能である。
【００２０】
図３は本発明に係る共振回路の上記ＭＥＭＳレゾネータ１０の電気的特性を示す概略特性図である。ここで、図３（ａ）はＭＥＭＳレゾネータ１０に交流信号を入力したときの通過特性を示すグラフ、図３（ｂ）は位相変位を示すグラフである。このように、ＭＥＭＳレゾネータ１０は適宜の共振周波数を有する共振特性を備えているが、この共振周波数ｆｎは、以下の式（１）で示される。
ｆｎ＝（１／２π）・（ｋｍ／ｍｅｆｆ）１／２・・・（１）
ここで、ｋｍはＭＥＭＳレゾネータ１０の構造から決定されるばね定数、ｍｅｆｆは同構造の有効質量である。
【００２１】
一方、ＭＥＭＳレゾネータ１０の固定電極１２と可動電極１３の間に適宜のバイアス電圧（直流バイアス）を印加すると両電極の間に静電引力が発生し、上記ばね定数ｋｍを減少させる様に作用する。このため、上記式（１）により共振周波数ｆｎが低下する。そして、一般に、バイアス電圧が増加するほど共振周波数ｆｎは減少することになる。
【００２２】
図４は、ＭＥＭＳレゾネータ１０に印加したバイアス電圧Ｖｂを変化させたときの交流信号の共振特性を示すグラフである。このように、バイアス電圧Ｖｂが増加するほど共振周波数ｆｎは低下する。
【００２３】
図５は、第１実施形態に用いられるＭＥＭＳレゾネータ１０を含む共振回路３０の構成を示す回路図である。この例では、共振回路３０の入力端３０ａと出力端３０ｂがＭＥＭＳレゾネータ１０の両端子１０ａ、１０ｂ（いずれか一方が上記固定電極１２に接続された側の端子で、いずれか他方が上記可動電極１３に接続された側の端子）に接続されるとともに、ＭＥＭＳレゾネータ１０の入力側端子１０ａと入力端３０ａとの間、並びに、出力側端子１０ｂと出力端３０ｂとの間には電圧印加手段であるバイアス回路２０が接続されている。また、入力端３０ａには入力側結合容量Ｃａが接続され、出力端３０ｂには出力側結合容量Ｃｂが接続される。
【００２４】
バイアス回路２０は、ＭＥＭＳレゾネータ１０の両端に直流バイアス電圧を印加するための構成部分である。バイアス回路２０は、補償用抵抗Ｒ１１と、基準抵抗Ｒ１２とが直列に接続されてなり、両抵抗の直列回路の両端に電圧が印加される分圧回路２１を有する。図示例の場合、分圧回路２１では、補償用抵抗Ｒ１１側に高電位である直流電源電位Ｖｄｃが供給され、基準抵抗Ｒ１２側が低電位である接地電位に接続されている。そして、補償用抵抗Ｒ１１と基準抵抗Ｒ１２の接続点電位ＶｐがＭＥＭＳレゾネータ１０の出力側端子１０ｂに与えられる。この接続点電位Ｖｐは、分圧回路２１の両端の電位差圧Ｖｄｃと分圧比Ｄｖ＝Ｒ１２／（Ｒ１１＋Ｒ１２）に応じた電位Ｖｐ＝Ｄｖ・Ｖｄｃとなる。
【００２５】
一方、バイアス回路２０には、ＭＥＭＳレゾネータ１０の入力側端子１０ａに接続された電位供給部２２が設けられ、この電位供給部２２は抵抗Ｒ１３を介して定電位（図示例では接地電位）に接続され、ＭＥＭＳレゾネータ１０の入力側端子１０ａに電位Ｖｑを与える。ここで、本実施形態では接続点電位Ｖｐは常に電位Ｖｑより高くなるように構成される。このようにして、ＭＥＭＳレゾネータ１０には、上記バイアス回路２０の分圧回路２１が供給する電位Ｖｐと、電位供給部２２が供給する電位Ｖｑとの差に相当するバイアス電圧Ｖｂ＝Ｖｐ−Ｖｑが印加される。なお、この共振回路３０は入力端３０ａと出力端３０ｂが外部回路に接続されて用いられるが、外部回路とは入力側結合容量Ｃａ及び出力側結合容量Ｃｂにより直流的に分離されるので、ＭＥＭＳレゾネータ１０にはバイアス回路２０による上記バイアス電圧Ｖｂのみが直流バイアスとして印加される。
【００２６】
なお、この第１実施形態では、ＭＥＭＳレゾネータ１０の出力側端子１０ｂに分圧回路２１による電位Ｖｐが供給され、入力側端子１０ａに他の電位Ｖｑが電位供給部２２により供給されるが、これとは逆に、入力側端子１０ａに分圧回路２１による電位Ｖｐが供給され、出力側端子１０ｂに他の電位Ｖｑが供給されるように構成してもよい。また、バイアス回路２０がＭＥＭＳレゾネータ１０のいずれか一方の端子に電位Ｖｐを供給する分圧回路２１のみで構成されていてもよい。
【００２７】
図６は、第２実施形態の共振回路３０′の構成を示す回路図である。この例では、ＭＥＭＳレゾネータ１０の両端に共に分圧回路による電位Ｖｐ、Ｖｑを供給するバイアス回路２０′が設けられる点で第１実施形態と異なるが、他の構成は全て同一であるので、説明を省略する。
【００２８】
ここで、ＭＥＭＳレゾネータ１０の出力側端子１０ｂには第１実施形態と同様の補償用抵抗Ｒ１１及び基準抵抗Ｒ１２を備えた分圧回路２１が接続される。ここで、この分圧回路２１では、補償用抵抗Ｒ１１側が高電位のＶｄｃ１に接続され、基準抵抗Ｒ１２側が低電位の接地電位に接続される。
【００２９】
また、ＭＥＭＳレゾネータ１０の入力側端子１０ａには基準抵抗Ｒ１４及び補償用抵抗Ｒ１５を備えた分圧回路２２′が接続される。この分圧回路２２′は、基準抵抗Ｒ１４側が高電位のＶｄｃ２に接続され、補償用抵抗Ｒ１５側が低電位の接地電位に接続される。
【００３０】
この場合には、ＭＥＭＳレゾネータ１０の入力側端子１０ａに基準抵抗Ｒ１４及び補償用抵抗Ｒ１５を備えた分圧回路２２′の接続点電位Ｖｑが供給され、出力側端子１０ｂに補償用抵抗Ｒ１１及び基準抵抗Ｒ１２を備えた分圧回路２１の接続点電位Ｖｐが供給されるので、ＭＥＭＳレゾネータ１０のバイアス電圧は上記と同様にＶｂ＝Ｖｐ−Ｖｑとなる。なお、この実施形態でも接続点電位Ｖｐは常に接続点電位Ｖｑより高い電位とされる。
【００３１】
上記の各実施形態において、補償用抵抗Ｒ１１は、上記振動子１０の可動部１３ａと同一の層で構成される。例えば、可動部１３ａと補償用抵抗Ｒ１１は、共通の導電層を成膜し、この導電層を一括してパターニングすることによって同時に構成される。
【００３２】
図７は、ＭＥＭＳレゾネータ１０と補償用抵抗Ｒ１１の構成を模式的に（すなわち、実際の配置とは無関係に隣接配置した状態で）示す図である。ＭＥＭＳレゾネータ１０は上述のように固定電極１２と可動電極１３を有するが、可動電極１３は、固定電極１２の固定電極１２と対向する可動部１３ａを有し、この可動部１３ａの厚みＨと、可動部１３ａの張り出し方向（図示左右方向）の長さ（梁長さ）Ｌｏ（固定電極１２と重なる範囲において張り出し方向に延在する長さ）とによってＭＥＭＳレゾネータ１０の共振周波数ｆｎが以下の式（１′）のように算出できることが知られている。
ｆｎ＝（１／２π）・（３５Ｅ／３３ρ）１／２・Ｈ／Ｌｏ２・・・（１′）
ここで、Ｅは可動部１３ａを構成する素材のヤング率、ρは同素材の密度である。したがって、上記式（１′）により、可動部１３ａの厚みＨが増加すると共振周波数ｆｎが増加し、可動部１３ａが薄くなると共振周波数ｆｎが低下すること、すなわち、厚みＨと共振周波数ｆｎとが正の相関を有することがわかる。
【００３３】
一方、補償用抵抗Ｒ１１の抵抗値は、平面方向の両端部近傍（図示左右の端部近傍）を接続点として用いる場合を考えると、両端部間の長さＬｒ、当該長さ方向と直交する図示しない幅Ｗｒ、厚みは可動部１３ａと同じＨであるから、以下の式（２）によって与えられる。
Ｒ１１＝ρｒ・Ｌｒ／（Ｗｒ・Ｈ）・・・（２）
ここで、ρｒは素材の抵抗率である。したがって、この式（２）により、補償用抵抗Ｒ１１の抵抗層の厚みＨが増加すると抵抗値は減少し、厚みＨが減少すると抵抗値は増加すること、すなわち、厚みＨと補償用抵抗Ｒ１１の抵抗値とが負の相関を有することがわかる。
【００３４】
一方、基準抵抗Ｒ１２は可動部１３ａとは異なる構造、例えば、別の工程で形成される異なる層で構成されるか、或いは、外付けの抵抗で構成される。したがって、補償用抵抗Ｒ１１が可動部１３ａと層の厚みＨに関して共通し、これによって可動部１３ａの厚みＨのばらつきと連動して補償用抵抗Ｒ１１の厚みＨがばらつくのに対して、基準抵抗１２は可動部１３ａの厚みＨのばらつきとは必ずしも連関しない。なお、上記の説明では、可動部１３ａの厚みと補償用抵抗Ｒ１１の厚みとが同一であるとしたが、両者が同じ層で構成されていれば製造時における厚みのばらつきによる厚みの増減が連動していることから、両者の厚みが必ずしも一致している必要はない。
【００３５】
そして、上記のバイアス回路部２０、２０′はいずれも層の厚みＨが所定量だけ増大したときにＲ１１の抵抗値が下がるために、供給電位Ｖｐが上昇するように構成される。具体的には、補償用抵抗Ｒ１１が低下すると、基準抵抗Ｒ１２が同様に低下しない限り、分圧比Ｄｖが増加するために接続点電位Ｖｐが高電位側に移動する。このように、本実施形態では、層の厚みＨとバイアス電圧Ｖｂ＝Ｖｐ―Ｖｑが正の相関を有するため、上記式（１′）と図４に示す特性により、可動部１３ａの厚みＨの変化（例えば所定量の増加）に起因して共振周波数ｆｎが変動しようとすると、同じ厚みＨの変化に起因する補償用抵抗Ｒ１１の抵抗値の変化がバイアス電圧の変化を招いてこれを抑制し、全体として可動部１３ａの厚みのばらつきによる共振周波数の変動が低減される。
【００３６】
なお、上記事項は第１実施形態と第２実施形態のいずれの実施形態でも共通である。ただし、第２実施形態においては、補償用抵抗Ｒ１５を補償用抵抗Ｒ１１と同様に可動部１３ａと同じ層で構成することで、厚みＨが増加すると補償用抵抗Ｒ１５の抵抗値が低下して分圧回路２２′の接続点電位Ｖｑが低下するので、上記と同様にバイアス電圧Ｖｂ＝Ｖｐ−Ｖｑ（Ｖｐ＞Ｖｑ）を増加させる方向に作用する。したがって、この分圧回路２２′も可動部１３ａの厚みＨの変化に起因する共振周波数ｆｎの変動を抑制する働きを示す。
【００３７】
したがって、第２実施形態では、抵抗Ｒ１５を抵抗Ｒ１１と同様に可動部１３ａと同じ層で構成する補償用抵抗とすることで電位ＶｐとＶｑが共に変化する結果、厚みＨの変化によるバイアス電圧Ｖｐの変化率を高めることを可能にしている。もっとも、図示例において、抵抗Ｒ１１のみ補償用抵抗としてもよく、抵抗Ｒ１５のみを補償用抵抗としてもよい。抵抗Ｒ１１が補償用抵抗で、抵抗Ｒ１５が補償用抵抗でなければ、第１実施形態と同等に電位Ｖｑは他の定電位に接続されることで与えられる構成となる。
【００３８】
なお、上記各実施形態では、分圧回路２１に含まれる補償用抵抗Ｒ１１を層の厚みと負の相関を有する抵抗値を備える抵抗層で構成したが、たとえば、抵抗層の表裏両面に電極を接続し、層の厚みと正の相関を有する抵抗値を備える抵抗層で構成してもよい。この場合には、分割回路２１において補償用抵抗Ｒ１１と基準抵抗Ｒ１２の接続位置を置換し、補償用抵抗Ｒ１１を低電位側に接続すればよい。同様に、第２実施形態の分圧回路２２′においては補償用抵抗Ｒ１５を上記と同様に層の厚みと正の相関を備える抵抗値を有する抵抗層とする場合には、補償用抵抗Ｒ１５を高電位側に、基準抵抗Ｒ１４を低電位側に接続すればよい。
【００３９】
また、上記各実施形態では、電位Ｖｐが電位Ｖｑより高い電位である場合について説明したが、逆に、電位Ｖｐが電位Ｖｑよりも低い電位であるように構成してもよい。この場合においても、分割回路２１の補償用抵抗Ｒ１１と基準抵抗Ｒ１２の接続位置を置換すればよく、また、第２実施形態では分圧回路２２′の基準抵抗Ｒ１４と補償用抵抗Ｒ１５の接続位置を置換すればよい。
【００４０】
図８（ａ）は、上記第１実施形態の構成を模式的に示す概略斜視図である。この図においては、基板及びその上に形成される絶縁膜、下地層、層間絶縁膜等を省略してある。図示例では、基板上に形成した第１導電層により固定電極１２を形成し、その後、固定電極１２上に図示しない絶縁膜（犠牲層となるもの）を形成してから、第２導電層により可動電極１３及び補償用抵抗Ｒ１１を形成する。ここで、可動電極１３の可動部１３ａと補償用抵抗Ｒ１１の抵抗層は第２導電層の形成及びそのパターニングによって一括して形成される。
【００４１】
また、基準抵抗Ｒ１２を構成する抵抗層は、可動部１３ａの形成工程とは異なる工程で形成される。たとえば、第１導電層の形成及びそのパターニングによって固定電極１２と一括して形成できる。もっとも、補償用抵抗１１の形成工程と基準抵抗Ｒ１２の形成工程とが異なる工程であるものの、同種の材料や成膜方法を採用した工程である点で共通する場合には、両工程により形成した構造寸法に関連が生ずる可能性があるので、基準抵抗Ｒ１２の形成工程は、補償用抵抗Ｒ１１の形成工程とは形成材料と形成方法の少なくとも一方が異なることが好ましい。例えば、形成材料としては、導電性を有する多結晶シリコンに対して金属層や基板内の不純物領域を用いること、或いは、形成方法としては、ＣＶＤ法に対してスパッタリング法、蒸着法、イオン注入法などを用いることなどが挙げられる。
【００４２】
上記のようにして形成されたＭＥＭＳレゾネータ１０、補償用抵抗Ｒ１１、基準抵抗Ｒ１２の上には層間絶縁膜（図示せず）が形成され、この層間絶縁膜上にはさらに金属膜が形成され適宜にパターニングされることで、層間絶縁膜に形成されたスルーホールを通して下層構造と導電接続された入力側端子１０ａ、出力側端子１０ｂ、補償用抵抗端子２０ａ，２０ｂ、基準抵抗端子２０ｃ，２０ｄ、及び、配線１０ｃが形成される。入力側端子１０ａは可動電極１３と導電接続され、出力側端子１０ｂは固定電極１０ｂと導電接続される。出力側端子１０ｂは配線部１０ｃを介して補償用抵抗端子２０ｂ及び基準抵抗端子２０ｃに導電接続される。補償用抵抗端子２０ａと基準抵抗端子２０ｂは補償用抵抗Ｒ１１の平面方向に延長された長手方向両端部にそれぞれ導電接続され、基準抵抗端子２０ｃと２０ｄは基準抵抗Ｒ１２の平面方向に延長された長手方向両端部にそれぞれ導電接続される。
【００４３】
上記構成において、ＭＥＭＳレゾネータ１０を構成する固定電極１２及び可動部１３ａは、層間絶縁膜などが形成されない収容空間１０Ａ（図示二点鎖線で示す。）内に配置される。この収容空間１０Ａは、基板上に上記各構造を形成した後に、後述する方法でリリース工程において層間絶縁膜を部分的にエッチングすることによって構成される。この収容空間１０Ａ内においては、固定電極１２と可動部１３ａは相互に直接対向し、可動部１３ａが固定電極１２の上方において対向間隔を変化させる方向に可動に構成される。
【００４４】
図８（ｂ）は、上記第１実施形態の図８（ａ）に示す構成とは異なる他の構成例を示す概略部分斜視図である。ここで、各端子部や配線の結線関係については上記構成と同様であるので、それらの説明は省略する。この構成例では、基板上に形成される収容空間１０Ａ′内に補償用抵抗Ｒ１１が配置されている点で、図８（ａ）に示す例とは異なる。このように補償用抵抗Ｒ１１をＭＥＭＳレゾネータ１０の配置される収容空間１０Ａ′内に配置することで、可動部１３ａと補償用抵抗Ｒ１１とを同一の製造条件で形成することができる。
【００４５】
図９は、本発明に係る共振回路３０と、この共振回路３０に接続された信号回路部４０とを有する電子装置の実施例を示す概略回路構成図である。ここで、図示例では、第１実施形態の共振回路３０を用いた発振回路を構成した場合を示している。なお、この例において第１実施形態の代わりに第２実施形態の共振回路３０′を用いても構わない。
【００４６】
この実施例では、共振回路３０の入力端３０ａ、出力端３０ｂを信号回路部４０に接続し、この信号回路部４０には、共振回路３０と並列に接続された負性抵抗を有する増幅回路ＩＮＶ１と、共振回路３０と並列に接続された帰還抵抗Ｒｆｂとが設けられる。また、これらの増幅回路ＩＮＶ、帰還抵抗Ｒｆｂ及び共振回路３０の両端部は静電容量Ｃｇ及びＣｄを介して定電位（接地電位）に接続される。また、これらの並列回路は増幅回路ＩＮＶ２に接続され、この増幅回路ＩＮＶ２から出力電位Ｖｏｕｔが出力される。
【００４７】
図１０は、上記バイアス電圧供給部２０の抵抗Ｒ１２、１４などの基準抵抗の構成例を示す部分平面図（ａ）及び部分断面図（ｂ）である。この構成例は、共通の半導体よりなる基板１上にＭＥＭＳレゾネータ１０及びバイアス回路２０を形成する場合の例として構成してある。シリコン基板等の半導体よりなる基板１上には酸化シリコン等よりなる絶縁膜２が形成され、この絶縁膜２上にはアルミニウム等よりなる配線部３Ｂ及び３Ｃが形成される。基板１の表層部には不純物領域１Ａが形成され、この不純物領域１Ａ内の表面部分には不純物領域１Ａよりさらに不純物濃度を高めて導電性を向上させたコンタクト領域１Ｂ、１Ｃが形成される。ここで、たとえば基板１がｐ型基板であれば、不純物領域１Ａはｎ型不純物領域であり、コンタクト領域１Ｂ、１Ｃは高濃度ｎ型不純物領域である。上記配線部３Ｂ及び３Ｃはそれぞれ絶縁膜２のスルーホールを通して上記コンタクト領域１Ｂ、１Ｃに導電接続される。
【００４８】
上記のように基板１の表層部に形成した不純物領域１Ａによって基準抵抗Ｒ１２を構成することにより、補償用抵抗Ｒ１１とは抵抗の構成材料も形成方法も異なることから、基板上に形成される可動部１３ａの構造寸法とは連動しない抵抗要素とすることができる。この場合に、不純物領域１Ａの不純物濃度、領域サイズ、コンタクト部１Ｂ、１Ｃの間の平面距離などによって抵抗値を適宜に設定することができる。また、抵抗要素の主要部が基板１の表層部に形成されるため、基板１上に設けられる構造に影響を与えにくく、当該構造の設計上の自由度を高めることができるという利点もある。
【００４９】
図１１は、基準抵抗の他の構成例を模式的に示す回路図である。図１１（ａ）に示す例は基板に形成された電界効果トランジスタ（ＦＥＴ）のゲートに所定のゲート電圧を印加したときのチャネル抵抗を抵抗要素としたもの、図１１（ｂ）に示す例はゲートをソースに接続した定電流源を構成して抵抗要素として用いるものである。また、図１１（ｃ）に示す例はｐチャネル型ＭＯＳＦＥＴとｎチャネル型ＭＯＳＦＥＴのそれぞれのゲートとソースを接続して直列に接続された分圧回路を構成した例を示すが、当該分圧回路のいずれか一方を基準抵抗とし、他方を上記の補償用抵抗と置き換えることにより、上記バイアス回路を構成できる。
【００５０】
なお、上記基準抵抗は、基板内に形成されたポリ抵抗などの抵抗体を所望値にトリミングなどで調整したものでも良い。
また、上記ＭＥＭＳレゾネータが形成された基板外に別素子で配置されていても良い。
要は、上記補償用抵抗Ｒ１１もしくはＲ１５、またはその両方と連動して抵抗値が変わらない構造体もしくは素子で形成されていれば良い。
【００５１】
最後に、図１２を参照して、本発明に係る共振回路の製造方法について説明する。この例では、図１２（ａ）に示す半導体基板（例えば、単結晶シリコン等よりなるｐ型半導体基板）１を用意し、次に、図１２（ｂ）に示すように、基板１上に酸化シリコン等よりなる絶縁膜２を形成する。次に、図１２（ｃ）に示すように、特にＭＥＭＳレゾネータ１０の下に形成される窒化シリコン等の絶縁膜よりなる下地層１１を形成する。この下地層１１は、後述するリリース工程においてリリースエッチングの停止層として機能するものである。
【００５２】
その後、図１２（ｄ）に示すように、下地層１１上に導電性を有する多結晶シリコン等の第１導電層を成膜し、パターニングすることによって固定電極１２を形成する。この工程は、例えば、多結晶シリコンを成膜した後に不純物を注入して導電性を付与し、その後、レジスト形成、エッチング等のパターニング処理を行うことで実施できる。そして、図１２（ｅ）に示すように、この固定電極１２上にＰＳＧ（リンドープガラス）等の絶縁膜よりなる犠牲層３を形成する。
【００５３】
さらに、図１２（ｆ）に示すように、犠牲層３の上には上記と同様の導電性の多結晶シリコン等の第２導電層を成膜し、パターニングすることにより可動電極１３及び抵抗層Ｒ１１を同時に形成する。ここで、可動電極１３は上述のように固定電極１２と対向する可動部１３ａを備えている。また、抵抗層Ｒ１１は上述の補償用抵抗を構成するもので、可動電極１３（の可動部１３ａ）と同一の方法（すなわち、同一の成膜プロセス及びパターニングプロセス）で形成される。したがって、可動部１３ａと抵抗層Ｒ１１は基本的に同様の成膜量とパターニング精度で形成されているため、構造寸法、たとえば、厚み、平面形状の長さや幅のばらつきが連動する傾向を有する。すなわち、一般に可動部１３ａの或る構造寸法が設計値より大きくなれば、抵抗層Ｒ１１の同じ構造寸法も設計値より大きくなる。特に、可動部１３ａと抵抗層Ｒ１１の厚みは本来小さな寸法とされるので、その厚みのばらつきの割合は他の構造寸法よりきわめて大きく、その分、上述のように共振周波数に対する影響も大きい。
【００５４】
その後、図１２（ｇ）に示すように、酸化シリコン等よりなる層間絶縁膜４、６、８と、アルミニウム等よりなる配線層５、７とが交互に積層される。また、図示しないが、基準抵抗である別の抵抗層Ｒ１１やその他の抵抗層Ｒ１３及びこれらを接続する配線部を含む構造部分も基板１上に形成され、これによってバイアス回路２０が基板１上に一体に構成される。この場合、ＭＥＭＳレゾネータ１０とバイアス回路２０は上記配線層５，７を介して接続される。さらに、上記の信号回路部４０を構成する構造部分もまた基板１上に一体に構成されることで、上述の電子装置が一体に構成されることが好ましい。
【００５５】
上記層間絶縁膜８上にはレジスト等の樹脂や窒化シリコン等よりなる保護膜９が形成され、この保護膜９のＭＥＭＳレゾネータ１０の上方位置に開口部９ａを形成する。そして、この開口部９ａを通して緩衝フッ酸等のエッチング液やエッチングガスにより、その下方にある上記犠牲層３及び層間絶縁膜４，６，８を除去し、収容空間１０Ａを形成する（リリース工程）。これによって可動部１３ａが解放されて可動に構成され、ＭＥＭＳレゾネータ１０が動作可能な状態とされる。
【００５６】
なお、上述の図８（ｂ）に示すように抵抗層Ｒ１１が配置される収容空間１０Ａ′を形成する場合も、その製造方法は上記と何ら変わるものではなく、上記リリース工程において除去する範囲を抵抗層Ｒ１１の形成領域にも亘るように設定すればよい。
【図面の簡単な説明】
【００５７】
【図１】本発明に係る共振回路の振動子の構成例を示す概略斜視図。
【図２】同振動子の縦断面図（ａ）及び（ｂ）。
【図３】振動子の通過特性及び位相変位の周波数依存性を示すグラフ（ａ）及び（ｂ）。
【図４】振動子の通過特性のバイアス電圧依存性を示すグラフ。
【図５】共振回路の第１実施形態の構成を示す回路図。
【図６】共振回路の第２実施形態の構成を示す回路図。
【図７】共振回路の振動子と補償用抵抗要素の構造寸法の関係を模式的に示す構成図。
【図８】共振回路の構成要素のより具体的な配置例を示す概略斜視図（ａ）及び（ｂ）。
【図９】共振回路を含む電子装置の構成例を示す回路図。
【図１０】基準抵抗要素の構成例を示す部分平面図（ａ）及び部分断面図（ｂ）。
【図１１】基準抵抗要素の他の構成例を示す回路図（ａ）乃至（ｃ）。
【図１２】共振回路の製造方法を示す概略工程断面図（ａ）乃至（ｈ）。
【符号の説明】
【００５８】
１…基板、２…絶縁膜、１０…ＭＥＭＳレゾネータ、１０ａ、１０ｂ…端子部、１１…下地層、１２…固定電極、１３…可動電極、１３ａ…可動部、２０…バイアス回路、Ｒ１１、Ｒ１５…補償用抵抗、Ｒ１２、Ｒ１４…基準抵抗、３０、３０′…共振回路、４０…信号回路部、ＩＮＶ１…負性抵抗を有する増幅回路
【特許請求の範囲】
【請求項１】
基板と、該基板上に形成された固定電極、及び、該固定電極の少なくとも一部に対向する可動部を備えた可動電極を有するＭＥＭＳレゾネータと、該ＭＥＭＳレゾネータにバイアス電圧を印加するための電圧印加手段と、を具備し、
前記電圧印加手段は、前記可動部を構成する層と同じ層で構成され、該層の厚みで抵抗値が変化する補償用抵抗と、該補償用抵抗に接続され、前記可動部を構成する層と異なる構造で構成される基準抵抗とを分圧抵抗として備え、前記補償用抵抗と前記基準抵抗の接続点電位を前記ＭＥＭＳレゾネータの少なくとも一方の端子に出力し、前記抵抗値の変化により前記層の厚みと正の相関を有する前記バイアス電圧を前記振動子に与える分圧回路を有することを特徴とする共振回路。
【請求項２】
前記分圧回路では前記補償用抵抗側に前記基準抵抗側よりも高い電位が供給され、前記補償用抵抗は、前記層の厚みと負の相関を有する抵抗値を備えた抵抗層で構成されることを特徴とする請求項１に記載の共振回路。
【請求項３】
前記電圧印加手段は、前記接続点電位を前記ＭＥＭＳレゾネータの一方の端子に出力するとともに、前記ＭＥＭＳレゾネータの他方の端子に他の電位を出力することを特徴とする請求項１に記載の共振回路。
【請求項４】
ＭＥＭＳレゾネータの両側の入力端及び出力端にそれぞれ設けられた入力側結合容量及び出力側結合容量をさらに具備することを特徴とする請求項１乃至３のいずれか一項に記載の共振回路。
【請求項５】
固定電極及び該固定電極の少なくとも一部に対向する可動部を備えた可動電極を有するＭＥＭＳレゾネータと、該ＭＥＭＳレゾネータにバイアス電圧を印加するための電圧印加手段とを具備する共振回路の製造方法において、
前記電圧印加手段は、補償用抵抗と基準抵抗とを分圧抵抗として備え、前記補償用抵抗と前記基準抵抗の接続点電位を前記ＭＥＭＳレゾネータの少なくとも一方の端子に出力し、前記層の厚みと正の相関を有する前記バイアス電圧を前記振動子に与える分圧回路を有し、
前記可動部を形成するとともに、前記可動部と同じ層で前記補償用抵抗を形成する工程と、
前記可動部と異なる構造で前記基準抵抗を形成する工程と、
を具備することを特徴とする共振回路の製造方法。
【請求項６】
請求項１乃至４のいずれか一項に記載の共振回路と、該共振回路に接続される信号回路部とが同一基板上に形成されてなることを特徴とする電子装置。
【請求項７】
前記可動部と前記補償用抵抗とが前記基板上に形成された収容空間内に共に配置されることを特徴とする請求項６に記載の電子装置。
【請求項８】
前記信号回路部が負性抵抗を有する増幅回路を含み、発振回路を構成することを特徴とする請求項６又は７に記載の電子装置。
【請求項１】
基板と、該基板上に形成された固定電極、及び、該固定電極の少なくとも一部に対向する可動部を備えた可動電極を有するＭＥＭＳレゾネータと、該ＭＥＭＳレゾネータにバイアス電圧を印加するための電圧印加手段と、を具備し、
前記電圧印加手段は、前記可動部を構成する層と同じ層で構成され、該層の厚みで抵抗値が変化する補償用抵抗と、該補償用抵抗に接続され、前記可動部を構成する層と異なる構造で構成される基準抵抗とを分圧抵抗として備え、前記補償用抵抗と前記基準抵抗の接続点電位を前記ＭＥＭＳレゾネータの少なくとも一方の端子に出力し、前記抵抗値の変化により前記層の厚みと正の相関を有する前記バイアス電圧を前記振動子に与える分圧回路を有することを特徴とする共振回路。
【請求項２】
前記分圧回路では前記補償用抵抗側に前記基準抵抗側よりも高い電位が供給され、前記補償用抵抗は、前記層の厚みと負の相関を有する抵抗値を備えた抵抗層で構成されることを特徴とする請求項１に記載の共振回路。
【請求項３】
前記電圧印加手段は、前記接続点電位を前記ＭＥＭＳレゾネータの一方の端子に出力するとともに、前記ＭＥＭＳレゾネータの他方の端子に他の電位を出力することを特徴とする請求項１に記載の共振回路。
【請求項４】
ＭＥＭＳレゾネータの両側の入力端及び出力端にそれぞれ設けられた入力側結合容量及び出力側結合容量をさらに具備することを特徴とする請求項１乃至３のいずれか一項に記載の共振回路。
【請求項５】
固定電極及び該固定電極の少なくとも一部に対向する可動部を備えた可動電極を有するＭＥＭＳレゾネータと、該ＭＥＭＳレゾネータにバイアス電圧を印加するための電圧印加手段とを具備する共振回路の製造方法において、
前記電圧印加手段は、補償用抵抗と基準抵抗とを分圧抵抗として備え、前記補償用抵抗と前記基準抵抗の接続点電位を前記ＭＥＭＳレゾネータの少なくとも一方の端子に出力し、前記層の厚みと正の相関を有する前記バイアス電圧を前記振動子に与える分圧回路を有し、
前記可動部を形成するとともに、前記可動部と同じ層で前記補償用抵抗を形成する工程と、
前記可動部と異なる構造で前記基準抵抗を形成する工程と、
を具備することを特徴とする共振回路の製造方法。
【請求項６】
請求項１乃至４のいずれか一項に記載の共振回路と、該共振回路に接続される信号回路部とが同一基板上に形成されてなることを特徴とする電子装置。
【請求項７】
前記可動部と前記補償用抵抗とが前記基板上に形成された収容空間内に共に配置されることを特徴とする請求項６に記載の電子装置。
【請求項８】
前記信号回路部が負性抵抗を有する増幅回路を含み、発振回路を構成することを特徴とする請求項６又は７に記載の電子装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【公開番号】特開２０１０−４１０４（Ｐ２０１０−４１０４Ａ）
【公開日】平成２２年１月７日（２０１０．１．７）
【国際特許分類】
【出願番号】特願２００８−１５８８４７（Ｐ２００８−１５８８４７）
【出願日】平成２０年６月１８日（２００８．６．１８）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
【公開日】平成２２年１月７日（２０１０．１．７）
【国際特許分類】
【出願日】平成２０年６月１８日（２００８．６．１８）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
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