半導体装置
【課題】半導体装置の製造歩留まりを向上できる。
【解決手段】本発明の例に関わる半導体装置は、ウェハ１内に設けられる第１及び第２半導体チップエリア２１，２２と、第１及び第２半導体チップエリア２１，２２内の各々に設けられ、トランジスタが形成される第１素子領域５１，５２と、第１及び第２半導体チップ５１，５２間に設けられるダイシングエリア３Ａと、ダイシングエリア３Ａ内に設けられ、アライメントマークが形成されるアライメント領域３５と、第１素子領域５１，５２とアライメント領域３５との間に設けられ、ウェハ１表面に対して垂直方向に突出した凸部９１，９２を有する凸部形成領域７１，７２とを具備し、凸部９１，９２の上端は、ウェハ１表面より高い位置にあり、トランジスタのゲート電極１２上端よりも低い位置にある。
【解決手段】本発明の例に関わる半導体装置は、ウェハ１内に設けられる第１及び第２半導体チップエリア２１，２２と、第１及び第２半導体チップエリア２１，２２内の各々に設けられ、トランジスタが形成される第１素子領域５１，５２と、第１及び第２半導体チップ５１，５２間に設けられるダイシングエリア３Ａと、ダイシングエリア３Ａ内に設けられ、アライメントマークが形成されるアライメント領域３５と、第１素子領域５１，５２とアライメント領域３５との間に設けられ、ウェハ１表面に対して垂直方向に突出した凸部９１，９２を有する凸部形成領域７１，７２とを具備し、凸部９１，９２の上端は、ウェハ１表面より高い位置にあり、トランジスタのゲート電極１２上端よりも低い位置にある。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に係り、特に、半導体チップエリアとダイシングエリアとの境界近傍の構造に関する。
【背景技術】
【０００２】
半導体メモリや半導体集積回路等の半導体装置は、様々な電子機器に搭載されている。
【０００３】
通常、同じの半導体装置が１つのウェハ内に複数個形成される。そして、ウェハをダイシングして、独立した半導体チップとして切り出している。このため、半導体装置を形成する領域（以下、半導体チップエリアと呼ぶ）のほかに、ダイシングのために確保される領域（以下、ダイシングエリアと呼ぶ）が、ウェハ内に設けられている。このダイシングエリア内には、製造マスクとウェハとの合わせずれを防止するためのアライメントマークやＴＥＧ（Test Element Group）なども配置されている。アライメントマークは、例えば、ＳｉＯ２から構成され、そのマークとウェハ（例えば、Ｓｉ）との光の反射の違いによる光信号によって、マスクとウェハとのアライメントを認識している。
【０００４】
近年では、半導体装置の高集積化に伴って、メタル配線とメタル配線を覆う層間絶縁膜とからなる複数の配線層を積層させた多層配線技術が採用される。
【０００５】
多層配線技術を採用した半導体装置において、（Chemical Mechanical Polish）法を用いて、メタル配線及び層間絶縁膜形成後の表面が平坦される。
ＣＭＰ法による平坦化処理では、層間絶縁膜が過剰に研削されるディッシングが問題となる。ディッシングが発生した領域は凹部（窪み）となるため、この凹部に配線材料が残存し、配線間ショートの原因となってしまう。これに加えて、多層配線技術においては、上層の配線層は、下層で発生したディッシングの影響を受ける。この場合、上層の配線層には、下層の配線層で発生したディッシングよりも大きな窪みが発生する。それゆえ、配線層の上層になるほど、配線間ショートの発生確率は大きくなる。この結果として、半導体装置の製造歩留まりが低下してしまう。
【０００６】
ディッシングの発生は、ウェハに対する配線パターンの被覆率に応じる傾向があるため、ゲート電極などの配線パターンが設けられない領域内で、ディッシングは発生しやすい。このため、半導体チップエリア内や、ダイシングエリア内のアライメントマークを設けない箇所においては、ダミーパターンを配置することで、ディッシングの発生を抑制している（例えば、特許文献１参照）。
【０００７】
しかし、上記のように、光学的な原理でマスクとウェハとのアライメントの調整を行っているため、ダイシングエリア内のアライメントマークを設けた箇所には配線パターンが配置できない。
【０００８】
ダイシングエリアを大きくすることで、配線材料の残渣の影響を抑制することも可能であるが、この場合には、半導体チップの微細化が困難になり、１つのウェハに形成できる半導体チップの個数が減少する。
【特許文献１】特開平１０−３３５３３３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、半導体装置の製造歩留まりが向上する技術を提案する。
【課題を解決するための手段】
【００１０】
本発明の例に関わる半導体装置は、ウェハと、前記ウェハ内に設けられ、第１及び第２半導体チップエリアと、前記第１及び第２半導体チップ内の各々に設けられ、トランジスタが形成される第１素子領域と、前記第１及び第２半導体チップ間に設けられるダイシングエリアと、前記ダイシングエリア内に設けられ、アライメントマークが形成されるアライメント領域と、前記第１素子領域と前記アライメント領域との間に設けられ、前記ウェハ表面に対して垂直方向に突出した凸部を有する凸部形成領域と、を具備し、前記凸部の上端は、前記ウェハ表面より高い位置にあり、前記トランジスタのゲート電極の上端以下の位置にある、ことを備える。
【００１１】
本発明の例に関わる半導体装置は、半導体基板と、前記半導体基板内に設けられ、多層配線構造を有するトランジスタが形成される素子領域と、前記半導体基板の端部と前記素子領域との間の領域内に設けられ、半導体基板表面に対して垂直方向に突出した凸部と、を具備し、前記凸部の上端は、前記半導体基板表面より高い位置にあり、前記トランジスタのゲート電極の上端以下の位置にある、ことを備える。
【発明の効果】
【００１２】
本発明の例によれば、半導体装置の製造歩留まりを向上できる。
【発明を実施するための最良の形態】
【００１３】
以下、図面を参照しながら、本発明の例を実施するための最良の形態について詳細に説明する。
【００１４】
１． 実施形態
（１） 基本構成
図１乃至図３を用いて、本発明の実施形態の基本構成について説明する。
【００１５】
図１は、ウェハ１の平面図を示している。図２は図１のＡ−Ａ線に沿う断面を模式的に示し、図３は図１のＢ−Ｂ線に沿う断面を模式的に示している。尚、図１にウェハ１の全体の平面図とウェハ１の一部を抽出した平面図とを図示している。
【００１６】
１つのウェハ１（例えば、シリコン基板）には、複数の半導体チップエリア２１，２２，２３，２４が設けられる。
【００１７】
半導体チップエリア２１，２２，２３，２４内には、複数の素子が形成された素子領域５１，５２，５３，５４が設けられている。尚、素子領域５１，５２，５３，５４内には、ＭＩＳ（Metal-Insulator-Semiconductor）トランジスタやメモリセル又は抵抗素子などの素子や、それらの素子を覆う層間絶縁膜が形成されているが、ここでの図示及び詳細な説明は省略する。
【００１８】
ウェハ１内の半導体チップエリア２１，２２，２３，２４をそれぞれ独立したチップとするために、ダイシングエリア３Ａ，３Ｂがｘ方向又はｙ方向に隣接する半導体チップエリア２１，２２，２３，２４間に設けられる。このダイシングエリア３Ａ，３Ｂに沿って、ウェハ１が切断され、半導体チップエリア２１，２２，２３，２４が例えば、多層配線構造を有する１つの半導体チップとなる。
【００１９】
ｙ方向に延びるダイシングエリア３Ａ内には、アライメント領域３０が設けられる。アライメント領域３０内には、マスク（図示せず）とウェハ１との合わせずれを防ぐためのアライメントマーク３５が設けられる。ダイシングエリア３Ａのｘ方向の幅は、例えば、７０μｍから８０μｍ程度である。ｘ方向に延びるダイシングエリア３Ｂにおいて、このエリア３Ｂのｙ方向の幅は、例えば、ダイシングエリア３Ａのｘ方向の幅と同じ幅を有している。但し、ダイシングエリア３Ｂのｙ方向の幅とダイシングエリア３Ａのｘ方向の幅は異なっていてもよい。
尚、ダイシングエリア３Ａ，３Ｂ内には、例えば、ＴＥＧ（Test Element Group）（図示せず）も設けられている。
【００２０】
本発明の実施形態においては、ダイシングエリア３Ａ内のアライメント領域３０と半導体チップエリア２１，２２，２３，２４内の素子領域５１，５２，５３，５４との間に、凸部形成領域７１，７２，７３，７４が設けられていることを特徴としている。凸部形成領域７１，７２，７３，７４は、例えば、半導体チップエリア２１，２２，２３，２４内に含まれ、素子領域５１，５２，５３，５４の周囲を取り囲んでいる。
【００２１】
図２及び図３に示すように、凸部形成領域７１，７２，７３内には、ウェハ１表面に対して垂直方向に突出した凸部９１，９２，９３が設けられている。それゆえ、凸部形成領域７１，７２，７３，７４の凸部９１，９２，９３上端は、素子領域５１，５２，５３，５４内のウェハ１表面よりも高い位置にある。
例えば、マスクとウェハとの合わせずれは光学的な手法を用いて防止されているため、アライメントマーク３５上にはダミーパターンを配置できない。このため、ダイシングエリア３Ａ，３Ｂ内において、例えば、アライメント領域３０内やＴＥＧを設けた領域のように、ダミーパターンを配置できない領域内の被覆率は低下し、アライメントマーク３５上方の層間絶縁膜にディッシングが発生する可能性がある。発生したディッシングは、上層の層間絶縁膜に悪影響を及ぼして、上層の層間絶縁膜にそのディッシングの規模よりも大きな規模の窪みを形成する。この窪みが、ダイシングエリア３Ａ，３Ｂ内だけでなく、素子領域５１，５２，５３，５４内まで拡大した場合、窪みに配線材料が残存すると、作製される半導体装置の配線間ショートの原因になる。
【００２２】
本発明の実施形態においては、ウェハ１内のアライメント領域３０と素子領域５１，５２との間に、凸部９１，９２を有する凸部形成領域７１，７２を設ける。これによって、ディッシングがダイシングエリア３Ａ，３Ｂ内の層間絶縁膜に発生した場合においても、そのディッシングが、凸部形成領域７１，７２よりも素子領域５１，５２側に入り込むのを、抑制できる。
【００２３】
また、本発明の実施形態においては、発生するディッシングの規模（大きさ）を小さくできる。この結果として、ディッシングに起因して上層の層間絶縁膜内に発生する窪みの規模（大きさ）も、小さくできる。
【００２４】
このように、素子領域５１，５２内にまで広がるような大きなディッシング・窪みが発生するのを抑制できるため、半導体装置の配線間ショートを防止できる。
したがって、本発明の実施形態によれば、半導体装置の製造歩留まりを向上できる。
【００２５】
尚、図１に示すように、ダイシングエリア３Ａであっても、２つの半導体チップエリア２３，２４間のように、アライメントマーク（アライメント領域）が設けられない箇所がある。このように、アライメントマークと隣接しない半導体チップエリア２３，２４であっても、半導体チップエリア２３，２４内の素子領域５３，５４を取り囲むように、凸部形成領域９３，９４を設けてもよいのは、もちろんである。
【００２６】
また、以下では、ダミーパターンを配置できないダイシングエリア３Ａ，３Ｂ内の領域として、アライメントマーク３５が形成されたアライメント領域３０を例に、各実施形態について説明するが、これに限定されない。ダイシングエリア内のダミーパターンが配置できない領域として、例えば、アライメント領域３０の代わりに、ＴＥＧを設けた領域であっても良いのはもちろんである。
【００２７】
（２） 第１の実施形態
（ａ） 構造
図４及び図５を用いて、本発明の第１の実施形態について、説明する。
【００２８】
図４は、図１のＣ−Ｃ線に対応する断面を模式的に示す断面構造図である。図４には、２つの半導体チップエリア２１，２２の一部と、この２つのエリア２１，２２の間に設けられているダイシングエリア３Ａが、図示されている。
【００２９】
ウェハ１内の半導体チップエリア２１，２２の素子領域５１，５２は、素子分離絶縁膜２０が設けられた素子分離領域と、素子分離領域に取り囲まれたアクティブ領域とから構成されている。
素子領域５１，５２のアクティブ領域内には、ＭＩＳトランジスタＴｒや抵抗素子１５などの素子が形成されている。
【００３０】
ＭＩＳトランジスタＴｒは、ウェハ１内に形成された素子分離絶縁膜２０（素子分離領域）によって区画されたアクティブ領域内に配置される。ＭＩＳトランジスタＴｒは、ソース／ドレインとしての２つの不純物拡散層１３（以下、ソース／ドレイン拡散層と呼ぶ）間のアクティブ領域（チャネル領域）上に、ゲート電極１２を有している。ゲート電極１２とチャネル領域との間には、ゲート絶縁膜１２が介在している。例えば、ゲート電極１２上には、マスク層９３としての絶縁層が設けられている。但し、これに限定されず、ゲート電極１２上に、マスク層９３が設けられていない構造であってもよい。
抵抗素子１５は、例えば、ウェハ１内に形成された拡散層１５から構成される拡散層抵抗素子である。
【００３１】
また、素子領域５１，５２内には、ダミー層１９Ａが設けられている。このダミー層１９Ａは、電気的な機能を持たず、例えば、素子分離絶縁膜２０上に形成される。このように、ダミー層１９をパターンとして素子領域５１，５２内に設けることによって、素子領域５１，５２内の被覆率が低下するのを抑制している。
【００３２】
尚、図４においては、１つのＭＩＳトランジスタＴｒと１つの抵抗素子１５のみを図示しているが、これは説明の簡単化のためであって、半導体チップエリア２１，２２（素子領域５１，５２）形成される素子は、これらの素子に限定されるものではない。
【００３３】
２つの素子領域５１，５２間には、ダイシングエリア３Ａが設けられている。ダイシングエリア３Ａ内には、アライメントマーク３５が形成されたアライメント領域３０が、設けられている。アライメントマーク３５は、例えば、ウェハ１内に埋め込まれた絶縁膜３５から構成される。
【００３４】
ウェハ１表面上には、第１層間絶縁膜４１が形成される。第１層間絶縁膜４１内には、例えば、コンタクトプラグＣＰ１が埋め込まれ、このコンタクトプラグＣＰ１はＭＩＳトランジスタＴｒのソース／ドレイン拡散層１３や、抵抗素子１５に接続されている。コンタクトプラグＣＰ１は、例えば、タングステン（Ｗ）やモリブデン（Ｍｏ）といった高融点金属から構成される。
【００３５】
第１層間絶縁膜４１上には、第２層間絶縁膜４２が形成されている。第２層間絶縁膜４２内には、第１メタル配線Ｍ０が設けられている。第１メタル配線Ｍ０は、例えば、アルミニウム（Ａｌ）や銅（Ｃｕ）から構成されている。
【００３６】
さらに、第１及び第２層間絶縁膜４１，４２上には、複数の層間絶縁膜４３〜４６及び複数のメタル配線Ｍ１，Ｍ２が積層されている。第２メタル配線Ｍ１は、第４層間絶縁膜４４内に形成され、第３配線層４３内に埋め込まれた第１ビアコンタクトＶ１を経由して、第１メタル配線Ｍ０に接続される。第３メタル配線Ｍ２は、第６層間絶縁膜４６内に形成され、第５層間絶縁膜４５内に埋め込まれた第２ビアコンタクトＶ２を経由して、第２メタル配線Ｍ１に接続される。又、第６層間絶縁膜４６上には、例えば、保護樹脂膜（図示せず）が形成される。
【００３７】
第６層間絶縁膜４６は、例えば、パッシベーション膜として機能する。第２及び第３メタル配線Ｍ１，Ｍ２は例えばＡｌやＣｕから構成される。また、第１及び第２ビアコンタクトＶ１，Ｖ２は、例えば、ＷやＭｏから構成される。尚、ビアコンタクトＶ１，Ｖ２は、コンタクトホール内に形成されたバリアメタル（例えば、チタン（Ｔｉ）／窒化チタン（Ｔｉ））を介して、メタル配線Ｍ１，Ｍ２に接続されてもよいのは、もちろんである。
このように、ウェハ１内に形成される半導体チップエリア２１，２２には、例えば、多層配線技術が用いられた半導体装置が設けられている。
【００３８】
本発明の第１の実施形態においては、半導体チップエリア２１，２２内の素子領域５１，５２とダイシングエリア３Ａ内のアライメント領域３０との間に、凸部形成領域７１，７２が設けられている。そして、凸部形成領域７１，７２内には、ウェハ１表面に対して垂直方向に突起した凸部９１，９２が形成されていることを特徴としている。凸部９１，９２は、例えば、ウェハ１から切り出された突起部であり、凸部９１，９２上端は、例えば、ＭＩＳトランジスタＴｒのゲート電極１２の上端よりも、下側（半導体基板側）にある。また、凸部形成領域７１，７２（凸部９１，９２）は、例えば、図１に示すように、素子領域５１，５２の周囲を取り囲んでいる。
【００３９】
凸部形成領域７１，７２は、例えば、半導体チップエリア２１，２２内に含まれる。この場合、ダイシングエリア３Ａに沿ってウェハをチップ化すると、半導体チップの構造は凸部９１，９２が半導体チップの端部に設けられた構造となる。但し、凸部形成領域７１，７２をダイシングエリア３Ａに含め、ウェハのダイシングの際に、凸部９１，９２を半導体チップから分離してもよい。
【００４０】
本実施形態のように、凸部９１，９２を設けることで、ダイシングエリア３Ａ近傍の被覆率を向上できる。それゆえ、ＣＭＰ法による平坦化処理を行った場合、ダイシングエリア３Ａ，３Ｂ内において、ダミーパターンを配置できないアライメント領域３０内の層間絶縁膜４１上端に発生するディッシングＺの規模を小さくできる。
【００４１】
このように、アライメント領域３０のようなダミーパターンを配置できない領域近傍に、凸部９１，９２を設けることによって、最下層の層間絶縁膜４１上端に発生するディッシングＺの規模を小さくできるので、ディッシングＺに起因して上層の層間絶縁膜４２〜４６に発生する窪みＺ’の規模も、小さくできる。この結果として、素子領域５１，５２内に入り込むような大きな窪みの発生を抑制できる。
【００４２】
それゆえ、素子領域５１，５２内において、ダイシングエリア３Ａ内のディッシングＺ部分及びこのディッシングに起因する窪みＺ’内に配線材料が残存するのを防止でき、配線材料の残渣による配線間ショート等の配線不良が、形成される半導体装置に発生するのを防止できる。
【００４３】
したがって、本発明の第１の実施形態によれば、半導体装置の製造歩留まりを向上できる。
【００４４】
（ｂ） 製造方法
図４乃至図９を用いて、本発明の第１の実施形態に係る半導体装置の製造方法について、説明する。尚、ここでは、図１のＣ−Ｃ線に対応する断面を用いて、各工程について、説明する。
【００４５】
はじめに、図５に示すように、ウェハ１上にレジストが塗布される。フォトリソグラフィー技術を用いて、レジストに所定のパターニングが施され、レジストマスク９０が、素子領域５１，５２とアライメント領域３０との間のウェハ１上に形成される。このレジストマスク９０をマスクとして、ウェハ１が、例えば、ＲＩＥ（Reactive Ion Etching）法によって、エッチングされる。
これによって、ウェハ（半導体基板）１表面に対して垂直方向に突出した凸部９１，９２が、ウェハ１の凸部形成領域７１，７２内に、形成される。
【００４６】
次に、図６に示すように、ダイシングエリア３Ａ内のアライメント領域３０内に溝が形成され、この溝内に、絶縁膜から構成されるアライメントマーク３５が埋め込まれる。
【００４７】
素子領域５１，５２内においては、素子分離領域内に溝が形成され、形成された溝に、素子分離絶縁膜２０が形成される。これによって、素子領域５１，５２内にアクティブ領域が区画される。そして、素子領域５１，５２内の所定の領域に、ＭＩＳトランジスタＴｒや抵抗素子１５、メモリセル（図示せず）などの素子が、ＣＶＤ（Chemical Vapor Deposition）法などの薄膜堆積技術、フォトリソグラフィー技術やＲＩＥ法などを用いて、形成される。
【００４８】
例えば、ＭＩＳトランジスタＴｒの製造工程は、はじめに、ゲート絶縁膜１１が、例えば熱酸化法を用いて、アクティブ領域（ウェハ１）表面に形成される。次に、ゲート絶縁膜１１上に、例えばポリシリコン膜がＣＶＤ法を用いて、堆積される。さらに、ポリシリコン膜上に、マスク層（例えば、窒化シリコン膜）９３が形成される。そして、マスク層９３がフォトリソグラフィー技術によってパターニングされ、転写されたパターンに基づいて、ポリシリコン膜がＲＩＥ法によって加工される。これによって、所定のパターンのゲート電極１２が形成される。そして、形成されたゲート電極１２（マスク層９３）をマスクに用いて、ソース／ドレイン拡散層１３が、イオン注入法を用いてウェハ１内に形成される。
抵抗素子１５は、所定のサイズのアクティブ領域内に、例えば、所定のドーズ量のイオン注入によって、拡散層１５を形成することで、作製される。
また、ダミー層１９Ａは、例えば、ＭＩＳトランジスタＴｒのゲート電極と同時の工程で、素子分離絶縁膜２０上に形成される。
半導体装置を構成する複数の素子がウェハ上に形成された後、第１層間絶縁膜４１が、例えば、ＣＶＤ法を用いて、ウェハ１上に形成される。この際、ゲート電極１２、ダミー層１９Ａ及び凸部９１，９２が設けられた領域５１，５２，７１，７２内において、これらの領域５１，５２，７１，７２上方の層間絶縁膜４１上面は、パターンが設けられていない領域（例えば、アライメント領域３０）上方の層間絶縁膜４１上面よりも、盛り上がる。
【００４９】
尚、凸部９１，９２の上端は、ゲート電極１２の上端よりも低い位置にあり、素子領域５１，５２としてのウェハ（半導体基板）１表面よりも、高い位置にある。
【００５０】
続いて、図７に示すように、層間絶縁膜４１上面が、ゲート電極１２上のマスク層９３をストッパとして、ＣＭＰ法によって、平坦化される。本実施形態のように、凸部９１，９２が素子領域５１，５２とアライメント領域３０との間の領域７１，７２内に設けられることによって、アライメント領域３０近傍の被覆率は上昇する。
これによって、層間絶縁膜４１上面に、規模の大きなディッシングＺが発生するのを抑制できる。つまり、アライメント領域３０（ダイシングエリア３Ａ，３Ｂ）内の層間絶縁膜４１にディッシングが発生しても、そのディッシングＺが、凸部形成領域７１，７２をまたがって素子領域５１，５２内に広がるのを防止できる。
【００５１】
尚、ＣＭＰ法による層間絶縁膜４１上面の平坦化の後、ゲート電極１２上のマスク層９３を除去して、ゲート電極１２をシリサイド化させてもよい。
【００５２】
そして、図８に示すように、第２層間絶縁膜４２が、例えばＣＶＤ法を用いて第１層間絶縁膜４１上に形成される。第１及び第２層間絶縁膜４１，４２に対して、フォトリソグラフィー技術を用いて、パターニングが施される。形成されたパターンに基づいて、層間絶縁膜４１，４２がＲＩＥ法によってエッチングされ、コンタクトホール及び配線溝が、層間絶縁膜４１，４２内の所定の形成位置に形成される。そして、コンタクトプラグＣＰ１及び第１メタル配線Ｍ０が、ダマシン法を用いて、形成されたコンタクトホール及び配線溝に埋め込まれる。この第２層間絶縁膜４２の上端には、ディッシングＺに起因して、窪みＺ’が発生する。
【００５３】
上記のように、第１層間絶縁膜４１に対する平坦化処理工程（図７参照）において、凸部９１，９２が設けられることによって、アライメント領域３０上方の層間絶縁膜４１上面に発生するディッシングＺの規模は小さくなる。
【００５４】
このため、図９に示すように、第２層間絶縁膜４２上面が下層のディッシングＺに起因して窪んでも、発生した窪みＺ’の規模は、素子領域５１，５２内に入り込むような大きさにならない。
【００５５】
この後、図４に示すように、複数のメタル配線Ｍ１，Ｍ２、ビアコンタクトＶ１，Ｖ２及び層間絶縁膜４３〜４６が、図８に示す工程とほぼ同様の工程によって、順次形成される。この際、下層の層間絶縁膜４１に発生したディッシングＺの規模は小さいため、ディッシングの影響を受けて層間絶縁膜４３〜４６上面に発生する窪みＺ’も小さくなり、発生した窪みＺ’が素子領域５１，５２内にまで入り込むことは。それゆえ、層間絶縁膜４３〜４６を用いている各配線層において、窪みＺ’内の配線材料の残渣（図示せず）が素子領域５１，５２内で悪影響を及ぼすことは無く、配線材料の残渣に起因する配線間ショートの発生を防止できる。
以上の工程によって、ウェハ１内の複数の半導体チップエリア２１〜２４内の各々に、多層配線構造を有する半導体装置が作製される。
【００５６】
本発明の第１の実施形態においては、半導体チップエリア２１，２２内の素子領域５１，５２とダイシングエリア３Ａ内のアライメント領域３０との間に、凸部形成領域７１，７２が設けられ、この凸部形成領域７１，７２内に、ウェハ１表面に対して垂直方向に突起した凸部９１，９２が形成される。この凸部９１，９２上端は、ウェハ（半導体基板）１表面よりも高い位置にあり、ゲート電極１２上端よりも低い位置にある。
本実施形態のように、ダミーパターンを形成できないアライメント領域３０に隣接する領域７１，７２内に、凸部９１，９２を配置することによって、アライメント領域３０近傍の被覆率の低下を軽減できる。そのため、積層された層間絶縁膜の最下層に形成された第１層間絶縁膜４１上面に発生するディッシングＺの規模（大きさ）を、小さくできる。
【００５７】
このように、最下層の層間絶縁膜４１上面のディッシングＺを小さくできるので、最下層の層間絶縁膜４１よりも上層の層間絶縁膜４２〜４６で発生するディッシングに起因した窪みＺ’の大きさも、小さくできる。このため、ディッシングＺ及びディッシングに起因した窪みＺ’が、素子領域５１，５２内に入り込むのを抑制できる。
【００５８】
それゆえ、ディッシングに起因して、層間絶縁膜４２〜４６上面に、ダイシングエリア３Ａ内から素子領域５１，５２内にまで入り込むような窪みが発生しないので、図８及び図９を用いて説明したように、ディッシングＺ内及び窪みＺ’内に残存した配線材料が、素子領域５１，５２内に形成された半導体装置の配線不良（例えば、配線間ショート）を引き起こすことはない。
したがって、本発明の第１の実施形態によれば、半導体装置の製造歩留まりを向上できる。
【００５９】
（ｃ） 補足例
本発明の第１の実施形態においては、素子領域５１，５２とアライメント領域３０との間の領域７１，７２内に、凸部９１，９２を設けた構造によって、層間絶縁膜４１に発生したディッシング及びそれに起因する窪みが、半導体チップエリア（素子領域５１，５２）内まで拡大するのを抑制する技術について述べた。
【００６０】
但し、凸部９１，９２のｘ方向の幅、２つの凸部９１，９２の間隔を、最適化することによって、アライメント領域３０上に発生するディッシングを完全に抑制することも可能である。この場合、図１０に示すように、素子領域５１，５２とアライメント領域３０上方の層間絶縁膜４１上端は平坦になり、上層に形成される層間絶縁膜４２〜４６にディッシングに起因する窪みも発生しなくなる。
【００６１】
この場合においても、本実施形態においては、ディッシングに起因する配線間ショートを防止できる。したがって、本発明の第１の実施形態によれば半導体装置の製造歩留まりを向上できる。
【００６２】
また、上述の例では、図７に示す層間絶縁膜４１上面の平坦化処理後も、マスク層９３がトランジスタのゲート電極１２上に残存された例を示している。
【００６３】
ゲート電極１２上のマスク層９３も配線パターン（ゲート）の一部としてみなし、ゲート電極１２とマスク層９３とを１つの積層体とした場合、例えば、図７に示される工程において、その積層体（マスク層／ゲート電極）上端が、凸部形成領域７１，７２内の凸部９１，９２上端よりも高い位置にあれば、マスク層９３をストッパとして、層間絶縁膜４１上面を平坦化できる。それゆえ、凸部９１，９３上端は、マスク層９３とゲート電極１２の界面より高い位置、又は、その界面と同じ位置にあってもよい。
【００６４】
（３） 第２の実施形態
図１１乃至図１３を参照して、本発明の第２の実施形態について、説明する。尚、本実施形態においては、第１の実施形態と同じ部材に関しては、第１の実施形態と同じ符号を付し、その説明は必要に応じて行う。
【００６５】
（ａ） 構造
図１１を用いて、本発明の第２の実施形態に係る半導体装置の構造について説明する。図１１は、図１のＣ−Ｃ線に対応した断面を模式的に示した断面構造図である。
【００６６】
第１の実施形態において、凸部形成領域７１，７２内に設けられる凸部９１，９２は、ウェハ１を切り出して形成されている。しかし、凸部９１，９２は、半導体基板表面に対して垂直方向に突起していればよく、凸部９１，９２の構成部材は、限定されない。
例えば、図１１に示すように、凸部９１，９２は、絶縁膜１４Ｂ，９３と導電膜１９Ｂとから構成されていてもよい。
【００６７】
半導体装置は、例えば、２０Ｖ〜３０Ｖの電位をしきい値電圧とする高耐圧系ＭＩＳトランジスタと、高耐圧系ＭＩＳトランジスタよりも低いしきい値電圧の低耐圧ＭＩＳトランジスタ（例えば、図４中のトランジスタＴｒ）とを、有している。
【００６８】
高耐圧系トランジスタＨＴｒのゲート絶縁膜１４Ａの膜厚は、十分大きなゲート耐圧を確保するために、低耐圧系トランジスタのゲート絶縁膜の膜厚よりも厚い。それゆえ、高耐圧系ＭＩＳトランジスタＨＴｒのゲート絶縁膜１４Ａは、低耐圧系ＭＩＳトランジスタのゲート絶縁膜とは別途の工程で形成される。但し、高耐圧系ＭＩＳトランジスタＨＴｒのゲート電極１２は、低耐圧系ＭＩＳトランジスタのゲート電極と同じ工程で形成される。
【００６９】
凸部９１，９２を構成している絶縁膜１１Ｂは、例えば、半導体装置を構成する低耐圧系ＭＩＳトランジスタのゲート絶縁膜と同時に形成される。また、本実施形態の凸部９１，９２において、絶縁膜１１Ｂ上の導電膜１９Ｂは、例えば、低耐圧系ＭＩＳトランジスタＴｒのゲート電極１２と同時に形成される。但し、導電膜１９Ｂは、電気的な機能を有さないダミー層である。以下、導電層１９Ｂのことをダミー層１９Ｂと呼ぶ。また、ダミー層１９Ｂ上には、マスク層と同時に形成された絶縁層９３も配置されている。
【００７０】
このように、本実施形態で述べる凸部９１，９２は、低耐圧系ＭＩＳトランジスタＴｒのゲート電極とほぼ同じ構造を有している。
【００７１】
本実施形態のように、絶縁層１４Ｂと導電層１９Ｂとから構成される凸部９１，９２であっても、第１の実施形態と同様に、ダミーパターンを配置できないアライメント領域３０近傍の被覆率を向上でき、アライメント領域３０内で発生するディッシングの規模が大きくなるのを抑制する。そして、本実施形態では、下層の層間絶縁膜４１に発生するディッシングが小さくなるので、上層の層間絶縁膜４２〜４６上面に、素子領域５１，５２内まで広がるような大きな窪みが形成されるのを防止できる。このように、層間絶縁膜４２〜４６に発生する窪みに残存した配線材料が、素子領域５１，５２に入り込むことは無いので、配線材料の残渣による半導体装置の配線間ショートは発生しない。
【００７２】
したがって、本発明の第２の実施形態においても、半導体装置の製造歩留まりを向上できる。
【００７３】
（ｂ） 製造方法
以下、図１２及び図１３を用いて、本発明の第２の実施形態に係る半導体装置の製造工程について、説明する。尚、図１２及び図１３は、図１１と同様に図１のＣ−Ｃ線に対応する断面を示した工程図である。
【００７４】
はじめに、図１２に示すように、素子領域５１，５２のうち、高耐圧ＭＩＳトランジスタを形成する領域（以下、高耐圧領域と呼ぶ）内のウェハ１上面がエッチングされ、ウェハ１内に凹部Ｕが形成される。この際、アライメント領域３０及び凸部形成領域７１，７２は、エッチングされないように、レジスト（図示せず）によって覆われている。続いて、高耐圧系ＭＩＳトランジスタのゲート絶縁膜１４が、例えば、熱酸化法やＣＶＤ法を用いて形成される。
【００７５】
次に、高耐圧領域（凹部）内にレジストマスク９５Ａが、例えば、フォトリソグラフィー技術を用いて形成される。
【００７６】
尚、高耐圧領域内のゲート絶縁膜１４上端と、高耐圧領域以外の領域のウェハ１表面がほぼ一致する高さになるように、高耐圧領域内に凹部Ｕを形成することが好ましい。
【００７７】
続いて、図１３に示すように、凸部形成領域内７１，７２及び低耐圧系ＭＩＳトランジスタなど他の素子を形成する領域の絶縁膜が、例えば、ウェットエッチング又はＲＩＥ法などを用いて、除去され、高耐圧領域内にのみ絶縁膜１４Ａが残存する。
【００７８】
この後、第１の実施形態の図６に示す工程と同様の工程で、アライメントマーク３５や半導体装置を構成する複数の素子が、アライメント領域３０内及び素子領域５１，５２内にそれぞれ形成される。
【００７９】
この工程において、図６に示す低耐圧系ＭＩＳトランジスタのゲート絶縁膜の形成と同時に、凸部形成領域７１，７２内のウェハ１表面上に、絶縁膜１１Ｂ上が形成される。そして、凸部形成領域７１，７２内に形成された絶縁膜１１Ｂ上に、低耐圧系ＭＩＳトランジスタＴｒのゲート電極の形成と同時に、ダミー層１９Ｂが形成される。尚、凸部９１，９２を所定の形状に加工するため、ダミー層１９Ｂ上には、マスク層９３が形成されている。また、高耐圧系ＭＩＳトランジスタＨＴｒのゲート電極１４Ａは、ダミー層１９Ｂと同じ材料を用いて同時に形成される。
このように、絶縁膜１４Ｂ，９３及びダミー層（導電層）１９Ｂとから構成される凸部９１，９２が、凸部形成領域７１，７２内に形成される。尚、本実施形態の凸部９１，９２は、低耐圧系トランジスタのゲート電極と同時に形成されるため、ゲート電極上端の位置と凸部９１，９２上端の位置は同じになる。
凸部９１，９２及び素子が形成された後、層間絶縁膜４１がウェハ１上に形成される。
【００８０】
この後、図７乃至図９に示す工程、続いて、図４に示す工程と同様の工程を用いて、層間絶縁膜４２〜４６及び配線層Ｍ０〜Ｍ２が順次形成され、本実施形態に係る半導体装置が完成する。
【００８１】
以上のように、本実施形態において、凸部形成領域７１，７２内に凸部９１，９２が形成され、本実施形態の凸部９１，９２は、絶縁膜１４Ｂ，９３と導電層（ダミー層）１９Ｂとから構成される。
【００８２】
本実施形態においても、半導体チップエリア２１，２２内の素子領域５１，５２とダイシングエリア３Ａ内のアライメント領域３０との間の領域７１，７２内に、凸部９１，９２を配置することによって、アライメント領域３０近傍の被覆率が向上し、層間絶縁膜４１に発生するディッシングの規模を小さくできる。この結果、ディッシングの影響を受けて発生する上層の層間絶縁膜４２〜４６の窪みに関しても、その規模が小さくできる。つまり、本実施形態では、素子領域５１，５２に入り込むような大きな窪みは発生せず、窪み内の配線材料の残渣が、素子領域５１，５２に形成される半導体装置に対して、配線間ショートなどの配線不良を引き起こすこともない。
【００８３】
したがって、本発明の第２の実施形態に係る半導体装置においても、第１の実施形態と同様に、半導体装置の製造歩留まりを向上できる。
【００８４】
尚、本実施形態において、導電層と絶縁層とから構成される凸部９１，９２について述べたが、これに限定されず、導電層の単層構造となる凸部９１，９２や、例えば、素子分離絶縁膜２０と同時に形成される絶縁膜からなる凸部９１，９２であっても良いのはもちろんである。
【００８５】
２． 変形例
図１４乃至図１６を用いて、本発明の実施形態の変形例について説明する。
【００８６】
第１及び第２実施形態においては、凸部形成領域７１，７２を半導体チップエリア２１，２２内の端部に設け、素子領域５１，５２の周囲が凸部形成領域７１，７２によって取り囲まれた構造を有する半導体装置について、説明した。
【００８７】
はじめに、図１４及び図１５を用いて、本発明の実施形態の一変形例について、説明する。図１４は、本変形例の構造を示す平面図であり、図１５は図１４のＤ−Ｄ線に対応する断面を示している。
【００８８】
但し、凸部９１，９２を設けることで、層間絶縁膜に発生するディッシングの規模（大きさ）を小さくできれば良く、凸部形成領域７１，７２の配置箇所は、半導体チップエリア２１，２２の端部に限定されるものではない。
【００８９】
例えば、図１４及び図１５に示すように、半導体チップエリア２１，２２内に第１素子領域５Ａ１，５Ａ２と第２素子領域５Ｂ１，５Ｂ２が設けられ、凸部形成領域７１，７２は、第１素子域５Ａ１，５Ａ２と第２素子領域５Ｂ１，５Ｂ２との間に設けられていてもよい。図１４に示す例において、半導体チップエリア２１，２２の構造は、凸部形成領域７１，７２が第１素子領域５Ａ１，５Ａ２の周囲を取り囲み、さらに、第２素子領域５Ｂ１，５Ｂ２が凸部形成領域７１，７２の周囲を取り囲む構造となっている。但し、素子領域５Ａ１，５Ａ２，５Ｂ１，５Ｂ２と凸部形成領域７１，７２のレイアウトは、図１４に示す例に限定されるものではない。
【００９０】
図１５に示す例において、第１素子領域５Ａ１，５Ａ２内には、ＭＩＳトランジスタが設けられ、第２素子領域５Ｂ１，５Ｂ２内には、例えば、ガードリングＧＲが設けられている。第２素子領域５Ｂ１，５Ｂ２は、例えば、ガードリングＧＲのように、メモリセルやその制御素子に比較して重要度の低い部材が形成された領域や、素子として機能しないダミー素子が形成された領域である。但し、第２素子領域は、抵抗素子など半導体装置に対して機能を有する素子が形成された領域であってもよいのはもちろんである。
【００９１】
また、図１６を用いて、図１４及び図１５とは異なる変形例について説明する。
凸部形成領域７１，７２（凸部９１，９２）は、アライメント領域３０のように、ダミーパターンを配置できない領域と素子領域５１，５２との間に設け、ダミーパターンを配置できない領域近傍の被覆率を向上できればよい。
【００９２】
それゆえ、例えば、図１６に示すように、凸部形成領域７１，７２は、アライメント領域３０と隣接している素子領域５１，５２のｘ方向の一端及び他端にのみ設けられてもよい。
【００９３】
この場合、素子領域５１，５２（半導体チップエリア２１，２２）のｙ方向の一端及び他端に、凸部形成領域を設けなくともよくなり、半導体チップエリア２１，２２のサイズを縮小することができる。
【００９４】
以上のように、本変形例においても、第１及び第２の実施形態と同様に、ディッシングの規模（大きさ）を縮小でき、ディッシング及びこれに起因する窪みに残存した配線材料によって、素子領域５１，５２に形成された半導体装置に配線間ショートが引き起こされるのを防止できる。
【００９５】
したがって、本発明の実施形態の変形例の半導体装置によれば、半導体装置の製造歩留まりを向上できる。
【００９６】
３． 適用例
図１７乃至図１９を用いて、本発明の実施形態の適用例について、説明する。尚、第１及び第２の実施形態と同一部材に関しては、同一符号を付し、説明は省略する。
図１９は、本発明の実施形態の適用例である半導体チップの全体構成を示している。図１７及び図１８は、本発明の実施形態が適用された半導体チップ２０のｘ方向及びｙ方向に沿う断面構造を、それぞれ模式的に示している。
【００９７】
図１７乃至図１９に示す例において、半導体チップ２０はメモリチップであって、素子領域５１は、メモリセルアレイ１００と、例えば、ロウデコーダやセンスアンプ、制御回路のような周辺回路が形成された周辺回路領域１２０とから構成されている。
【００９８】
メモリセルアレイ１００は、例えば、ＮＡＮＤフラッシュメモリの構成となっている。この場合、メモリセルアレイ１００内には、複数のＮＡＮＤセルユニットが設けられ、図１７においては、１つのＮＡＮＤセルユニットを図示している。１つのＮＡＮＤセルユニットは、電流経路がｙ方向に直列接続された複数のメモリセルＭＣと、この直列接続されたメモリセルＭＣの一端及び他端に設けられた選択トランジスタＳＴＤ，ＳＴＳとから構成される。
【００９９】
メモリセルＭＣは、例えば、フローティングゲート電極１６とコントロールゲート電極１８とを有するスタックゲート構造のＭＩＳトランジスタである。
【０１００】
フローティングゲート電極１６は、半導体基板（ウェハ）１表面のゲート絶縁膜（トンネル絶縁膜）１１Ａ上に配置される。フローティングゲート電極１６は、電子（データ）を保持する電荷蓄積層として機能する。
フローティングゲート電極１６上には、電極間絶縁膜１７を介して、コントロールゲート電極１８が配置される。コントロールゲート電極１８はｘ方向に延在し、ｘ方向に隣接する複数のメモリセルＭＣによって共有される。コントロールゲート電極１８はワード線として機能する。
【０１０１】
例えば、コントロールゲート電極１８の上部は、シリサイド化される。シリサイド処理は、形成されたゲート電極１８上のマスク層をストッパとして、層間絶縁膜４１上面を平坦にした後に、コントロールゲート電極１８上のマスク層が剥離されて、実行される。そのため、この場合には、コントロールゲート電極１８上には、マスク層が残存しない構造となる。
【０１０２】
ｙ方向に隣接するメモリセルＭＣは、ソース／ドレイン拡散層１３Ａを共有して、その電流経路が直列接続される。
【０１０３】
尚、メモリセルＭＣの構造は、スタックゲート構造に限定されず、ＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductor）構造でもよい。
【０１０４】
選択トランジスタＳＴＤ，ＳＴＳは、メモリセルＭＣと同時に形成されるため、メモリセルＭＣとほぼ同じ構造を有している。但し、選択トランジスタＳＴＤ，ＳＴＳのゲート電極１２は、フローティングゲート電極１６と同時に形成された導電層とコントロールゲート電極１８と同時に形成された導電層とが、それらの導電層間に介在する電極間絶縁膜に形成された開口部を経由して接続されている。選択トランジスタＳＴＤ，ＳＴＳのゲート電極１２は、セレクトゲート線として機能する。
【０１０５】
選択トランジスタＳＴＤ，ＳＴＳは、隣接するメモリセルＭＣと一方のソース／ドレイン拡散層１３Ａを共有し、その電流経路がメモリセルＭＣの電流経路に直列接続されている。
【０１０６】
ＮＡＮＤセルユニット内のソース側選択トランジスタＳＴＳのソース／ドレイン拡散層１３Ｓは、ソース線コンタクトＳＣを経由して、ソース線ＳＬ（第１メタル配線）に接続される。ＮＡＮＤセルユニット内のドレイン側選択トランジスタＳＴＤのソース／ドレイン拡散層１３Ｄは、ビット線コンタクトＢＣ及び第１メタル配線を経由して、ビット線ＢＬ（第２メタル配線）に接続される。
【０１０７】
周辺回路領域１２０には、高耐圧／低耐圧ＭＩＳトランジスタＨＴｒ，Ｔｒが設けられている。これらのＭＩＳトランジスタＨＴｒ，Ｔｒのゲート電極１２も、メモリセルＭＣと同時に形成されるため、選択トランジスタＳＴＤ，ＳＴＳと同じ積層構造を有している。
ＭＩＳトランジスタＨＴｒ，Ｔｒのソース／ドレイン拡散層１３及びゲート電極１２は、コンタクトプラグＣＰ１を経由して、メタル配線Ｍ０〜Ｍ２に接続される。
【０１０８】
尚、メモリセルのコントロールゲート電極をシリサイド化させた場合には、選択トランジスタ及びＭＩＳトランジスタのゲート電極１２上端もシリサイド化される。それゆえ、選択トランジスタ及びＭＩＳトランジスタのゲート電極１２上端にも、マスク層は残存しない。
【０１０９】
また、このメモリチップ２０に設けられる抵抗素子として、第１及び第２の実施形態で述べた拡散層抵抗素子の代わりに、フローティングゲート電極１６と同時に形成される導電層を抵抗体１６Ｒとした抵抗素子を用いてもよい。このような抵抗素子においては、コントロールゲート電極と同時に形成される導電層１８Ｃはコンタクトとして機能し、絶縁膜１７に形成された開口部を介して、抵抗体１６Ｒに接続される。抵抗体（抵抗素子）１６Ｒは導電層１８Ｃ及びコンタクトプラグＣＰ２を経由して、メタル配線Ｍ０〜Ｍ２に接続される。
【０１１０】
そして、凸部形成領域７１は、素子領域５１を取り囲むように、メモリチップ２０の端部と素子領域５１との間に設けられている。凸部形成領域７１内には、凸部９１が設けられている。尚、図１８及び図１９に示すように、本適用例で述べられる凸部９１は、半導体基板（ウェハ）１から切り出された突起部であるが、凸部９１はメモリセルＭＣのスタックゲート構造１６，１８又は低耐圧ＭＩＳトランジスタＴｒのゲート構造１１，１２と同じ構造の導電層と絶縁層からなる積層体でもよい。
【０１１１】
本適用例において、凸部９１上端は、メモリセルＭＣのスタックゲート電極１６，１８上端よりも低い位置にある。また、凸部９１の上端は、半導体基板１（メモリセル形成領域）表面よりも高い位置にある。尚、図１８においては、凸部９１の上端は、例えば、高耐圧／低耐圧ＭＩＳトランジスタＨＴｒ，Ｔｒを形成する領域を区画する素子分離絶縁膜の上端よりも高い位置にある。
【０１１２】
第１及び第２の実施形態で述べたように、凸部９１を設けることで、半導体装置（メモリチップ）の製造工程において、下層の層間絶縁膜４１に発生するディッシングの規模（大きさ）を小さくでき、ディッシングに起因する上層の層間絶縁膜４２〜４６の窪みの規模も小さくできる。それゆえ、素子領域５１内にまで入り込む大きな窪みが発生することはなく、窪み内に残存する配線材料が、メモリセルアレイ１００内及び周辺回路領域１２０内に形成された素子に悪影響を及ぼすことはない。
【０１１３】
それゆえ、本実施形態の適用例のように、配線材料の残渣による配線間ショートが発生しないメモリチップ２０を提供できる。
【０１１４】
したがって、本発明の実施形態によれば、本発明の実施形態の適用例のような半導体装置（例えば、メモリチップ）の製造歩留まりを向上できる。
【０１１５】
尚、本適用例においては、メモリチップとなる半導体チップを例に説明を行ったが、それに限定されず、ロジック回路などの他の半導体集積回路を形成した半導体チップであってもよいのは、もちろんである。また、本発明の実施形態の変形例を適用した半導体チップであっても同様の効果が得られるのはもちろんである。
【０１１６】
４． その他
本発明の例は、半導体装置の製造歩留まりを向上できる。
【０１１７】
本発明の例は、上述の実施形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施形態の構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【０１１８】
【図１】本発明の実施形態に係る半導体装置の基本構成を説明するための平面図。
【図２】図１のＡ−Ａ線に沿う断面図。
【図３】図１のＢ−Ｂ線に沿う断面図。
【図４】第１の実施形態に係る半導体装置の構造を模式的に示す断面図。
【図５】第１の実施形態に係る半導体装置の製造工程の一工程を示す図。
【図６】第１の実施形態に係る半導体装置の製造工程の一工程を示す図。
【図７】第１の実施形態に係る半導体装置の製造工程の一工程を示す図。
【図８】第１の実施形態に係る半導体装置の製造工程の一工程を示す図。
【図９】第１の実施形態に係る半導体装置の製造工程の一工程を示す図。
【図１０】第１の実施形態の補足例を説明するための図。
【図１１】第２の実施形態に係る半導体装置の構造を模式的に示す断面図。
【図１２】第２の実施形態に係る半導体装置の製造工程の一工程を示す図。
【図１３】第２の実施形態に係る半導体装置の製造工程の一工程を示す図。
【図１４】実施形態の変形例を説明するための平面図。
【図１５】図１４のＤ−Ｄ線に沿う断面を模式的に示す図。
【図１６】本発明の実施形態の変形例を説明するための平面図。
【図１７】本発明の実施形態の適用例を説明するためのレイアウト図。
【図１８】本発明の実施形態の適用例を説明するための断面図。
【図１９】本発明の実施形態の適用例を説明するための断面図。
【符号の説明】
【０１１９】
１：ウェハ、２１〜２４：半導体チップエリア、３Ａ，３Ｂ：ダイシングエリア、３０：アライメント領域、３５：アライメントマーク、５１，５２：素子領域、７１，７２：凸部形成領域、９１〜９２：凸部、１１，１１Ａ，１４Ａ：ゲート絶縁膜、１２：ゲート電極、１３：ソース／ドレイン拡散層、１５：拡散層、１６：フローティングゲート電極、１６Ｒ：抵抗層、１７：ゲート間絶縁膜、１８：コントロールゲート電極（ワード線）、１４Ａ，１９Ａ，１９Ｂ：ダミー層、ＣＰ：コンタクトプラグ、Ｖ１〜Ｖ２：ビアコンタクト、２０：素子分離絶縁膜、Ｍ０〜Ｍ２：配線層、４１〜４２：層間絶縁膜、９０，９５Ａ：レジストマスク、９３：マスク層。
【技術分野】
【０００１】
本発明は、半導体装置に係り、特に、半導体チップエリアとダイシングエリアとの境界近傍の構造に関する。
【背景技術】
【０００２】
半導体メモリや半導体集積回路等の半導体装置は、様々な電子機器に搭載されている。
【０００３】
通常、同じの半導体装置が１つのウェハ内に複数個形成される。そして、ウェハをダイシングして、独立した半導体チップとして切り出している。このため、半導体装置を形成する領域（以下、半導体チップエリアと呼ぶ）のほかに、ダイシングのために確保される領域（以下、ダイシングエリアと呼ぶ）が、ウェハ内に設けられている。このダイシングエリア内には、製造マスクとウェハとの合わせずれを防止するためのアライメントマークやＴＥＧ（Test Element Group）なども配置されている。アライメントマークは、例えば、ＳｉＯ２から構成され、そのマークとウェハ（例えば、Ｓｉ）との光の反射の違いによる光信号によって、マスクとウェハとのアライメントを認識している。
【０００４】
近年では、半導体装置の高集積化に伴って、メタル配線とメタル配線を覆う層間絶縁膜とからなる複数の配線層を積層させた多層配線技術が採用される。
【０００５】
多層配線技術を採用した半導体装置において、（Chemical Mechanical Polish）法を用いて、メタル配線及び層間絶縁膜形成後の表面が平坦される。
ＣＭＰ法による平坦化処理では、層間絶縁膜が過剰に研削されるディッシングが問題となる。ディッシングが発生した領域は凹部（窪み）となるため、この凹部に配線材料が残存し、配線間ショートの原因となってしまう。これに加えて、多層配線技術においては、上層の配線層は、下層で発生したディッシングの影響を受ける。この場合、上層の配線層には、下層の配線層で発生したディッシングよりも大きな窪みが発生する。それゆえ、配線層の上層になるほど、配線間ショートの発生確率は大きくなる。この結果として、半導体装置の製造歩留まりが低下してしまう。
【０００６】
ディッシングの発生は、ウェハに対する配線パターンの被覆率に応じる傾向があるため、ゲート電極などの配線パターンが設けられない領域内で、ディッシングは発生しやすい。このため、半導体チップエリア内や、ダイシングエリア内のアライメントマークを設けない箇所においては、ダミーパターンを配置することで、ディッシングの発生を抑制している（例えば、特許文献１参照）。
【０００７】
しかし、上記のように、光学的な原理でマスクとウェハとのアライメントの調整を行っているため、ダイシングエリア内のアライメントマークを設けた箇所には配線パターンが配置できない。
【０００８】
ダイシングエリアを大きくすることで、配線材料の残渣の影響を抑制することも可能であるが、この場合には、半導体チップの微細化が困難になり、１つのウェハに形成できる半導体チップの個数が減少する。
【特許文献１】特開平１０−３３５３３３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、半導体装置の製造歩留まりが向上する技術を提案する。
【課題を解決するための手段】
【００１０】
本発明の例に関わる半導体装置は、ウェハと、前記ウェハ内に設けられ、第１及び第２半導体チップエリアと、前記第１及び第２半導体チップ内の各々に設けられ、トランジスタが形成される第１素子領域と、前記第１及び第２半導体チップ間に設けられるダイシングエリアと、前記ダイシングエリア内に設けられ、アライメントマークが形成されるアライメント領域と、前記第１素子領域と前記アライメント領域との間に設けられ、前記ウェハ表面に対して垂直方向に突出した凸部を有する凸部形成領域と、を具備し、前記凸部の上端は、前記ウェハ表面より高い位置にあり、前記トランジスタのゲート電極の上端以下の位置にある、ことを備える。
【００１１】
本発明の例に関わる半導体装置は、半導体基板と、前記半導体基板内に設けられ、多層配線構造を有するトランジスタが形成される素子領域と、前記半導体基板の端部と前記素子領域との間の領域内に設けられ、半導体基板表面に対して垂直方向に突出した凸部と、を具備し、前記凸部の上端は、前記半導体基板表面より高い位置にあり、前記トランジスタのゲート電極の上端以下の位置にある、ことを備える。
【発明の効果】
【００１２】
本発明の例によれば、半導体装置の製造歩留まりを向上できる。
【発明を実施するための最良の形態】
【００１３】
以下、図面を参照しながら、本発明の例を実施するための最良の形態について詳細に説明する。
【００１４】
１． 実施形態
（１） 基本構成
図１乃至図３を用いて、本発明の実施形態の基本構成について説明する。
【００１５】
図１は、ウェハ１の平面図を示している。図２は図１のＡ−Ａ線に沿う断面を模式的に示し、図３は図１のＢ−Ｂ線に沿う断面を模式的に示している。尚、図１にウェハ１の全体の平面図とウェハ１の一部を抽出した平面図とを図示している。
【００１６】
１つのウェハ１（例えば、シリコン基板）には、複数の半導体チップエリア２１，２２，２３，２４が設けられる。
【００１７】
半導体チップエリア２１，２２，２３，２４内には、複数の素子が形成された素子領域５１，５２，５３，５４が設けられている。尚、素子領域５１，５２，５３，５４内には、ＭＩＳ（Metal-Insulator-Semiconductor）トランジスタやメモリセル又は抵抗素子などの素子や、それらの素子を覆う層間絶縁膜が形成されているが、ここでの図示及び詳細な説明は省略する。
【００１８】
ウェハ１内の半導体チップエリア２１，２２，２３，２４をそれぞれ独立したチップとするために、ダイシングエリア３Ａ，３Ｂがｘ方向又はｙ方向に隣接する半導体チップエリア２１，２２，２３，２４間に設けられる。このダイシングエリア３Ａ，３Ｂに沿って、ウェハ１が切断され、半導体チップエリア２１，２２，２３，２４が例えば、多層配線構造を有する１つの半導体チップとなる。
【００１９】
ｙ方向に延びるダイシングエリア３Ａ内には、アライメント領域３０が設けられる。アライメント領域３０内には、マスク（図示せず）とウェハ１との合わせずれを防ぐためのアライメントマーク３５が設けられる。ダイシングエリア３Ａのｘ方向の幅は、例えば、７０μｍから８０μｍ程度である。ｘ方向に延びるダイシングエリア３Ｂにおいて、このエリア３Ｂのｙ方向の幅は、例えば、ダイシングエリア３Ａのｘ方向の幅と同じ幅を有している。但し、ダイシングエリア３Ｂのｙ方向の幅とダイシングエリア３Ａのｘ方向の幅は異なっていてもよい。
尚、ダイシングエリア３Ａ，３Ｂ内には、例えば、ＴＥＧ（Test Element Group）（図示せず）も設けられている。
【００２０】
本発明の実施形態においては、ダイシングエリア３Ａ内のアライメント領域３０と半導体チップエリア２１，２２，２３，２４内の素子領域５１，５２，５３，５４との間に、凸部形成領域７１，７２，７３，７４が設けられていることを特徴としている。凸部形成領域７１，７２，７３，７４は、例えば、半導体チップエリア２１，２２，２３，２４内に含まれ、素子領域５１，５２，５３，５４の周囲を取り囲んでいる。
【００２１】
図２及び図３に示すように、凸部形成領域７１，７２，７３内には、ウェハ１表面に対して垂直方向に突出した凸部９１，９２，９３が設けられている。それゆえ、凸部形成領域７１，７２，７３，７４の凸部９１，９２，９３上端は、素子領域５１，５２，５３，５４内のウェハ１表面よりも高い位置にある。
例えば、マスクとウェハとの合わせずれは光学的な手法を用いて防止されているため、アライメントマーク３５上にはダミーパターンを配置できない。このため、ダイシングエリア３Ａ，３Ｂ内において、例えば、アライメント領域３０内やＴＥＧを設けた領域のように、ダミーパターンを配置できない領域内の被覆率は低下し、アライメントマーク３５上方の層間絶縁膜にディッシングが発生する可能性がある。発生したディッシングは、上層の層間絶縁膜に悪影響を及ぼして、上層の層間絶縁膜にそのディッシングの規模よりも大きな規模の窪みを形成する。この窪みが、ダイシングエリア３Ａ，３Ｂ内だけでなく、素子領域５１，５２，５３，５４内まで拡大した場合、窪みに配線材料が残存すると、作製される半導体装置の配線間ショートの原因になる。
【００２２】
本発明の実施形態においては、ウェハ１内のアライメント領域３０と素子領域５１，５２との間に、凸部９１，９２を有する凸部形成領域７１，７２を設ける。これによって、ディッシングがダイシングエリア３Ａ，３Ｂ内の層間絶縁膜に発生した場合においても、そのディッシングが、凸部形成領域７１，７２よりも素子領域５１，５２側に入り込むのを、抑制できる。
【００２３】
また、本発明の実施形態においては、発生するディッシングの規模（大きさ）を小さくできる。この結果として、ディッシングに起因して上層の層間絶縁膜内に発生する窪みの規模（大きさ）も、小さくできる。
【００２４】
このように、素子領域５１，５２内にまで広がるような大きなディッシング・窪みが発生するのを抑制できるため、半導体装置の配線間ショートを防止できる。
したがって、本発明の実施形態によれば、半導体装置の製造歩留まりを向上できる。
【００２５】
尚、図１に示すように、ダイシングエリア３Ａであっても、２つの半導体チップエリア２３，２４間のように、アライメントマーク（アライメント領域）が設けられない箇所がある。このように、アライメントマークと隣接しない半導体チップエリア２３，２４であっても、半導体チップエリア２３，２４内の素子領域５３，５４を取り囲むように、凸部形成領域９３，９４を設けてもよいのは、もちろんである。
【００２６】
また、以下では、ダミーパターンを配置できないダイシングエリア３Ａ，３Ｂ内の領域として、アライメントマーク３５が形成されたアライメント領域３０を例に、各実施形態について説明するが、これに限定されない。ダイシングエリア内のダミーパターンが配置できない領域として、例えば、アライメント領域３０の代わりに、ＴＥＧを設けた領域であっても良いのはもちろんである。
【００２７】
（２） 第１の実施形態
（ａ） 構造
図４及び図５を用いて、本発明の第１の実施形態について、説明する。
【００２８】
図４は、図１のＣ−Ｃ線に対応する断面を模式的に示す断面構造図である。図４には、２つの半導体チップエリア２１，２２の一部と、この２つのエリア２１，２２の間に設けられているダイシングエリア３Ａが、図示されている。
【００２９】
ウェハ１内の半導体チップエリア２１，２２の素子領域５１，５２は、素子分離絶縁膜２０が設けられた素子分離領域と、素子分離領域に取り囲まれたアクティブ領域とから構成されている。
素子領域５１，５２のアクティブ領域内には、ＭＩＳトランジスタＴｒや抵抗素子１５などの素子が形成されている。
【００３０】
ＭＩＳトランジスタＴｒは、ウェハ１内に形成された素子分離絶縁膜２０（素子分離領域）によって区画されたアクティブ領域内に配置される。ＭＩＳトランジスタＴｒは、ソース／ドレインとしての２つの不純物拡散層１３（以下、ソース／ドレイン拡散層と呼ぶ）間のアクティブ領域（チャネル領域）上に、ゲート電極１２を有している。ゲート電極１２とチャネル領域との間には、ゲート絶縁膜１２が介在している。例えば、ゲート電極１２上には、マスク層９３としての絶縁層が設けられている。但し、これに限定されず、ゲート電極１２上に、マスク層９３が設けられていない構造であってもよい。
抵抗素子１５は、例えば、ウェハ１内に形成された拡散層１５から構成される拡散層抵抗素子である。
【００３１】
また、素子領域５１，５２内には、ダミー層１９Ａが設けられている。このダミー層１９Ａは、電気的な機能を持たず、例えば、素子分離絶縁膜２０上に形成される。このように、ダミー層１９をパターンとして素子領域５１，５２内に設けることによって、素子領域５１，５２内の被覆率が低下するのを抑制している。
【００３２】
尚、図４においては、１つのＭＩＳトランジスタＴｒと１つの抵抗素子１５のみを図示しているが、これは説明の簡単化のためであって、半導体チップエリア２１，２２（素子領域５１，５２）形成される素子は、これらの素子に限定されるものではない。
【００３３】
２つの素子領域５１，５２間には、ダイシングエリア３Ａが設けられている。ダイシングエリア３Ａ内には、アライメントマーク３５が形成されたアライメント領域３０が、設けられている。アライメントマーク３５は、例えば、ウェハ１内に埋め込まれた絶縁膜３５から構成される。
【００３４】
ウェハ１表面上には、第１層間絶縁膜４１が形成される。第１層間絶縁膜４１内には、例えば、コンタクトプラグＣＰ１が埋め込まれ、このコンタクトプラグＣＰ１はＭＩＳトランジスタＴｒのソース／ドレイン拡散層１３や、抵抗素子１５に接続されている。コンタクトプラグＣＰ１は、例えば、タングステン（Ｗ）やモリブデン（Ｍｏ）といった高融点金属から構成される。
【００３５】
第１層間絶縁膜４１上には、第２層間絶縁膜４２が形成されている。第２層間絶縁膜４２内には、第１メタル配線Ｍ０が設けられている。第１メタル配線Ｍ０は、例えば、アルミニウム（Ａｌ）や銅（Ｃｕ）から構成されている。
【００３６】
さらに、第１及び第２層間絶縁膜４１，４２上には、複数の層間絶縁膜４３〜４６及び複数のメタル配線Ｍ１，Ｍ２が積層されている。第２メタル配線Ｍ１は、第４層間絶縁膜４４内に形成され、第３配線層４３内に埋め込まれた第１ビアコンタクトＶ１を経由して、第１メタル配線Ｍ０に接続される。第３メタル配線Ｍ２は、第６層間絶縁膜４６内に形成され、第５層間絶縁膜４５内に埋め込まれた第２ビアコンタクトＶ２を経由して、第２メタル配線Ｍ１に接続される。又、第６層間絶縁膜４６上には、例えば、保護樹脂膜（図示せず）が形成される。
【００３７】
第６層間絶縁膜４６は、例えば、パッシベーション膜として機能する。第２及び第３メタル配線Ｍ１，Ｍ２は例えばＡｌやＣｕから構成される。また、第１及び第２ビアコンタクトＶ１，Ｖ２は、例えば、ＷやＭｏから構成される。尚、ビアコンタクトＶ１，Ｖ２は、コンタクトホール内に形成されたバリアメタル（例えば、チタン（Ｔｉ）／窒化チタン（Ｔｉ））を介して、メタル配線Ｍ１，Ｍ２に接続されてもよいのは、もちろんである。
このように、ウェハ１内に形成される半導体チップエリア２１，２２には、例えば、多層配線技術が用いられた半導体装置が設けられている。
【００３８】
本発明の第１の実施形態においては、半導体チップエリア２１，２２内の素子領域５１，５２とダイシングエリア３Ａ内のアライメント領域３０との間に、凸部形成領域７１，７２が設けられている。そして、凸部形成領域７１，７２内には、ウェハ１表面に対して垂直方向に突起した凸部９１，９２が形成されていることを特徴としている。凸部９１，９２は、例えば、ウェハ１から切り出された突起部であり、凸部９１，９２上端は、例えば、ＭＩＳトランジスタＴｒのゲート電極１２の上端よりも、下側（半導体基板側）にある。また、凸部形成領域７１，７２（凸部９１，９２）は、例えば、図１に示すように、素子領域５１，５２の周囲を取り囲んでいる。
【００３９】
凸部形成領域７１，７２は、例えば、半導体チップエリア２１，２２内に含まれる。この場合、ダイシングエリア３Ａに沿ってウェハをチップ化すると、半導体チップの構造は凸部９１，９２が半導体チップの端部に設けられた構造となる。但し、凸部形成領域７１，７２をダイシングエリア３Ａに含め、ウェハのダイシングの際に、凸部９１，９２を半導体チップから分離してもよい。
【００４０】
本実施形態のように、凸部９１，９２を設けることで、ダイシングエリア３Ａ近傍の被覆率を向上できる。それゆえ、ＣＭＰ法による平坦化処理を行った場合、ダイシングエリア３Ａ，３Ｂ内において、ダミーパターンを配置できないアライメント領域３０内の層間絶縁膜４１上端に発生するディッシングＺの規模を小さくできる。
【００４１】
このように、アライメント領域３０のようなダミーパターンを配置できない領域近傍に、凸部９１，９２を設けることによって、最下層の層間絶縁膜４１上端に発生するディッシングＺの規模を小さくできるので、ディッシングＺに起因して上層の層間絶縁膜４２〜４６に発生する窪みＺ’の規模も、小さくできる。この結果として、素子領域５１，５２内に入り込むような大きな窪みの発生を抑制できる。
【００４２】
それゆえ、素子領域５１，５２内において、ダイシングエリア３Ａ内のディッシングＺ部分及びこのディッシングに起因する窪みＺ’内に配線材料が残存するのを防止でき、配線材料の残渣による配線間ショート等の配線不良が、形成される半導体装置に発生するのを防止できる。
【００４３】
したがって、本発明の第１の実施形態によれば、半導体装置の製造歩留まりを向上できる。
【００４４】
（ｂ） 製造方法
図４乃至図９を用いて、本発明の第１の実施形態に係る半導体装置の製造方法について、説明する。尚、ここでは、図１のＣ−Ｃ線に対応する断面を用いて、各工程について、説明する。
【００４５】
はじめに、図５に示すように、ウェハ１上にレジストが塗布される。フォトリソグラフィー技術を用いて、レジストに所定のパターニングが施され、レジストマスク９０が、素子領域５１，５２とアライメント領域３０との間のウェハ１上に形成される。このレジストマスク９０をマスクとして、ウェハ１が、例えば、ＲＩＥ（Reactive Ion Etching）法によって、エッチングされる。
これによって、ウェハ（半導体基板）１表面に対して垂直方向に突出した凸部９１，９２が、ウェハ１の凸部形成領域７１，７２内に、形成される。
【００４６】
次に、図６に示すように、ダイシングエリア３Ａ内のアライメント領域３０内に溝が形成され、この溝内に、絶縁膜から構成されるアライメントマーク３５が埋め込まれる。
【００４７】
素子領域５１，５２内においては、素子分離領域内に溝が形成され、形成された溝に、素子分離絶縁膜２０が形成される。これによって、素子領域５１，５２内にアクティブ領域が区画される。そして、素子領域５１，５２内の所定の領域に、ＭＩＳトランジスタＴｒや抵抗素子１５、メモリセル（図示せず）などの素子が、ＣＶＤ（Chemical Vapor Deposition）法などの薄膜堆積技術、フォトリソグラフィー技術やＲＩＥ法などを用いて、形成される。
【００４８】
例えば、ＭＩＳトランジスタＴｒの製造工程は、はじめに、ゲート絶縁膜１１が、例えば熱酸化法を用いて、アクティブ領域（ウェハ１）表面に形成される。次に、ゲート絶縁膜１１上に、例えばポリシリコン膜がＣＶＤ法を用いて、堆積される。さらに、ポリシリコン膜上に、マスク層（例えば、窒化シリコン膜）９３が形成される。そして、マスク層９３がフォトリソグラフィー技術によってパターニングされ、転写されたパターンに基づいて、ポリシリコン膜がＲＩＥ法によって加工される。これによって、所定のパターンのゲート電極１２が形成される。そして、形成されたゲート電極１２（マスク層９３）をマスクに用いて、ソース／ドレイン拡散層１３が、イオン注入法を用いてウェハ１内に形成される。
抵抗素子１５は、所定のサイズのアクティブ領域内に、例えば、所定のドーズ量のイオン注入によって、拡散層１５を形成することで、作製される。
また、ダミー層１９Ａは、例えば、ＭＩＳトランジスタＴｒのゲート電極と同時の工程で、素子分離絶縁膜２０上に形成される。
半導体装置を構成する複数の素子がウェハ上に形成された後、第１層間絶縁膜４１が、例えば、ＣＶＤ法を用いて、ウェハ１上に形成される。この際、ゲート電極１２、ダミー層１９Ａ及び凸部９１，９２が設けられた領域５１，５２，７１，７２内において、これらの領域５１，５２，７１，７２上方の層間絶縁膜４１上面は、パターンが設けられていない領域（例えば、アライメント領域３０）上方の層間絶縁膜４１上面よりも、盛り上がる。
【００４９】
尚、凸部９１，９２の上端は、ゲート電極１２の上端よりも低い位置にあり、素子領域５１，５２としてのウェハ（半導体基板）１表面よりも、高い位置にある。
【００５０】
続いて、図７に示すように、層間絶縁膜４１上面が、ゲート電極１２上のマスク層９３をストッパとして、ＣＭＰ法によって、平坦化される。本実施形態のように、凸部９１，９２が素子領域５１，５２とアライメント領域３０との間の領域７１，７２内に設けられることによって、アライメント領域３０近傍の被覆率は上昇する。
これによって、層間絶縁膜４１上面に、規模の大きなディッシングＺが発生するのを抑制できる。つまり、アライメント領域３０（ダイシングエリア３Ａ，３Ｂ）内の層間絶縁膜４１にディッシングが発生しても、そのディッシングＺが、凸部形成領域７１，７２をまたがって素子領域５１，５２内に広がるのを防止できる。
【００５１】
尚、ＣＭＰ法による層間絶縁膜４１上面の平坦化の後、ゲート電極１２上のマスク層９３を除去して、ゲート電極１２をシリサイド化させてもよい。
【００５２】
そして、図８に示すように、第２層間絶縁膜４２が、例えばＣＶＤ法を用いて第１層間絶縁膜４１上に形成される。第１及び第２層間絶縁膜４１，４２に対して、フォトリソグラフィー技術を用いて、パターニングが施される。形成されたパターンに基づいて、層間絶縁膜４１，４２がＲＩＥ法によってエッチングされ、コンタクトホール及び配線溝が、層間絶縁膜４１，４２内の所定の形成位置に形成される。そして、コンタクトプラグＣＰ１及び第１メタル配線Ｍ０が、ダマシン法を用いて、形成されたコンタクトホール及び配線溝に埋め込まれる。この第２層間絶縁膜４２の上端には、ディッシングＺに起因して、窪みＺ’が発生する。
【００５３】
上記のように、第１層間絶縁膜４１に対する平坦化処理工程（図７参照）において、凸部９１，９２が設けられることによって、アライメント領域３０上方の層間絶縁膜４１上面に発生するディッシングＺの規模は小さくなる。
【００５４】
このため、図９に示すように、第２層間絶縁膜４２上面が下層のディッシングＺに起因して窪んでも、発生した窪みＺ’の規模は、素子領域５１，５２内に入り込むような大きさにならない。
【００５５】
この後、図４に示すように、複数のメタル配線Ｍ１，Ｍ２、ビアコンタクトＶ１，Ｖ２及び層間絶縁膜４３〜４６が、図８に示す工程とほぼ同様の工程によって、順次形成される。この際、下層の層間絶縁膜４１に発生したディッシングＺの規模は小さいため、ディッシングの影響を受けて層間絶縁膜４３〜４６上面に発生する窪みＺ’も小さくなり、発生した窪みＺ’が素子領域５１，５２内にまで入り込むことは。それゆえ、層間絶縁膜４３〜４６を用いている各配線層において、窪みＺ’内の配線材料の残渣（図示せず）が素子領域５１，５２内で悪影響を及ぼすことは無く、配線材料の残渣に起因する配線間ショートの発生を防止できる。
以上の工程によって、ウェハ１内の複数の半導体チップエリア２１〜２４内の各々に、多層配線構造を有する半導体装置が作製される。
【００５６】
本発明の第１の実施形態においては、半導体チップエリア２１，２２内の素子領域５１，５２とダイシングエリア３Ａ内のアライメント領域３０との間に、凸部形成領域７１，７２が設けられ、この凸部形成領域７１，７２内に、ウェハ１表面に対して垂直方向に突起した凸部９１，９２が形成される。この凸部９１，９２上端は、ウェハ（半導体基板）１表面よりも高い位置にあり、ゲート電極１２上端よりも低い位置にある。
本実施形態のように、ダミーパターンを形成できないアライメント領域３０に隣接する領域７１，７２内に、凸部９１，９２を配置することによって、アライメント領域３０近傍の被覆率の低下を軽減できる。そのため、積層された層間絶縁膜の最下層に形成された第１層間絶縁膜４１上面に発生するディッシングＺの規模（大きさ）を、小さくできる。
【００５７】
このように、最下層の層間絶縁膜４１上面のディッシングＺを小さくできるので、最下層の層間絶縁膜４１よりも上層の層間絶縁膜４２〜４６で発生するディッシングに起因した窪みＺ’の大きさも、小さくできる。このため、ディッシングＺ及びディッシングに起因した窪みＺ’が、素子領域５１，５２内に入り込むのを抑制できる。
【００５８】
それゆえ、ディッシングに起因して、層間絶縁膜４２〜４６上面に、ダイシングエリア３Ａ内から素子領域５１，５２内にまで入り込むような窪みが発生しないので、図８及び図９を用いて説明したように、ディッシングＺ内及び窪みＺ’内に残存した配線材料が、素子領域５１，５２内に形成された半導体装置の配線不良（例えば、配線間ショート）を引き起こすことはない。
したがって、本発明の第１の実施形態によれば、半導体装置の製造歩留まりを向上できる。
【００５９】
（ｃ） 補足例
本発明の第１の実施形態においては、素子領域５１，５２とアライメント領域３０との間の領域７１，７２内に、凸部９１，９２を設けた構造によって、層間絶縁膜４１に発生したディッシング及びそれに起因する窪みが、半導体チップエリア（素子領域５１，５２）内まで拡大するのを抑制する技術について述べた。
【００６０】
但し、凸部９１，９２のｘ方向の幅、２つの凸部９１，９２の間隔を、最適化することによって、アライメント領域３０上に発生するディッシングを完全に抑制することも可能である。この場合、図１０に示すように、素子領域５１，５２とアライメント領域３０上方の層間絶縁膜４１上端は平坦になり、上層に形成される層間絶縁膜４２〜４６にディッシングに起因する窪みも発生しなくなる。
【００６１】
この場合においても、本実施形態においては、ディッシングに起因する配線間ショートを防止できる。したがって、本発明の第１の実施形態によれば半導体装置の製造歩留まりを向上できる。
【００６２】
また、上述の例では、図７に示す層間絶縁膜４１上面の平坦化処理後も、マスク層９３がトランジスタのゲート電極１２上に残存された例を示している。
【００６３】
ゲート電極１２上のマスク層９３も配線パターン（ゲート）の一部としてみなし、ゲート電極１２とマスク層９３とを１つの積層体とした場合、例えば、図７に示される工程において、その積層体（マスク層／ゲート電極）上端が、凸部形成領域７１，７２内の凸部９１，９２上端よりも高い位置にあれば、マスク層９３をストッパとして、層間絶縁膜４１上面を平坦化できる。それゆえ、凸部９１，９３上端は、マスク層９３とゲート電極１２の界面より高い位置、又は、その界面と同じ位置にあってもよい。
【００６４】
（３） 第２の実施形態
図１１乃至図１３を参照して、本発明の第２の実施形態について、説明する。尚、本実施形態においては、第１の実施形態と同じ部材に関しては、第１の実施形態と同じ符号を付し、その説明は必要に応じて行う。
【００６５】
（ａ） 構造
図１１を用いて、本発明の第２の実施形態に係る半導体装置の構造について説明する。図１１は、図１のＣ−Ｃ線に対応した断面を模式的に示した断面構造図である。
【００６６】
第１の実施形態において、凸部形成領域７１，７２内に設けられる凸部９１，９２は、ウェハ１を切り出して形成されている。しかし、凸部９１，９２は、半導体基板表面に対して垂直方向に突起していればよく、凸部９１，９２の構成部材は、限定されない。
例えば、図１１に示すように、凸部９１，９２は、絶縁膜１４Ｂ，９３と導電膜１９Ｂとから構成されていてもよい。
【００６７】
半導体装置は、例えば、２０Ｖ〜３０Ｖの電位をしきい値電圧とする高耐圧系ＭＩＳトランジスタと、高耐圧系ＭＩＳトランジスタよりも低いしきい値電圧の低耐圧ＭＩＳトランジスタ（例えば、図４中のトランジスタＴｒ）とを、有している。
【００６８】
高耐圧系トランジスタＨＴｒのゲート絶縁膜１４Ａの膜厚は、十分大きなゲート耐圧を確保するために、低耐圧系トランジスタのゲート絶縁膜の膜厚よりも厚い。それゆえ、高耐圧系ＭＩＳトランジスタＨＴｒのゲート絶縁膜１４Ａは、低耐圧系ＭＩＳトランジスタのゲート絶縁膜とは別途の工程で形成される。但し、高耐圧系ＭＩＳトランジスタＨＴｒのゲート電極１２は、低耐圧系ＭＩＳトランジスタのゲート電極と同じ工程で形成される。
【００６９】
凸部９１，９２を構成している絶縁膜１１Ｂは、例えば、半導体装置を構成する低耐圧系ＭＩＳトランジスタのゲート絶縁膜と同時に形成される。また、本実施形態の凸部９１，９２において、絶縁膜１１Ｂ上の導電膜１９Ｂは、例えば、低耐圧系ＭＩＳトランジスタＴｒのゲート電極１２と同時に形成される。但し、導電膜１９Ｂは、電気的な機能を有さないダミー層である。以下、導電層１９Ｂのことをダミー層１９Ｂと呼ぶ。また、ダミー層１９Ｂ上には、マスク層と同時に形成された絶縁層９３も配置されている。
【００７０】
このように、本実施形態で述べる凸部９１，９２は、低耐圧系ＭＩＳトランジスタＴｒのゲート電極とほぼ同じ構造を有している。
【００７１】
本実施形態のように、絶縁層１４Ｂと導電層１９Ｂとから構成される凸部９１，９２であっても、第１の実施形態と同様に、ダミーパターンを配置できないアライメント領域３０近傍の被覆率を向上でき、アライメント領域３０内で発生するディッシングの規模が大きくなるのを抑制する。そして、本実施形態では、下層の層間絶縁膜４１に発生するディッシングが小さくなるので、上層の層間絶縁膜４２〜４６上面に、素子領域５１，５２内まで広がるような大きな窪みが形成されるのを防止できる。このように、層間絶縁膜４２〜４６に発生する窪みに残存した配線材料が、素子領域５１，５２に入り込むことは無いので、配線材料の残渣による半導体装置の配線間ショートは発生しない。
【００７２】
したがって、本発明の第２の実施形態においても、半導体装置の製造歩留まりを向上できる。
【００７３】
（ｂ） 製造方法
以下、図１２及び図１３を用いて、本発明の第２の実施形態に係る半導体装置の製造工程について、説明する。尚、図１２及び図１３は、図１１と同様に図１のＣ−Ｃ線に対応する断面を示した工程図である。
【００７４】
はじめに、図１２に示すように、素子領域５１，５２のうち、高耐圧ＭＩＳトランジスタを形成する領域（以下、高耐圧領域と呼ぶ）内のウェハ１上面がエッチングされ、ウェハ１内に凹部Ｕが形成される。この際、アライメント領域３０及び凸部形成領域７１，７２は、エッチングされないように、レジスト（図示せず）によって覆われている。続いて、高耐圧系ＭＩＳトランジスタのゲート絶縁膜１４が、例えば、熱酸化法やＣＶＤ法を用いて形成される。
【００７５】
次に、高耐圧領域（凹部）内にレジストマスク９５Ａが、例えば、フォトリソグラフィー技術を用いて形成される。
【００７６】
尚、高耐圧領域内のゲート絶縁膜１４上端と、高耐圧領域以外の領域のウェハ１表面がほぼ一致する高さになるように、高耐圧領域内に凹部Ｕを形成することが好ましい。
【００７７】
続いて、図１３に示すように、凸部形成領域内７１，７２及び低耐圧系ＭＩＳトランジスタなど他の素子を形成する領域の絶縁膜が、例えば、ウェットエッチング又はＲＩＥ法などを用いて、除去され、高耐圧領域内にのみ絶縁膜１４Ａが残存する。
【００７８】
この後、第１の実施形態の図６に示す工程と同様の工程で、アライメントマーク３５や半導体装置を構成する複数の素子が、アライメント領域３０内及び素子領域５１，５２内にそれぞれ形成される。
【００７９】
この工程において、図６に示す低耐圧系ＭＩＳトランジスタのゲート絶縁膜の形成と同時に、凸部形成領域７１，７２内のウェハ１表面上に、絶縁膜１１Ｂ上が形成される。そして、凸部形成領域７１，７２内に形成された絶縁膜１１Ｂ上に、低耐圧系ＭＩＳトランジスタＴｒのゲート電極の形成と同時に、ダミー層１９Ｂが形成される。尚、凸部９１，９２を所定の形状に加工するため、ダミー層１９Ｂ上には、マスク層９３が形成されている。また、高耐圧系ＭＩＳトランジスタＨＴｒのゲート電極１４Ａは、ダミー層１９Ｂと同じ材料を用いて同時に形成される。
このように、絶縁膜１４Ｂ，９３及びダミー層（導電層）１９Ｂとから構成される凸部９１，９２が、凸部形成領域７１，７２内に形成される。尚、本実施形態の凸部９１，９２は、低耐圧系トランジスタのゲート電極と同時に形成されるため、ゲート電極上端の位置と凸部９１，９２上端の位置は同じになる。
凸部９１，９２及び素子が形成された後、層間絶縁膜４１がウェハ１上に形成される。
【００８０】
この後、図７乃至図９に示す工程、続いて、図４に示す工程と同様の工程を用いて、層間絶縁膜４２〜４６及び配線層Ｍ０〜Ｍ２が順次形成され、本実施形態に係る半導体装置が完成する。
【００８１】
以上のように、本実施形態において、凸部形成領域７１，７２内に凸部９１，９２が形成され、本実施形態の凸部９１，９２は、絶縁膜１４Ｂ，９３と導電層（ダミー層）１９Ｂとから構成される。
【００８２】
本実施形態においても、半導体チップエリア２１，２２内の素子領域５１，５２とダイシングエリア３Ａ内のアライメント領域３０との間の領域７１，７２内に、凸部９１，９２を配置することによって、アライメント領域３０近傍の被覆率が向上し、層間絶縁膜４１に発生するディッシングの規模を小さくできる。この結果、ディッシングの影響を受けて発生する上層の層間絶縁膜４２〜４６の窪みに関しても、その規模が小さくできる。つまり、本実施形態では、素子領域５１，５２に入り込むような大きな窪みは発生せず、窪み内の配線材料の残渣が、素子領域５１，５２に形成される半導体装置に対して、配線間ショートなどの配線不良を引き起こすこともない。
【００８３】
したがって、本発明の第２の実施形態に係る半導体装置においても、第１の実施形態と同様に、半導体装置の製造歩留まりを向上できる。
【００８４】
尚、本実施形態において、導電層と絶縁層とから構成される凸部９１，９２について述べたが、これに限定されず、導電層の単層構造となる凸部９１，９２や、例えば、素子分離絶縁膜２０と同時に形成される絶縁膜からなる凸部９１，９２であっても良いのはもちろんである。
【００８５】
２． 変形例
図１４乃至図１６を用いて、本発明の実施形態の変形例について説明する。
【００８６】
第１及び第２実施形態においては、凸部形成領域７１，７２を半導体チップエリア２１，２２内の端部に設け、素子領域５１，５２の周囲が凸部形成領域７１，７２によって取り囲まれた構造を有する半導体装置について、説明した。
【００８７】
はじめに、図１４及び図１５を用いて、本発明の実施形態の一変形例について、説明する。図１４は、本変形例の構造を示す平面図であり、図１５は図１４のＤ−Ｄ線に対応する断面を示している。
【００８８】
但し、凸部９１，９２を設けることで、層間絶縁膜に発生するディッシングの規模（大きさ）を小さくできれば良く、凸部形成領域７１，７２の配置箇所は、半導体チップエリア２１，２２の端部に限定されるものではない。
【００８９】
例えば、図１４及び図１５に示すように、半導体チップエリア２１，２２内に第１素子領域５Ａ１，５Ａ２と第２素子領域５Ｂ１，５Ｂ２が設けられ、凸部形成領域７１，７２は、第１素子域５Ａ１，５Ａ２と第２素子領域５Ｂ１，５Ｂ２との間に設けられていてもよい。図１４に示す例において、半導体チップエリア２１，２２の構造は、凸部形成領域７１，７２が第１素子領域５Ａ１，５Ａ２の周囲を取り囲み、さらに、第２素子領域５Ｂ１，５Ｂ２が凸部形成領域７１，７２の周囲を取り囲む構造となっている。但し、素子領域５Ａ１，５Ａ２，５Ｂ１，５Ｂ２と凸部形成領域７１，７２のレイアウトは、図１４に示す例に限定されるものではない。
【００９０】
図１５に示す例において、第１素子領域５Ａ１，５Ａ２内には、ＭＩＳトランジスタが設けられ、第２素子領域５Ｂ１，５Ｂ２内には、例えば、ガードリングＧＲが設けられている。第２素子領域５Ｂ１，５Ｂ２は、例えば、ガードリングＧＲのように、メモリセルやその制御素子に比較して重要度の低い部材が形成された領域や、素子として機能しないダミー素子が形成された領域である。但し、第２素子領域は、抵抗素子など半導体装置に対して機能を有する素子が形成された領域であってもよいのはもちろんである。
【００９１】
また、図１６を用いて、図１４及び図１５とは異なる変形例について説明する。
凸部形成領域７１，７２（凸部９１，９２）は、アライメント領域３０のように、ダミーパターンを配置できない領域と素子領域５１，５２との間に設け、ダミーパターンを配置できない領域近傍の被覆率を向上できればよい。
【００９２】
それゆえ、例えば、図１６に示すように、凸部形成領域７１，７２は、アライメント領域３０と隣接している素子領域５１，５２のｘ方向の一端及び他端にのみ設けられてもよい。
【００９３】
この場合、素子領域５１，５２（半導体チップエリア２１，２２）のｙ方向の一端及び他端に、凸部形成領域を設けなくともよくなり、半導体チップエリア２１，２２のサイズを縮小することができる。
【００９４】
以上のように、本変形例においても、第１及び第２の実施形態と同様に、ディッシングの規模（大きさ）を縮小でき、ディッシング及びこれに起因する窪みに残存した配線材料によって、素子領域５１，５２に形成された半導体装置に配線間ショートが引き起こされるのを防止できる。
【００９５】
したがって、本発明の実施形態の変形例の半導体装置によれば、半導体装置の製造歩留まりを向上できる。
【００９６】
３． 適用例
図１７乃至図１９を用いて、本発明の実施形態の適用例について、説明する。尚、第１及び第２の実施形態と同一部材に関しては、同一符号を付し、説明は省略する。
図１９は、本発明の実施形態の適用例である半導体チップの全体構成を示している。図１７及び図１８は、本発明の実施形態が適用された半導体チップ２０のｘ方向及びｙ方向に沿う断面構造を、それぞれ模式的に示している。
【００９７】
図１７乃至図１９に示す例において、半導体チップ２０はメモリチップであって、素子領域５１は、メモリセルアレイ１００と、例えば、ロウデコーダやセンスアンプ、制御回路のような周辺回路が形成された周辺回路領域１２０とから構成されている。
【００９８】
メモリセルアレイ１００は、例えば、ＮＡＮＤフラッシュメモリの構成となっている。この場合、メモリセルアレイ１００内には、複数のＮＡＮＤセルユニットが設けられ、図１７においては、１つのＮＡＮＤセルユニットを図示している。１つのＮＡＮＤセルユニットは、電流経路がｙ方向に直列接続された複数のメモリセルＭＣと、この直列接続されたメモリセルＭＣの一端及び他端に設けられた選択トランジスタＳＴＤ，ＳＴＳとから構成される。
【００９９】
メモリセルＭＣは、例えば、フローティングゲート電極１６とコントロールゲート電極１８とを有するスタックゲート構造のＭＩＳトランジスタである。
【０１００】
フローティングゲート電極１６は、半導体基板（ウェハ）１表面のゲート絶縁膜（トンネル絶縁膜）１１Ａ上に配置される。フローティングゲート電極１６は、電子（データ）を保持する電荷蓄積層として機能する。
フローティングゲート電極１６上には、電極間絶縁膜１７を介して、コントロールゲート電極１８が配置される。コントロールゲート電極１８はｘ方向に延在し、ｘ方向に隣接する複数のメモリセルＭＣによって共有される。コントロールゲート電極１８はワード線として機能する。
【０１０１】
例えば、コントロールゲート電極１８の上部は、シリサイド化される。シリサイド処理は、形成されたゲート電極１８上のマスク層をストッパとして、層間絶縁膜４１上面を平坦にした後に、コントロールゲート電極１８上のマスク層が剥離されて、実行される。そのため、この場合には、コントロールゲート電極１８上には、マスク層が残存しない構造となる。
【０１０２】
ｙ方向に隣接するメモリセルＭＣは、ソース／ドレイン拡散層１３Ａを共有して、その電流経路が直列接続される。
【０１０３】
尚、メモリセルＭＣの構造は、スタックゲート構造に限定されず、ＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductor）構造でもよい。
【０１０４】
選択トランジスタＳＴＤ，ＳＴＳは、メモリセルＭＣと同時に形成されるため、メモリセルＭＣとほぼ同じ構造を有している。但し、選択トランジスタＳＴＤ，ＳＴＳのゲート電極１２は、フローティングゲート電極１６と同時に形成された導電層とコントロールゲート電極１８と同時に形成された導電層とが、それらの導電層間に介在する電極間絶縁膜に形成された開口部を経由して接続されている。選択トランジスタＳＴＤ，ＳＴＳのゲート電極１２は、セレクトゲート線として機能する。
【０１０５】
選択トランジスタＳＴＤ，ＳＴＳは、隣接するメモリセルＭＣと一方のソース／ドレイン拡散層１３Ａを共有し、その電流経路がメモリセルＭＣの電流経路に直列接続されている。
【０１０６】
ＮＡＮＤセルユニット内のソース側選択トランジスタＳＴＳのソース／ドレイン拡散層１３Ｓは、ソース線コンタクトＳＣを経由して、ソース線ＳＬ（第１メタル配線）に接続される。ＮＡＮＤセルユニット内のドレイン側選択トランジスタＳＴＤのソース／ドレイン拡散層１３Ｄは、ビット線コンタクトＢＣ及び第１メタル配線を経由して、ビット線ＢＬ（第２メタル配線）に接続される。
【０１０７】
周辺回路領域１２０には、高耐圧／低耐圧ＭＩＳトランジスタＨＴｒ，Ｔｒが設けられている。これらのＭＩＳトランジスタＨＴｒ，Ｔｒのゲート電極１２も、メモリセルＭＣと同時に形成されるため、選択トランジスタＳＴＤ，ＳＴＳと同じ積層構造を有している。
ＭＩＳトランジスタＨＴｒ，Ｔｒのソース／ドレイン拡散層１３及びゲート電極１２は、コンタクトプラグＣＰ１を経由して、メタル配線Ｍ０〜Ｍ２に接続される。
【０１０８】
尚、メモリセルのコントロールゲート電極をシリサイド化させた場合には、選択トランジスタ及びＭＩＳトランジスタのゲート電極１２上端もシリサイド化される。それゆえ、選択トランジスタ及びＭＩＳトランジスタのゲート電極１２上端にも、マスク層は残存しない。
【０１０９】
また、このメモリチップ２０に設けられる抵抗素子として、第１及び第２の実施形態で述べた拡散層抵抗素子の代わりに、フローティングゲート電極１６と同時に形成される導電層を抵抗体１６Ｒとした抵抗素子を用いてもよい。このような抵抗素子においては、コントロールゲート電極と同時に形成される導電層１８Ｃはコンタクトとして機能し、絶縁膜１７に形成された開口部を介して、抵抗体１６Ｒに接続される。抵抗体（抵抗素子）１６Ｒは導電層１８Ｃ及びコンタクトプラグＣＰ２を経由して、メタル配線Ｍ０〜Ｍ２に接続される。
【０１１０】
そして、凸部形成領域７１は、素子領域５１を取り囲むように、メモリチップ２０の端部と素子領域５１との間に設けられている。凸部形成領域７１内には、凸部９１が設けられている。尚、図１８及び図１９に示すように、本適用例で述べられる凸部９１は、半導体基板（ウェハ）１から切り出された突起部であるが、凸部９１はメモリセルＭＣのスタックゲート構造１６，１８又は低耐圧ＭＩＳトランジスタＴｒのゲート構造１１，１２と同じ構造の導電層と絶縁層からなる積層体でもよい。
【０１１１】
本適用例において、凸部９１上端は、メモリセルＭＣのスタックゲート電極１６，１８上端よりも低い位置にある。また、凸部９１の上端は、半導体基板１（メモリセル形成領域）表面よりも高い位置にある。尚、図１８においては、凸部９１の上端は、例えば、高耐圧／低耐圧ＭＩＳトランジスタＨＴｒ，Ｔｒを形成する領域を区画する素子分離絶縁膜の上端よりも高い位置にある。
【０１１２】
第１及び第２の実施形態で述べたように、凸部９１を設けることで、半導体装置（メモリチップ）の製造工程において、下層の層間絶縁膜４１に発生するディッシングの規模（大きさ）を小さくでき、ディッシングに起因する上層の層間絶縁膜４２〜４６の窪みの規模も小さくできる。それゆえ、素子領域５１内にまで入り込む大きな窪みが発生することはなく、窪み内に残存する配線材料が、メモリセルアレイ１００内及び周辺回路領域１２０内に形成された素子に悪影響を及ぼすことはない。
【０１１３】
それゆえ、本実施形態の適用例のように、配線材料の残渣による配線間ショートが発生しないメモリチップ２０を提供できる。
【０１１４】
したがって、本発明の実施形態によれば、本発明の実施形態の適用例のような半導体装置（例えば、メモリチップ）の製造歩留まりを向上できる。
【０１１５】
尚、本適用例においては、メモリチップとなる半導体チップを例に説明を行ったが、それに限定されず、ロジック回路などの他の半導体集積回路を形成した半導体チップであってもよいのは、もちろんである。また、本発明の実施形態の変形例を適用した半導体チップであっても同様の効果が得られるのはもちろんである。
【０１１６】
４． その他
本発明の例は、半導体装置の製造歩留まりを向上できる。
【０１１７】
本発明の例は、上述の実施形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施形態の構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【０１１８】
【図１】本発明の実施形態に係る半導体装置の基本構成を説明するための平面図。
【図２】図１のＡ−Ａ線に沿う断面図。
【図３】図１のＢ−Ｂ線に沿う断面図。
【図４】第１の実施形態に係る半導体装置の構造を模式的に示す断面図。
【図５】第１の実施形態に係る半導体装置の製造工程の一工程を示す図。
【図６】第１の実施形態に係る半導体装置の製造工程の一工程を示す図。
【図７】第１の実施形態に係る半導体装置の製造工程の一工程を示す図。
【図８】第１の実施形態に係る半導体装置の製造工程の一工程を示す図。
【図９】第１の実施形態に係る半導体装置の製造工程の一工程を示す図。
【図１０】第１の実施形態の補足例を説明するための図。
【図１１】第２の実施形態に係る半導体装置の構造を模式的に示す断面図。
【図１２】第２の実施形態に係る半導体装置の製造工程の一工程を示す図。
【図１３】第２の実施形態に係る半導体装置の製造工程の一工程を示す図。
【図１４】実施形態の変形例を説明するための平面図。
【図１５】図１４のＤ−Ｄ線に沿う断面を模式的に示す図。
【図１６】本発明の実施形態の変形例を説明するための平面図。
【図１７】本発明の実施形態の適用例を説明するためのレイアウト図。
【図１８】本発明の実施形態の適用例を説明するための断面図。
【図１９】本発明の実施形態の適用例を説明するための断面図。
【符号の説明】
【０１１９】
１：ウェハ、２１〜２４：半導体チップエリア、３Ａ，３Ｂ：ダイシングエリア、３０：アライメント領域、３５：アライメントマーク、５１，５２：素子領域、７１，７２：凸部形成領域、９１〜９２：凸部、１１，１１Ａ，１４Ａ：ゲート絶縁膜、１２：ゲート電極、１３：ソース／ドレイン拡散層、１５：拡散層、１６：フローティングゲート電極、１６Ｒ：抵抗層、１７：ゲート間絶縁膜、１８：コントロールゲート電極（ワード線）、１４Ａ，１９Ａ，１９Ｂ：ダミー層、ＣＰ：コンタクトプラグ、Ｖ１〜Ｖ２：ビアコンタクト、２０：素子分離絶縁膜、Ｍ０〜Ｍ２：配線層、４１〜４２：層間絶縁膜、９０，９５Ａ：レジストマスク、９３：マスク層。
【特許請求の範囲】
【請求項１】
ウェハと、
前記ウェハ内に設けられ、第１及び第２半導体チップエリアと、
前記第１及び第２半導体チップ内の各々に設けられ、トランジスタが形成される第１素子領域と、
前記第１及び第２半導体チップ間に設けられるダイシングエリアと、
前記ダイシングエリア内に設けられ、アライメントマークが形成されるアライメント領域と、
前記第１素子領域と前記アライメント領域との間に設けられ、前記ウェハ表面に対して垂直方向に突出した凸部を有する凸部形成領域と、
を具備し、
前記凸部の上端は、前記ウェハ表面より高い位置にあり、前記トランジスタのゲート電極の上端以下の位置にある、
ことを特徴とする半導体装置。
【請求項２】
前記凸部形成領域は、前記第１及び第２半導体チップエリア内に設けられることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記凸部形成領域は、前記第１素子領域を取り囲むように設けられることを特徴とする請求項１又は２のいずれか１項に記載の半導体装置。
【請求項４】
前記凸部形成領域と前記ダイシング領域との間に設けられ、前記第１及び第２半導体チップエリアの各々に含まれる第２素子領域を、さらに具備することを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項５】
半導体基板と、
前記半導体基板内に設けられ、多層配線構造を有するトランジスタが形成される素子領域と、
前記半導体基板の端部と前記素子領域との間の領域内に設けられ、半導体基板表面に対して垂直方向に突出した凸部と、を具備し、
前記凸部の上端は、前記半導体基板表面より高い位置にあり、前記トランジスタのゲート電極の上端以下の位置にある、ことを特徴とする半導体装置。
【請求項１】
ウェハと、
前記ウェハ内に設けられ、第１及び第２半導体チップエリアと、
前記第１及び第２半導体チップ内の各々に設けられ、トランジスタが形成される第１素子領域と、
前記第１及び第２半導体チップ間に設けられるダイシングエリアと、
前記ダイシングエリア内に設けられ、アライメントマークが形成されるアライメント領域と、
前記第１素子領域と前記アライメント領域との間に設けられ、前記ウェハ表面に対して垂直方向に突出した凸部を有する凸部形成領域と、
を具備し、
前記凸部の上端は、前記ウェハ表面より高い位置にあり、前記トランジスタのゲート電極の上端以下の位置にある、
ことを特徴とする半導体装置。
【請求項２】
前記凸部形成領域は、前記第１及び第２半導体チップエリア内に設けられることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記凸部形成領域は、前記第１素子領域を取り囲むように設けられることを特徴とする請求項１又は２のいずれか１項に記載の半導体装置。
【請求項４】
前記凸部形成領域と前記ダイシング領域との間に設けられ、前記第１及び第２半導体チップエリアの各々に含まれる第２素子領域を、さらに具備することを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項５】
半導体基板と、
前記半導体基板内に設けられ、多層配線構造を有するトランジスタが形成される素子領域と、
前記半導体基板の端部と前記素子領域との間の領域内に設けられ、半導体基板表面に対して垂直方向に突出した凸部と、を具備し、
前記凸部の上端は、前記半導体基板表面より高い位置にあり、前記トランジスタのゲート電極の上端以下の位置にある、ことを特徴とする半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【公開番号】特開２０１０−８０７２５（Ｐ２０１０−８０７２５Ａ）
【公開日】平成２２年４月８日（２０１０．４．８）
【国際特許分類】
【出願番号】特願２００８−２４８３１９（Ｐ２００８−２４８３１９）
【出願日】平成２０年９月２６日（２００８．９．２６）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２２年４月８日（２０１０．４．８）
【国際特許分類】
【出願日】平成２０年９月２６日（２００８．９．２６）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
[ Back to top ]