【課題】レーザトリミングを行う際に、多層膜でレーザが反射した場合に生じる影響を十分に抑制できる薄膜抵抗を有する半導体装置を提供する。
【解決手段】薄膜抵抗９の下方において、薄膜抵抗９と対応する位置にレーザを全反射する金属膜６を配置する。このような構造では、薄膜抵抗９をトリミングする際に、基板上方からレーザを照射すると、薄膜抵抗９を貫通した後、薄膜抵抗９よりも下方に透過していくが、薄膜抵抗９の下方に金属膜６が配置されているため、金属膜６にて透過してきたレーザが全反射される。このため、金属膜６よりも下方にレーザが透過されないようにでき、レーザトリミングを行う際に、金属膜６よりも下方の多層膜でレーザが反射した場合に生じる影響を十分に抑制することが可能となる。 （もっと読む）

【課題】様々な電子デバイス、光学デバイス等でしばしば用いられている平行な２本線パターンを高精度に形成するパターン形成方法提供することを目的とする。
【解決手段】基板上に薄膜を形成し、薄膜の物性を変化させるような第１のエネルギー値１３と、前記第１のエネルギー値１３より大きく前記薄膜を取り除くような第２のエネルギー値１４とを有した凸型のエネルギーの強度分布１２を持った１本の収束エネルギービームを前記薄膜に照射し、前記薄膜の物性を変化させることにより、２本の互いに平行なパターンを同時に形成することを特徴とする。 （もっと読む）

【課題】 半導体基板のストリートに合金層を形成すること無く、しかもバリア層の横方向エッチングであるサイドエッチング量が少ない半導体装置および半導体装置の製造方法を提供する。
【解決手段】 半導体装置の入出力端子となる電極パッド２と、電極パッド２上に順次設けるバリア層および共通電極層６と、この共通電極層６上に設ける突起電極１１を有する半導体装置において、バリア層は、２層からなるとともに、突起電極１１材料または共通電極層６材料と電極パッド２材料とが相互に拡散することを抑制する材料からなり、共通電極層６側の第２のバリア層５は、電極パッド２側の第１のバリア層４より膜厚が薄い半導体装置およびその製造方法により、第２のバリア層５のサイドエッチング量を少なくすることが可能となり、さらに半導体基板のストリートに合金層が形成されることはない。 （もっと読む）

【課題】製造の歩留りを低下させることなく、容易且つ確実に素子特性値が可及的に所望値に近い値に調節されてなる半導体素子を備えた信頼性の高い半導体装置を実現する。
【解決手段】半導体基板の上方に、素子特性の設定値がそれぞれ異なる（FF,Typ,SS）半導体素子を形成し、これらのうちでTypの半導体素子を対象素子として、対象素子の素子特性の実測値を測定し、これらのうちで特定の半導体素子のみについて配線を形成する。ここで、特定の半導体素子は、設定値が、対象素子の実測値と設定値との差異を、各半導体素子（FF,Typ,SS）のうちで最も補償する値とされたものとする。 （もっと読む）

【目的】ヒューズ素子などの被トリミング部材を有する半導体装置において、低コストで高信頼性を確保し精度の良いレーザートリミングができる半導体装置およびその製造方法を提供することにある。
【解決手段】被トリミング部材の位置決めに用いるアライメントマークにおいて、アライメントマーク上を被覆するパッシベーション膜に開口部を設けることで、レーザー光の反射光強度が大きくなり、アライメントマークの位置を高精度で検出できて、高精度なトリミングができるようになる。 （もっと読む）

第１導電層（１０４）とシリケートガラス層（１０６）の縁部を互いに隣接させて、半導体基板（４１）まで延在するビア（１６４）に沿って延在させる。導電体（１１４／１１６）は、ビア（１６４）を通り延在して、半導体基板（４１）と接触する。 （もっと読む）

【課題】新規な電子デバイスあるいは電子回路を製造するための、簡単な原理、構造の製造装置を提供すること。
【解決手段】基板上に、機能性材料を含む液体をインクジェット原理の噴射ヘッドでドットとして付与し、該ドット中の揮発成分を揮発させ、固形分を前記基板上に残留させることによってドットパターンを形成してなる電子デバイスあるいは電子回路の製造装置において、前記液体は、前記機能性材料が呈する色とは別の色を呈する色材を含有する液体である。 （もっと読む）

【課題】チップサイズを縮小することにより、ＬＣＤドライバの製造コストを低減させることのできる技術を提供する。
【解決手段】第１金属膜からなるバンプ６が形成されない領域のパッシベーション膜９上に、第２金属膜からなる容量素子７Ｃ、抵抗素子７Ｒまたはインダクタンス素子７Ｌ等の受動素子を形成する。第１金属膜は金膜、第２金属膜は金膜、ニッケル膜または銅膜であり、あるいは第１金属膜は下層をニッケル膜または銅膜とし上層を金膜とする積層膜、第２金属膜はニッケル膜または銅膜である。さらに、第１金属膜の厚さは第２金属膜の厚さと同じか、あるいは第２金属膜の厚さよりも厚く形成する。 （もっと読む）

【課題】この発明は、薄膜抵抗体を水分から保護することができる配線コンタクト構造を備えた半導体装置を提供することを目的とする。
【解決手段】半導体基板２上の薄膜抵抗体１０を覆うように、中間金属層１２を設ける。中間金属層１２を覆うように絶縁膜１４、１６を積層するとともに、中間金属層１２の一部を露出させるべく絶縁膜１４、１６に径Ｌ_１のコンタクトホールを設ける。コンタクトホールを介して配線１８と中間金属層１２を接続し、最終的にパッシベーション膜４０で配線１８を覆う。中間金属層１２に接する絶縁膜１４は、上層に位置する絶縁膜１６よりも耐湿性の高い膜にする。 （もっと読む）

【課題】構造を複雑化させることなく安定した特性が得られ、さらには抵抗素子を含む回路の高集積化を実現できる半導体装置を提供する。
【解決手段】本発明に係る半導体装置は、基板本体（基板）１０Ａと、基板本体１０Ａ上に形成された半導体素子（インバータＩＮＶ１，ＩＮＶ２）と、半導体素子に接続された配線１２１，１２２と、配線１２１，１２２に形成された抵抗素子Ｒ１，Ｒ２とを備えており、配線１２１，１２２が、積層された複数の導電層１３１，１３２を有しており、異なる抵抗値を有する複数の抵抗素子Ｒ１，Ｒ２が、複数の導電層のうち少なくとも一部の導電層を用いて配線１２１，１２２に形成されていることを特徴とする。 （もっと読む）

【課題】高精度の抵抗部を容易に形成する。
【解決手段】基板Ｐ上に電極パッド及び配線パターン２０、２１が設けられる。配線パターンは、電極パッドの表面から樹脂突起の表面を越えて、電極パッドと逆側の方向に延び、且つ逆側において一部の配線諸元を、他の部分と異ならせて抵抗素子Ｒを形成する。 （もっと読む）

【課題】２値よりも多い情報を記録可能にしたアンチヒューズ素子を提供する。
【解決手段】複数のＭＯＳトランジスタと、複数のＭＯＳトランジスタのソース電極が共通に接続された第１の電極と、複数のＭＯＳトランジスタのゲート電極が共通に接続された第２の電極と、複数のＭＯＳトランジスタのドレイン電極の少なくとも１つと接続される第３の電極と、ドレイン電極および第３の電極の間に設けられた絶縁膜と、を有する。そして、上記絶縁膜においてドレイン電極に対応して少なくとも１箇所が絶縁破壊されることで、絶縁破壊された部位に対応するドレイン電極と第３の電極とが導通する構成である。 （もっと読む）

【課題】半導体チップのサイズを拡大せずに、高機能化を実現可能な半導体チップを提供すること。
【解決手段】本発明の一態様に係る半導体チップは、半導体基板５上に多層配線、及びシールリング１構造を備える半導体チップ１０１であって、シールリング１より内側に区画される内部領域２のみならず、内部領域２より外側に区画される額縁領域３に、チップ内部回路として動作可能な信頼性が確保された半導体素子１２が配設されている。 （もっと読む）

【課題】半導体基板上に形成された二つの抵抗体の段差上にコンタクトプラグが形成された場合に、段差のある抵抗体のコンタクト抵抗を容易かつ正確に測定する方法の提供。
【解決手段】二つの抵抗体３および４が間に絶縁膜を介して一部重なる段差上にコンタクトプラグ８ａ、８ｂ、１０ａおよび１０ｂが形成され、その上に金属配線層７、９ａ、９ｂ、１１ａおよび１１ｂが設けられている。この二つの抵抗体３と４との段差とは反対側の各抵抗体３および４の端部をそれぞれ、抵抗体３および４の端部が互いに対称となるように二つに分岐し、その二つの分岐部にそれぞれ、コンタクトプラグ８ａと８ｂの組および１０ａと１０ｂの組とをれぞれ介して各対応する金属配線層９ａ、９ｂ、１１ａおよび１１ｂにそれぞれ接続して２ヶ所から端子をとる平面レイアウトにしている。 （もっと読む）

【課題】抵抗素子として機能する配線を有し、かつ面積の小さな半導体装置およびその製造方法を提供する。
【解決手段】半導体装置は、半導体基板ＳＢと、半導体基板ＳＢ上に設けられた第２の配線層Ｌ２とを備えている。第２の配線層Ｌ２は、通常の配線ＷＲと、高抵抗配線ＲＥと、通常の配線ＷＲおよび高抵抗配線ＲＥを埋め込む絶縁膜８とを含んでいる。通常の配線ＷＲは、第１の銅部１０Ｗと、第１の銅部１０Ｗの底面側および側面側を覆う第１のバリアメタル膜９Ｗとを有している。高抵抗配線ＲＥは、空洞部ＣＶと、空洞部ＣＶの底面側および側面側を覆う第２のバリアメタル膜１９Ｒとを有している。 （もっと読む）

【課題】 １つの半導体チップに半導体集積回路部分と可動部を有する可動部分とを作り込んだＭＥＭＳ構造を有し、チップの縮小化が可能になると共に動作感知と動作方向検知とが可能になる半導体装置及びその製造方法を提供する。
【解決手段】 ＭＥＭＳ部分の可動部１０は、半導体層１３上の梁２８の上に形成される。梁２８は絶縁膜２６及びポリシリコン膜２７から構成され、抵抗等を利用できる。可動部１０は、層間絶縁膜８、１４に形成された凹部６に配置され、下端が梁２８のポリシリコン膜２７に接合され、上端はフリーである。梁２８が形成された部分には空洞７が形成されており、更に梁部分は中空構造になっている。可動部１０は、チップの加速によって応力を受けて先端部が移動する。チップの移動により、可動部１０と各電極９１〜９８との間の空間の距離が変化し、各電極と可動部１０との間の容量の変化を検出することができる。 （もっと読む）

【課題】ボンディングパッドと半導体基板との間生じる浮遊容量の低減を図ることのできる半導体装置及び同装置の製造方法を提供する。
【解決手段】半導体基板上に複数の絶縁膜から形成される絶縁層を介して形成されたボンディングパッドを有する半導体装置の製造する際に、少なくとも一の絶縁膜形成工程後に、半導体基板の所定領域に形成する半導体素子の導電部と同一材料からなるダミーパッドを、前記導電部と同時に、ダミーパッドの幅よりも広い間隔を空けてドット状に形成し、このダミーパッド上に絶縁膜を形成した後、その絶縁膜を、ダミーパッドの厚み分まで平坦化してダミーパターン層を形成し、このダミーパターン層上に、絶縁膜を介してボンディングパッドを形成する。 （もっと読む）

【課題】薄膜抵抗層を損傷することなく形成して、抵抗値の制御性を向上するとともに、微細化にも有利な薄膜抵抗体の製造方法を提供する。
【課題の解決手段】半導体基板１上に設けた絶縁層２上に薄膜抵抗層３のパターンを形成する工程と、レジストのパターンを用いて薄膜抵抗層３の配線接続領域に金属層６を形成する工程と、レジストを除去した後に金属層６を含む薄膜抵抗層３全体を覆うように層間絶縁膜７を形成する工程と、層間絶縁膜７に金属層６に達する開口部（コンタクトホール）１０を形成する工程と、少なくとも開口部（コンタクトホール）１０を含む領域に金属層６と接続される配線層１２を形成する工程とを、順次施す。 （もっと読む）

【課題】従来の半導体装置では、配線の抵抗を高めることなく容量素子で発生した短絡に起因する配線の溶断を防止することができなかった。
【解決手段】本発明にかかる半導体装置は、互いに平行に配置される複数の第１配線１１と、複数の第１配線１１のそれぞれと直交し、互いに平行に配置される複数の第２配線１２とを有する半導体装置であって、半導体装置は、複数の第１配線１１のいずれか一つに接続される下部電極２４と、複数の第２配線１２のいずれか一つに接続される上部電極２１と、下部電極２４と上部電極２１との間に形成される容量膜２３とを備える容量素子２０を有し、上部電極２１と下部電極２４とのうち少なくとも一方の電極は、その一部の領域に前記電極の幅が前記一部の領域以外よりも狭い幅狭部２２を有するものである。 （もっと読む）

【課題】相変化メモリの記憶層を構成する相変化膜と層間絶縁膜との剥がれを防止すると共に、層間絶縁膜と相変化膜との間に介在する接着層の構成原子が相変化膜内に拡散して相変化膜の特性を変動させる不具合を防止する。
【解決手段】層間絶縁膜２０上には抵抗素子ＲＭ１、ＲＭ２が形成されている。抵抗素子ＲＭ１、ＲＭ２のそれぞれは、プラグ２３（下部電極）と、その上部に積層された接着層２４、記憶層２５および上部電極２６によって構成されている。接着層２４は、記憶層２５と層間絶縁膜２０との界面剥離を防止するために設けられているが、プラグ２３（下部電極）の上面には、接着層２４が設けられていない。 （もっと読む）