半導体装置及びその製造方法
【課題】アナログ回路を構成する抵抗体において、抵抗体の抵抗長が縮小化されることがあっても、アナログ回路を構成する各抵抗体の抵抗値間にバラツキが生じることを抑制する。
【解決手段】アナログ回路を構成する抵抗体３を有する半導体装置であって、半導体基板１上に形成され、長手方向に延びるボディ部３ａと該ボディ部３ａの端部に連接するヘッド部３ｂとを有し、且つシリコンからなる抵抗体３と、抵抗体３のヘッド部３ｂの上部に形成された金属シリサイド膜６と、抵抗体３を覆う層間絶縁膜７中に形成され、金属シリサイド膜６を介して、抵抗体３と電気的に接続するコンタクトプラグ８とを備え、ボディ部３ａとヘッド部３ｂとの境界長は、抵抗体３の抵抗幅よりも大きい。
【解決手段】アナログ回路を構成する抵抗体３を有する半導体装置であって、半導体基板１上に形成され、長手方向に延びるボディ部３ａと該ボディ部３ａの端部に連接するヘッド部３ｂとを有し、且つシリコンからなる抵抗体３と、抵抗体３のヘッド部３ｂの上部に形成された金属シリサイド膜６と、抵抗体３を覆う層間絶縁膜７中に形成され、金属シリサイド膜６を介して、抵抗体３と電気的に接続するコンタクトプラグ８とを備え、ボディ部３ａとヘッド部３ｂとの境界長は、抵抗体３の抵抗幅よりも大きい。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログ回路等を構成する抵抗素子に関し、特に、シリコンからなる抵抗体に関する。
【背景技術】
【０００２】
半導体装置に搭載されるアナログ回路としては、例えば、デジタル−アナログ変換回路（ＤＡＣ回路）のように抵抗体が複数段に配列された構成が挙げられる。具体的には第１に例えば、ＤＡＣ回路のｂｉｔ数が８ｂｉｔの場合には２５６段の抵抗体が配列され、第２に例えば、ＤＡＣ回路のｂｉｔ数が１０ｂｉｔの場合には１０２４段の抵抗体が配列される。
【０００３】
所定のｂｉｔ数のアナログ回路を実現するには、アナログ回路を構成する各抵抗体の抵抗値間にバラツキのないことが要求される（即ち、アナログ回路を構成する各抵抗体の抵抗値が全て均一であることが要求される）。
【０００４】
しかしながら、アナログ回路を構成する抵抗体の数が多くなるに連れて、各抵抗体の抵抗値を全て均一にすることが難しく、各抵抗体の抵抗値間に大きなバラツキが生じる。アナログ回路を構成する各抵抗体の抵抗値間に生じるバラツキが大きい場合、ビット不良を招くため、アナログ回路に誤作動が生じ、延いては、アナログ回路が搭載された半導体装置の歩留りの低下を招く。
【０００５】
アナログ回路を構成する各抵抗体の抵抗値間に生じるバラツキを抑制する技術として、従来技術の半導体装置が提案されている（例えば特許文献１参照）。以下に、従来技術の半導体装置について、図７を参照しながら説明する。図７は、従来技術の半導体装置の構造を示す断面図である。なお、図７において、簡略的に図示する為に、アナログ回路を構成する各抵抗体のうち１つだけを代表して図示している。
【０００６】
図７に示すように、シリコンからなる半導体基板１０１上に、シリコン酸化膜からなるフィールド絶縁膜１０２が形成されている。フィールド絶縁膜１０２上には、ボディ部１０３ａとヘッド部１０３ｂとを有し、且つポリシリコンからなる抵抗体１０３が形成されている。抵抗体１０３のヘッド部１０３ｂの上部には、金属シリサイド膜１０６が形成されている。半導体基板１０１上には、抵抗体１０３を覆うように、層間絶縁膜１０７が形成されている。層間絶縁膜１０７中には、金属シリサイド膜１０６と接続するコンタクトプラグ１０８が形成され、層間絶縁膜１０７上には、コンタクトプラグ１０８と接続する金属配線１０９が形成されている。
【０００７】
ここで、従来技術の半導体装置を構成する抵抗体について、図８を参照しながら説明する。図８は、従来技術の半導体装置を構成する抵抗体の構造を示す拡大平面図である。
【０００８】
図８に示すように、抵抗体１０３は、長手方向に延びるボディ部１０３ａと、該ボディ部１０３ａの端部に連接するヘッド部１０３ｂとを有する。なお、図８には、抵抗体１０３の図示の他に、抵抗体１０３のヘッド部１０３ｂの上部に形成された金属シリサイド膜１０６と、金属シリサイド膜１０６上に配置されたコンタクトプラグ１０８とを図示している。
【０００９】
従来技術では、抵抗体１０３のうちコンタクトプラグ１０８が配置される領域、即ち、抵抗体１０３のヘッド部１０３ｂの上部にのみ、金属シリサイド膜１０６が設けられ、従来技術の抵抗体１０３は、そのヘッド部１０３ｂの上部にのみ金属シリサイド膜１０６が形成された構成である。
【００１０】
従来技術の抵抗体１０３は、従来の抵抗体（ここで、「従来の抵抗体」とは、その上部全てに金属シリサイド膜が形成された抵抗体をいう）に比べて、上部に形成される金属シリサイド膜の面積が小さい（即ち、シリサイド化される領域の面積が小さい）。これにより、シリサイド化による抵抗体の抵抗値の変動を抑制し、アナログ回路を構成する各抵抗体の抵抗値間にバラツキが生じることを抑制する。
【００１１】
このように、従来技術では、抵抗体１０３とコンタクトプラグ１０８との接触抵抗を低減する為に、抵抗体１０３の上部をシリサイド化しても、シリサイド化による抵抗体１０３の抵抗値の変動を抑制することが可能である。即ち、従来技術では、ヘッド部１０３ｂの上部のみをシリサイド化して、シリサイド化による抵抗体１０３の抵抗値の変動を最小限に抑えて、且つ、抵抗体１０３とコンタクトプラグ１０８との接触抵抗を低減することが可能である。
【００１２】
ここで、従来技術の半導体装置を構成する抵抗体の構造としては、図８に示す抵抗体１０３の他に、図９に示す抵抗体２０３が挙げられる。抵抗体２０３について、図９を参照しながら説明する。図９は、従来技術の半導体装置を構成する抵抗体の構造を示す拡大平面図である。
【００１３】
図９に示すように、抵抗体２０３は、長手方向に延びるボディ部２０３ａと、該ボディ部２０３ａの端部に連接するヘッド部２０３ｂとを有する。なお、図９には、抵抗体２０３の図示の他に、抵抗体２０３のヘッド部２０３ｂの上部に形成された金属シリサイド膜２０６と、金属シリサイド膜２０６上に配置されたコンタクトプラグ２０８とを図示している。
【００１４】
抵抗体２０３は、抵抗体１０３に比べて、ヘッド部２０３ｂの面積が大きく、金属シリサイド膜２０６上に配置されるコンタクトプラグ２０８の数が多い。これにより、抵抗体２０３とコンタクトプラグ２０８との接触抵抗をさらに低減し、アナログ回路を構成する各抵抗体の抵抗値間にバラツキが生じることをさらに抑制する。
【００１５】
このように、従来技術では、アナログ回路を構成する各抵抗体の抵抗値間に生じるバラツキを抑制することを目的に、図８に示す抵抗体１０３（以下、「第１例の抵抗体１０３」と称す）、及び図９に示す抵抗体２０３（以下、「第２例の抵抗体２０３」と称す）が提案されている。
【特許文献１】特開２００４−０７９８９３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１６】
しかしながら、従来技術の半導体装置では、以下に示す問題がある。
【００１７】
ここで、第１例，第２例の抵抗体１０３，２０３全体の抵抗値は、ボディ部１０３ａ，２０３ａの抵抗値と、寄生抵抗成分とを含む。第１例，第２例の抵抗体１０３，２０３に発生する寄生抵抗としては、ヘッド部１０３ｂ，２０３ｂとコンタクトプラグ１０８，２０８との接触抵抗、及びボディ部１０３ａ，２０３ａとヘッド部１０３ｂ，２０３ｂとの接触抵抗等がある。
【００１８】
またここで、近年、半導体装置の微細化が進行し、抵抗体の縮小化が要求されている。抵抗体のサイズが大きい場合、具体的には例えば、抵抗体の抵抗長が１０μｍ以上の場合、抵抗体全体の抵抗値に占める寄生抵抗成分の割合が低いものの、抵抗体のサイズが小さくなると、具体的には例えば、抵抗体の抵抗長が１μｍになると、抵抗体全体の抵抗値に占める寄生抵抗成分の割合が高くなる。このように、抵抗体の抵抗長が縮小化するに連れて、抵抗体全体の抵抗値に占める寄生抵抗成分の割合が高くなる。
【００１９】
しかしながら、従来技術では、抵抗体の抵抗長が縮小化するに連れて、抵抗体全体の抵抗値に占める寄生抵抗成分の割合が高くなるにも拘わらず、寄生抵抗のうち、抵抗体とコンタクトプラグとの接触抵抗については考慮されているものの、ボディ部とヘッド部との接触抵抗については何ら考慮されていない。そのため、抵抗体の抵抗長が縮小化するに連れて、アナログ回路を構成する各抵抗体の抵抗値間にバラツキが生じることを充分に抑制することができずに、各抵抗体の抵抗値間にバラツキが生じるという問題がある。
【００２０】
前記に鑑み、本発明の目的は、アナログ回路を構成する抵抗体において、抵抗体の抵抗長が縮小化されることがあっても、アナログ回路を構成する各抵抗体の抵抗値間にバラツキが生じることを抑制することである。
【課題を解決するための手段】
【００２１】
前記の目的を達成するために、本発明に係る半導体装置は、アナログ回路を構成する抵抗体を有する半導体装置であって、半導体基板上に形成され、長手方向に延びるボディ部と該ボディ部の端部に連接するヘッド部とを有し、且つシリコンからなる抵抗体と、抵抗体のヘッド部の上部に形成された金属シリサイド膜と、抵抗体を覆う層間絶縁膜中に形成され、金属シリサイド膜を介して、抵抗体と電気的に接続するコンタクトプラグとを備え、ボディ部とヘッド部との境界長は、抵抗体の抵抗幅よりも大きいことを特徴とする。
【００２２】
本発明に係る半導体装置によると、ボディ部とヘッド部との境界長を、抵抗体の抵抗幅よりも大きくすることで、ボディ部とヘッド部との接触抵抗を低減することができる。
【００２３】
さらに、ボディ部とヘッド部との境界長を、抵抗体の抵抗幅よりも大きくし、ヘッド部の面積を大きくすることで、コンタクトプラグとヘッド部との接触抵抗を低減することができる。
【００２４】
加えて、ヘッド部の上部のみをシリサイド化することで、シリサイド化による抵抗体の抵抗値の変動を抑制することができる。
【００２５】
従って、半導体装置の微細化に伴い、抵抗体の抵抗長が縮小化されることがあっても、アナログ回路を構成する各抵抗体の抵抗値間にバラツキが生じることを抑制することができる。
【００２６】
本発明に係る半導体装置において、抵抗体の抵抗幅は、ボディ部の中央部の幅であることが好ましい。
【００２７】
本発明に係る半導体装置において、層間絶縁膜上に形成され、コンタクトプラグと電気的に接続する配線をさらに備えていることが好ましい。
【００２８】
本発明に係る半導体装置において、ヘッド部の幅は、ボディ部の幅よりも大きく、ヘッド部は、ボディ部側の角部領域に突出領域を有することが好ましい。
【００２９】
このように、ヘッド部の幅をボディ部の幅よりも大きくし、ヘッド部の角部領域に突出領域を設けることにより、第１例，第２例の抵抗体に比べて、ボディ部とヘッド部との境界長を大きくすることができる。
【００３０】
さらに、ヘッド部の幅をボディ部の幅よりも大きくするのに加えて、ヘッド部の角部領域に突出領域を設けることにより、第１例の抵抗体に比べて、ヘッド部の面積を大きくすることができる。
【００３１】
本発明に係る半導体装置において、ヘッド部の幅は、ボディ部の中央部の幅よりも大きく、且つボディ部の端部の幅は、ヘッド部の幅と同じであり、ボディ部は、その端部領域にヘッド部の幅と対応する幅の突出領域を有することが好ましい。
【００３２】
このように、ボディ部の端部領域に突出領域を設けて、ボディ部の端部の幅をヘッド部の幅と同じにすることにより、第１例，第２例の抵抗体に比べて、ボディ部とヘッド部との境界長を大きくすることができる。
【００３３】
さらに、ヘッド部の幅をボディ部の中央部の幅よりも大きくすることにより、第１例の抵抗体に比べて、ヘッド部の面積を大きくすることができる。
【００３４】
本発明に係る半導体装置において、ヘッド部の幅は、ボディ部の幅と同じであり、ヘッド部は、ボディ部側の角部領域に突出領域を有することが好ましい。
【００３５】
このように、ヘッド部の角部領域に突出領域を設けることにより、第１例，第２例の抵抗体に比べて、ボディ部とヘッド部との境界長を大きくすることができる。
【００３６】
加えて、ヘッド部の幅をボディ部の幅と同じにした状態で、ヘッド部の角部領域に突出領域を設けることにより、抵抗体の面積を増大させずに、ヘッド部の面積を大きくすることができる。
【００３７】
前記の目的を達成するために、本発明に係る半導体装置の製造方法は、アナログ回路を構成する抵抗体を有する半導体装置の製造方法であって、半導体基板上に、長手方向に延びるボディ部と該ボディ部の端部に連接するヘッド部とを有し、且つシリコンからなる抵抗体を形成する工程（ａ）と、抵抗体のヘッド部の上部に金属シリサイド膜を形成する工程（ｂ）と、抵抗体を覆う層間絶縁膜中に、金属シリサイド膜を介して、抵抗体と電気的に接続するコンタクトプラグを形成する工程（ｃ）とを備え、ボディ部とヘッド部との境界長は、抵抗体の抵抗幅よりも大きいことを特徴とする。
【００３８】
本発明に係る半導体装置の製造方法において、工程（ｃ）の後に、層間絶縁膜上に、コンタクトプラグと電気的に接続する配線を形成する工程（ｄ）をさらに備えていることが好ましい。
【発明の効果】
【００３９】
本発明によると、ボディ部とヘッド部との境界長を、抵抗体の抵抗幅よりも大きくすることで、ボディ部とヘッド部との接触抵抗を低減することができる。
【００４０】
さらに、ボディ部とヘッド部との境界長を、抵抗体の抵抗幅よりも大きくし、ヘッド部の面積を大きくすることで、コンタクトプラグとヘッド部との接触抵抗を低減することができる。
【００４１】
加えて、ヘッド部の上部のみをシリサイド化することで、シリサイド化による抵抗体の抵抗値の変動を抑制することができる。
【００４２】
従って、半導体装置の微細化に伴い、抵抗体の抵抗長が縮小化されることがあっても、アナログ回路を構成する各抵抗体の抵抗値間にバラツキが生じることを抑制することができる。
【発明を実施するための最良の形態】
【００４３】
以下に、本発明の各実施形態について、図面を参照しながら説明する。
【００４４】
（第１の実施形態）
以下に、本発明の第１の実施形態に係る半導体装置及びその製造方法について、図１、図２、及び図３(a) 〜(f) を参照しながら説明する。
【００４５】
以下に、本発明の第１の実施形態に係る半導体装置の構造について、図１を参照しながら説明する。図１は、本発明の第１の実施形態に係る半導体装置の構造を示す断面図である。なお、図１において、簡略的に図示する為に、アナログ回路を構成する各抵抗体のうち１つだけを代表して図示している。
【００４６】
図１に示すように、例えばシリコンからなる半導体基板１上には、例えばシリコン酸化膜からなるフィールド絶縁膜２を介して、ボディ部３ａ（ここで、「ボディ部３ａ」とは、抵抗体３全体の抵抗値に大きな影響を及ぼす領域をいう。）とヘッド部３ｂとを有し、且つ例えばポリシリコンからなる抵抗体３が形成されている。抵抗体３のヘッド部３ｂの上部には、例えばチタンシリサイドからなる金属シリサイド膜６が形成されている。半導体基板１上には、抵抗体３を覆う層間絶縁膜７が形成されている。層間絶縁膜７中には、金属シリサイド膜６を介して、抵抗体３と電気的に接続するコンタクトプラグ８が形成され、層間絶縁膜７上には、コンタクトプラグ８と接続する配線９が形成されている。
【００４７】
ここで、本実施形態の特徴部である抵抗体３の構造について、図２を参照しながら説明する。図２は、本発明の第１の実施形態に係る半導体装置を構成する抵抗体の構造を示す拡大平面図である。
【００４８】
図２に示すように、抵抗体３は、長手方向に延びるボディ部３ａと、該ボディ部３ａの端部に連接するヘッド部３ｂとを有する。なお、図２には、抵抗体３の図示の他に、抵抗体３のヘッド部３ｂの上部に形成された金属シリサイド膜６と、金属シリサイド膜６上に配置されたコンタクトプラグ８とを図示している。
【００４９】
ここで、ヘッド部３ｂとは、図２に示すように、抵抗体３のうち金属シリサイド膜６が形成される領域であって、一方、ボディ部３ａとは、抵抗体３のうち金属シリサイド膜６が形成されない領域である。言い換えれば、ヘッド部３ｂとは、図２に示すように、抵抗体３のうちコンタクトプラグ８が配置される領域であって、一方、ボディ部３ａとは、抵抗体３のうちコンタクトプラグ８が配置されない領域である。
【００５０】
図２に示すように、ヘッド部３ｂの幅は、ボディ部３ａの幅よりも大きい。ヘッド部３ｂは、ボディ部３ａ側の角部領域に突出領域３ｂｐを有する。このように、ボディ部３ａとヘッド部３ｂとの境界長Ｌａ−ｂは、抵抗体３の抵抗幅Ｒｗ（ボディ部３ａの中央部の幅）よりも大きい。
【００５１】
以下に、本発明の第１の実施形態に係る半導体装置の製造方法について、図３(a) 〜(f) を参照しながら説明する。図３(a) 〜(f) は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す要部工程断面図である。
【００５２】
まず、図３(a) に示すように、例えばＬＯＣＯＳ（Ｌocal Ｏxidation of Ｓilicon）法、又はＳＴＩ（Ｓhallow Ｔrench Ｉsolation）法により、例えばシリコンからなる半導体基板１の上部に、例えばシリコン酸化膜からなるフィールド絶縁膜２を形成する。
【００５３】
次に、図３(b) に示すように、フィールド絶縁膜２上に、例えばポリシリコン膜を成膜した後、該ポリシリコン膜をパターニングして、ボディ部３ａとヘッド部３ｂとを有する抵抗体３を形成する。
【００５４】
次に、図３(c) に示すように、例えばイオン注入法により、抵抗体３に例えばＢ+又はＡｓ+等の導電型不純物を注入した後、熱処理により、抵抗体３に含まれる導電型不純物を活性化させる。
【００５５】
次に、図３(d) に示すように、半導体基板１上に、抵抗体３を覆うように、例えばシリコン酸化膜からなる保護膜形成膜４を形成する。続いて、保護膜形成膜４上にフォトレジスト膜を成膜した後、例えばフォトリソグラフィ法及びエッチング法により、保護膜形成膜４上に、抵抗体３のヘッド部３ｂ領域を露出する一方、抵抗体３のボディ部３ａ領域を覆うフォトレジストマスク５を形成する。
【００５６】
その後、例えばウェットエッチング法、又はドライエッチング法により、保護膜形成膜４のうちフォトレジストマスク５の開口に露出する部分を除去した後、フォトレジストマスク５を除去する。これにより、抵抗体３のヘッド部３ｂを露出する一方、抵抗体３のボディ部３ａを覆う保護膜を形成する。即ち、抵抗体３のうち金属シリサイド膜（後述の図３(e)：６参照）が形成される領域を露出する一方、抵抗体３のうち金属シリサイド膜が形成されない領域を覆う保護膜を形成する。
【００５７】
次に、図３(e) に示すように、半導体基板１上に、抵抗体３を覆うように、例えばチタン（Ｔｉ）からなる金属膜（図示せず）を成膜する。その後、例えばＮ2又はＡｒ雰囲気中、６００〜７００℃の下、数１０秒〜数分間、ランプアニールによる熱処理により、抵抗体３のヘッド部３ｂのＳｉと金属膜のＴｉとを反応させて、抵抗体３のヘッド部３ｂの上部にチタンシリサイドからなる金属シリサイド膜６を形成する。
【００５８】
その後、ＮＨ4ＯＨ：Ｈ2Ｏ2：Ｈ2Ｏの比率を例えば１：１：４としたＮＨ4ＯＨとＨ2Ｏ2とＨ2Ｏとからなる混合液、又はＨ2ＳＯ4とＨ2Ｏ2とＨ2Ｏとからなる混合液中への浸漬により、フィールド絶縁膜２、及び抵抗体３のボディ部３ａの上に残存する未反応の金属膜を除去する。その後、例えばＮ2又はＡｒ雰囲気中、８００〜９００℃の下、１分以内の間、ランプアニールによる熱処理により、金属シリサイド膜６のシリサイド組成比を安定化させて、金属シリサイド膜６の低抵抗化を行う。
【００５９】
このように、抵抗体３のうち、コンタクトプラグ（図１：８参照）が配置される領域、即ち、ヘッド部３ｂの上部にのみ、金属シリサイド膜６を設ける。
【００６０】
次に、図３(f) に示すように、半導体基板１上に、抵抗体３を覆う層間絶縁膜７を形成する。その後、図示しないが、層間絶縁膜７中に、層間絶縁膜７を貫通し金属シリサイド膜６の上面に到達するコンタクトホールを形成した後、該コンタクトホール内にコンタクトプラグ（図１：８参照）を形成する。その後、図示しないが、層間絶縁膜７上に、コンタクトプラグと接続し、例えばアルミニウム（Ａｌ）又は銅（Ｃｕ）等の金属からなる配線９を形成する。
【００６１】
以上のようにして、本実施形態に係る半導体装置を製造することができる。
【００６２】
本実施形態によると、ヘッド部３ｂの幅をボディ部３ａの幅よりも大きくし、ヘッド部３ｂの角部領域に突出領域３ｂｐを設けることにより、第１例の抵抗体１０３（図８参照）及び第２例の抵抗体２０３（図９参照）に比べて、ボディ部３ａとヘッド部３ｂとの境界長Ｌａ−ｂを大きくすることができるため、ボディ部３ａとヘッド部３ｂとの接触抵抗を低減することができる。
【００６３】
具体的には例えば、図２に示す抵抗体３、及び図９に示す第２例の抵抗体２０３のそれぞれにおいて、抵抗長Ｒｌが６μｍ、抵抗幅Ｒｗが０．６μｍの場合について考える。
【００６４】
図２に示す抵抗体３において、ヘッド部３ｂの突出領域３ｂｐが、ボディ部３ａ側に突出する長さＬｂｐを０．１μｍとすると、ボディ部３ａとヘッド部３ｂとの境界長Ｌａ−ｂは０．８μｍとなる。一方、図９に示す第２例の抵抗体２０３において、ボディ部２０３ａとヘッド部２０３ｂとの境界長Ｌａ−ｂは０．６μｍとなる。
【００６５】
このように、抵抗体３における境界長Ｌａ−ｂは、第２例の抵抗体２０３における境界長Ｌａ−ｂに比べて、約１．３３倍となり、ボディ部３ａとヘッド部３ｂとの接触抵抗を、ボディ部２０３ａとヘッド部２０３ｂとの接触抵抗に比べて、約２５％低減することができる。
【００６６】
さらに、ヘッド部３ｂの幅をボディ部３ａの幅よりも大きくするのに加えて、ヘッド部３ｂの角部領域に突出領域３ｂｐを設けることにより、図８に示す第１例の抵抗体１０３に比べて、ヘッド部３ｂの面積を大きくすることができるため、コンタクトプラグ８とヘッド部３ｂとの接触抵抗を低減することができる。
【００６７】
加えて、ヘッド部３ｂの上部のみをシリサイド化することにより、シリサイド化による抵抗体３の抵抗値の変動を抑制することができる。
【００６８】
従って、半導体装置の微細化に伴い、抵抗体の抵抗長が縮小化されることがあっても、アナログ回路を構成する各抵抗体の抵抗値間にバラツキが生じることを抑制することができる。
【００６９】
なお、本実施形態では、金属シリサイド膜６として、チタンシリサイドを用いた場合を具体例に挙げて説明したが、チタンシリサイドの代わりに、例えばコバルトシリサイド等を用いてもよい。即ち、抵抗体３のヘッド部３ｂの上部と反応させる高融点金属として、チタンの代わりに、例えばコバルト等を用いてもよい。
【００７０】
（第２の実施形態）
以下に、本発明の第２の実施形態に係る半導体装置について、図４を参照しながら説明する。図４は、本発明の第２の実施形態に係る半導体装置を構成する抵抗体の構造を示す拡大平面図である。なお、本実施形態では、第１の実施形態と相違する点について主に説明し、第１の実施形態と共通する点については適宜省略して説明する。
【００７１】
ここで、本実施形態と第１の実施形態との相違点は、本実施形態の抵抗体１０の形状と、第１の実施形態の抵抗体３の形状とが、互いに異なる点である。
【００７２】
具体的には、図４に示すように、抵抗体１０は、長手方向に延びるボディ部１０ａと、該ボディ部１０ａの端部に連接するヘッド部１０ｂとを有する。ヘッド部１０ｂの幅は、ボディ部１０ａの中央部の幅よりも大きく、且つボディ部１０ａの端部の幅は、ヘッド部１０ｂの幅と同じであり、ボディ部１０ａは、その端部領域にヘッド部１０ｂの幅と対応する幅の突出領域１０ａｐを有する。このように、ボディ部１０ａとヘッド部１０ｂとの境界長Ｌａ−ｂは、抵抗体１０の抵抗幅Ｒｗ（ボディ部１０ａの中央部の幅）よりも大きい。
【００７３】
なお、図４には、抵抗体１０の図示の他に、抵抗体１０のヘッド部１０ｂの上部に形成された金属シリサイド膜６ｘと、金属シリサイド膜６ｘ上に配置されたコンタクトプラグ８ｘとを図示している。
【００７４】
本実施形態によると、ボディ部１０ａの端部領域１０ａｐに突出領域を設けて、ボディ部１０ａの端部の幅をヘッド部１０ｂの幅と同じにすることにより、第１例の抵抗体１０３（図８参照）及び第２例の抵抗体２０３（図９参照）に比べて、ボディ部１０ａとヘッド部１０ｂとの境界長Ｌａ−ｂを大きくすることができるため、ボディ部１０ａとヘッド部１０ｂとの接触抵抗を低減することができる。
【００７５】
具体的には例えば、図４に示す抵抗体１０、及び図９に示す第２例の抵抗体２０３のそれぞれにおいて、抵抗長Ｒｌが６μｍ、抵抗幅Ｒｗが０．６μｍの場合について考える。
【００７６】
図４に示す抵抗体１０において、ボディ部１０ａの突出領域１０ａｐの幅（言い換えれば、ヘッド部１０ｂの幅）を０．８μｍとすると、ボディ部１０ａとヘッド部１０ｂとの境界長Ｌａ−ｂは０．８μｍとなる。一方、図９に示す第２例の抵抗体２０３において、ボディ部２０３ａとヘッド部２０３ｂとの境界長Ｌａ−ｂは０．６μｍとなる。このように、抵抗体１０における境界長Ｌａ−ｂは、第２例の抵抗体２０３における境界長Ｌａ−ｂに比べて、約１．３３倍となり、ボディ部１０ａとヘッド部１０ｂとの接触抵抗を、ボディ部２０３ａとヘッド部２０３ｂとの接触抵抗に比べて、約２５％低減することができる。
【００７７】
さらに、ヘッド部１０ｂの幅をボディ部１０ａの中央部の幅よりも大きくすることにより、図８に示す第１例の抵抗体１０３に比べて、ヘッド部１０ｂの面積を大きくすることができるため、コンタクトプラグ８ｘとヘッド部１０ｂとの接触抵抗を低減することができる。
【００７８】
加えて、ヘッド部１０ｂの上部のみをシリサイド化することにより、シリサイド化による抵抗体１０の抵抗値の変動を抑制することができる。
【００７９】
従って、半導体装置の微細化に伴い、抵抗体１０の抵抗長が縮小化されることがあっても、アナログ回路を構成する各抵抗体の抵抗値間にバラツキが生じることを抑制することができる。
【００８０】
（第３の実施形態）
以下に、本発明の第３の実施形態に係る半導体装置について、図５(a) 〜(b) を参照しながら説明する。図５(a) は、本発明の第３の実施形態に係る半導体装置を構成する抵抗体の構造を示す拡大平面図であり、図５(b) は、該抵抗体を構成するヘッド部の突出領域の形状を示す拡大平面図である。なお、本実施形態では、第１の実施形態と相違する点について主に説明し、第１の実施形態と共通する点については適宜省略して説明する。
【００８１】
ここで、本実施形態と第１の実施形態との相違点は、本実施形態の抵抗体１１の形状と、第１の実施形態の抵抗体３の形状とが、互いに異なる点である。
【００８２】
具体的には、図５(a) に示すように、抵抗体１１は、長手方向に延びるボディ部１１ａと、該ボディ部１１ａの端部に連接するヘッド部１１ｂとを有する。ヘッド部１１ｂの幅は、ボディ部１１ａの幅と同じである。ヘッド部１１ｂは、ボディ部１１ａ側の角部領域に突出領域１１ｂｐを有し、図５(b) に示すように、ヘッド部１１ｂの突出領域１１ｂｐとボディ部１１ａとの境界線ｌａ−ｂｐは、長手方向に対して所定の角度Ａだけ傾斜している。このように、ボディ部１１ａとヘッド部１１ｂとの境界長Ｌａ−ｂは、抵抗体１１の抵抗幅Ｒｗ（ボディ部１１ａの中央部の幅）よりも大きい。
【００８３】
なお、図５(a) には、抵抗体１１の図示の他に、抵抗体１１のヘッド部１１ｂの上部に形成された金属シリサイド膜６ｙと、金属シリサイド膜６ｙ上に配置されたコンタクトプラグ８ｙとを図示している。
【００８４】
ここで、本発明の効果を有効に説明する為に、図５(a) に示す第３の実施形態の抵抗体１１の抵抗値と、図８に示す第１例の抵抗体１０３の抵抗値とを比較しながら説明する。図６は、第１例の抵抗体における寄生抵抗成分と、第３の実施形態の抵抗体における寄生抵抗成分とについて示すグラフである。
【００８５】
図６に示す左側の縦軸に、第１例の抵抗体１０３及び第３の実施形態の抵抗体１１のそれぞれにおける寄生抵抗成分を示す。一方、図６に示す右側の縦軸に、第１例の抵抗体１０３及び第３の実施形態の抵抗体１１のそれぞれにおける寄生抵抗成分のバラツキを示す。
【００８６】
詳細には、抵抗長Ｒｌが６μｍ、抵抗幅Ｒｗが０．６μｍの抵抗体１０３，１１を、複数準備し、複数の抵抗体１０３，１１のそれぞれにおける寄生抵抗成分を算出し、それらの平均値Ａｖｅを求めた。それと共に、複数の抵抗体１０３，１１のそれぞれにおける寄生抵抗成分に基づいて、抵抗体１０３，１１における寄生抵抗成分のバラツキ３σ／Ａｖｅを求めた。
【００８７】
ここで、「寄生抵抗成分」は、抵抗体１０３，１１全体の抵抗値からボディ部１０３ａ，１１ａの抵抗値を差し引くことで算出される。寄生抵抗成分は、コンタクトプラグ１０８，８ｙとヘッド部１０３ｂ，１１ｂとの接触抵抗値、ヘッド部１０３ｂ，１１ｂの抵抗値、及びボディ部１０３ａ，１１ａとヘッド部１０３ｂ，１１ｂとの接触抵抗値を含む。
【００８８】
図６から判るように、抵抗体１０３における寄生抵抗成分＝８７１Ω，抵抗体１１における寄生抵抗成分＝７８９Ωであり、抵抗体１１は、抵抗体１０３に比べて、寄生抵抗成分を９．４％低減することができ、抵抗体１０３における寄生抵抗成分のバラツキ＝３４．１％，抵抗体１１における寄生抵抗成分のバラツキ＝３０．７％であり、抵抗体１１は、抵抗体１０３に比べて、寄生抵抗成分に発生するバラツキを３．４％低減することができる。これにより、抵抗体１１の面積を、抵抗体１０３の面積に比べて、９％縮小することができる。
【００８９】
本実施形態によると、ヘッド部１１ｂの角部領域に突出領域１１ｂｐを設けることにより、第１例の抵抗体１０３（図８参照）及び第２例の抵抗体２０３（図９参照）に比べて、ボディ部１１ａとヘッド部１１ｂとの境界長Ｌａ−ｂを大きくすることができるため、ボディ部１１ａとヘッド部１１ｂとの接触抵抗を低減することができる。
【００９０】
具体的には例えば、図５(a) に示す抵抗体１１、及び図９に示す第２例の抵抗体２０３のそれぞれにおいて、抵抗長Ｒｌが６μｍ、抵抗長Ｒｗが０．６μｍの場合について考える。
【００９１】
図５(a) に示す抵抗体１１において、ヘッド部１１ｂの突出領域１１ｂｐとボディ部１１ａとの境界線ｌａ−ｂｐ（図５(b) 参照）が、長手方向に対して傾斜する角度Ａ（図５(b) 参照）を４５°、ヘッド部１１ｂの突出領域１１ｂｐが、ボディ部１１ａ側に突出する長さＬｂｐを０．１μｍとすると、ボディ部１１ａとヘッド部１１ｂとの境界長Ｌａ−ｂは約０．６８μｍとなる。一方、図９に示す第２例の抵抗体２０３において、ボディ部２０３ａとヘッド部２０３ｂとの境界長Ｌａ−ｂは０．６μｍとなる。このように、抵抗体１１における境界長Ｌａ−ｂは、抵抗体２０３における境界長Ｌａ−ｂに比べて、約１．１４倍となり、ボディ部１１ａとヘッド部１１ｂとの接触抵抗を、ボディ部２０３ａとヘッド部２０３ｂとの接触抵抗に比べて、約１２％低減することができる。
【００９２】
さらに、ヘッド部１１ｂの幅をボディ部１１ａの幅と同じにした状態で、ヘッド部１１ｂの角部領域に突出領域１１ｂｐを設けることにより、図８に示す第１例の抵抗体１０３に比べて、抵抗体１１の面積を増大させずに、ヘッド部１１ｂの面積を大きくし、コンタクトプラグ８ｙとヘッド部１１ｂとの接触抵抗を低減することができる。
【００９３】
加えて、ヘッド部１１ｂの上部のみをシリサイド化することにより、シリサイド化による抵抗体１１の抵抗値の変動を抑制することができる。
【００９４】
従って、半導体装置の微細化に伴い、抵抗体１１の抵抗長が縮小化されることがあっても、アナログ回路を構成する各抵抗体の抵抗値間にバラツキが生じることを抑制することができる。
【００９５】
なお、第３の実施形態では、抵抗体１１の抵抗長Ｒｌが６μｍ、抵抗体１１の抵抗幅Ｒｗが０．６μｍ、抵抗体１１全体の抵抗値に占めるヘッド部１１ｂの抵抗値の割合が０．８４％の抵抗体１１の場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない（なお、この場合、抵抗体１１の面積を９％縮小することができる）。
【００９６】
例えば、抵抗体の抵抗長が１μｍ、抵抗体の抵抗幅が０．６μｍ、抵抗体全体の抵抗値に占めるヘッド部の抵抗値の割合が５％の抵抗体の場合でもよい。この場合、抵抗体の面積を１３．５％縮小することができる。
【００９７】
このように、抵抗体の抵抗長が小さくなる（６μｍ→１μｍ）と、寄生抵抗成分が抵抗体全体の抵抗値に占める割合が高くなる。そのため、抵抗体の抵抗長が小さくなるに連れて、抵抗体の面積の縮小率を高める（９％→１３．５％）ことができる。即ち、本実施形態における抵抗体の面積の縮小効果は、抵抗長のより小さい抵抗体において、より顕著に現れる。
【図面の簡単な説明】
【００９８】
【図１】本発明の第１の実施形態に係る半導体装置の構造を示す断面図である。
【図２】本発明の第１の実施形態に係る半導体装置を構成する抵抗体の構造を示す拡大平面図である。
【図３】(a) 〜(f) は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す要部工程断面図である。
【図４】本発明の第２の実施形態に係る半導体装置を構成する抵抗体の構造を示す拡大平面図である。
【図５】(a) は、本発明の第３の実施形態に係る半導体装置を構成する抵抗体の構造を示す拡大平面図であり、(b) は、該抵抗体を構成するヘッド部の突出領域の形状を示す拡大平面図である。
【図６】第１例の抵抗体における寄生抵抗成分と、第３の実施形態の抵抗体における寄生抵抗成分とについて示すグラフである。
【図７】従来技術の半導体装置の構造を示す断面図である。
【図８】従来技術の半導体装置を構成する抵抗体（第１例の抵抗体）の構造を示す拡大平面図である。
【図９】従来技術の半導体装置を構成する抵抗体（第２例の抵抗体）の構造を示す拡大平面図である。
【符号の説明】
【００９９】
１ 半導体基板
２ フィールド絶縁膜
３ 抵抗体
３ａ ボディ部
３ｂ ヘッド部
３ｂｐ 突出領域
４ 保護膜形成膜
５ フォトレジスト膜
６，６ｘ，６ｙ 金属シリサイド膜
７ 層間絶縁膜
８，８ｘ，８ｙ コンタクトプラグ
９ 配線
１０ 抵抗体
１０ａ ボディ部
１０ｂ ヘッド部
１０ａｐ 突出領域
１１ 抵抗体
１１ａ ボディ部
１１ｂ ヘッド部
１１ｂｐ 突出領域
Ｒｌ 抵抗長
Ｒｗ 抵抗幅
Ｌａ−ｂ 境界長
Ｌｂｐ 長さ
ｌａ−ｂ 境界線
Ａ 角度
【技術分野】
【０００１】
本発明は、アナログ回路等を構成する抵抗素子に関し、特に、シリコンからなる抵抗体に関する。
【背景技術】
【０００２】
半導体装置に搭載されるアナログ回路としては、例えば、デジタル−アナログ変換回路（ＤＡＣ回路）のように抵抗体が複数段に配列された構成が挙げられる。具体的には第１に例えば、ＤＡＣ回路のｂｉｔ数が８ｂｉｔの場合には２５６段の抵抗体が配列され、第２に例えば、ＤＡＣ回路のｂｉｔ数が１０ｂｉｔの場合には１０２４段の抵抗体が配列される。
【０００３】
所定のｂｉｔ数のアナログ回路を実現するには、アナログ回路を構成する各抵抗体の抵抗値間にバラツキのないことが要求される（即ち、アナログ回路を構成する各抵抗体の抵抗値が全て均一であることが要求される）。
【０００４】
しかしながら、アナログ回路を構成する抵抗体の数が多くなるに連れて、各抵抗体の抵抗値を全て均一にすることが難しく、各抵抗体の抵抗値間に大きなバラツキが生じる。アナログ回路を構成する各抵抗体の抵抗値間に生じるバラツキが大きい場合、ビット不良を招くため、アナログ回路に誤作動が生じ、延いては、アナログ回路が搭載された半導体装置の歩留りの低下を招く。
【０００５】
アナログ回路を構成する各抵抗体の抵抗値間に生じるバラツキを抑制する技術として、従来技術の半導体装置が提案されている（例えば特許文献１参照）。以下に、従来技術の半導体装置について、図７を参照しながら説明する。図７は、従来技術の半導体装置の構造を示す断面図である。なお、図７において、簡略的に図示する為に、アナログ回路を構成する各抵抗体のうち１つだけを代表して図示している。
【０００６】
図７に示すように、シリコンからなる半導体基板１０１上に、シリコン酸化膜からなるフィールド絶縁膜１０２が形成されている。フィールド絶縁膜１０２上には、ボディ部１０３ａとヘッド部１０３ｂとを有し、且つポリシリコンからなる抵抗体１０３が形成されている。抵抗体１０３のヘッド部１０３ｂの上部には、金属シリサイド膜１０６が形成されている。半導体基板１０１上には、抵抗体１０３を覆うように、層間絶縁膜１０７が形成されている。層間絶縁膜１０７中には、金属シリサイド膜１０６と接続するコンタクトプラグ１０８が形成され、層間絶縁膜１０７上には、コンタクトプラグ１０８と接続する金属配線１０９が形成されている。
【０００７】
ここで、従来技術の半導体装置を構成する抵抗体について、図８を参照しながら説明する。図８は、従来技術の半導体装置を構成する抵抗体の構造を示す拡大平面図である。
【０００８】
図８に示すように、抵抗体１０３は、長手方向に延びるボディ部１０３ａと、該ボディ部１０３ａの端部に連接するヘッド部１０３ｂとを有する。なお、図８には、抵抗体１０３の図示の他に、抵抗体１０３のヘッド部１０３ｂの上部に形成された金属シリサイド膜１０６と、金属シリサイド膜１０６上に配置されたコンタクトプラグ１０８とを図示している。
【０００９】
従来技術では、抵抗体１０３のうちコンタクトプラグ１０８が配置される領域、即ち、抵抗体１０３のヘッド部１０３ｂの上部にのみ、金属シリサイド膜１０６が設けられ、従来技術の抵抗体１０３は、そのヘッド部１０３ｂの上部にのみ金属シリサイド膜１０６が形成された構成である。
【００１０】
従来技術の抵抗体１０３は、従来の抵抗体（ここで、「従来の抵抗体」とは、その上部全てに金属シリサイド膜が形成された抵抗体をいう）に比べて、上部に形成される金属シリサイド膜の面積が小さい（即ち、シリサイド化される領域の面積が小さい）。これにより、シリサイド化による抵抗体の抵抗値の変動を抑制し、アナログ回路を構成する各抵抗体の抵抗値間にバラツキが生じることを抑制する。
【００１１】
このように、従来技術では、抵抗体１０３とコンタクトプラグ１０８との接触抵抗を低減する為に、抵抗体１０３の上部をシリサイド化しても、シリサイド化による抵抗体１０３の抵抗値の変動を抑制することが可能である。即ち、従来技術では、ヘッド部１０３ｂの上部のみをシリサイド化して、シリサイド化による抵抗体１０３の抵抗値の変動を最小限に抑えて、且つ、抵抗体１０３とコンタクトプラグ１０８との接触抵抗を低減することが可能である。
【００１２】
ここで、従来技術の半導体装置を構成する抵抗体の構造としては、図８に示す抵抗体１０３の他に、図９に示す抵抗体２０３が挙げられる。抵抗体２０３について、図９を参照しながら説明する。図９は、従来技術の半導体装置を構成する抵抗体の構造を示す拡大平面図である。
【００１３】
図９に示すように、抵抗体２０３は、長手方向に延びるボディ部２０３ａと、該ボディ部２０３ａの端部に連接するヘッド部２０３ｂとを有する。なお、図９には、抵抗体２０３の図示の他に、抵抗体２０３のヘッド部２０３ｂの上部に形成された金属シリサイド膜２０６と、金属シリサイド膜２０６上に配置されたコンタクトプラグ２０８とを図示している。
【００１４】
抵抗体２０３は、抵抗体１０３に比べて、ヘッド部２０３ｂの面積が大きく、金属シリサイド膜２０６上に配置されるコンタクトプラグ２０８の数が多い。これにより、抵抗体２０３とコンタクトプラグ２０８との接触抵抗をさらに低減し、アナログ回路を構成する各抵抗体の抵抗値間にバラツキが生じることをさらに抑制する。
【００１５】
このように、従来技術では、アナログ回路を構成する各抵抗体の抵抗値間に生じるバラツキを抑制することを目的に、図８に示す抵抗体１０３（以下、「第１例の抵抗体１０３」と称す）、及び図９に示す抵抗体２０３（以下、「第２例の抵抗体２０３」と称す）が提案されている。
【特許文献１】特開２００４−０７９８９３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１６】
しかしながら、従来技術の半導体装置では、以下に示す問題がある。
【００１７】
ここで、第１例，第２例の抵抗体１０３，２０３全体の抵抗値は、ボディ部１０３ａ，２０３ａの抵抗値と、寄生抵抗成分とを含む。第１例，第２例の抵抗体１０３，２０３に発生する寄生抵抗としては、ヘッド部１０３ｂ，２０３ｂとコンタクトプラグ１０８，２０８との接触抵抗、及びボディ部１０３ａ，２０３ａとヘッド部１０３ｂ，２０３ｂとの接触抵抗等がある。
【００１８】
またここで、近年、半導体装置の微細化が進行し、抵抗体の縮小化が要求されている。抵抗体のサイズが大きい場合、具体的には例えば、抵抗体の抵抗長が１０μｍ以上の場合、抵抗体全体の抵抗値に占める寄生抵抗成分の割合が低いものの、抵抗体のサイズが小さくなると、具体的には例えば、抵抗体の抵抗長が１μｍになると、抵抗体全体の抵抗値に占める寄生抵抗成分の割合が高くなる。このように、抵抗体の抵抗長が縮小化するに連れて、抵抗体全体の抵抗値に占める寄生抵抗成分の割合が高くなる。
【００１９】
しかしながら、従来技術では、抵抗体の抵抗長が縮小化するに連れて、抵抗体全体の抵抗値に占める寄生抵抗成分の割合が高くなるにも拘わらず、寄生抵抗のうち、抵抗体とコンタクトプラグとの接触抵抗については考慮されているものの、ボディ部とヘッド部との接触抵抗については何ら考慮されていない。そのため、抵抗体の抵抗長が縮小化するに連れて、アナログ回路を構成する各抵抗体の抵抗値間にバラツキが生じることを充分に抑制することができずに、各抵抗体の抵抗値間にバラツキが生じるという問題がある。
【００２０】
前記に鑑み、本発明の目的は、アナログ回路を構成する抵抗体において、抵抗体の抵抗長が縮小化されることがあっても、アナログ回路を構成する各抵抗体の抵抗値間にバラツキが生じることを抑制することである。
【課題を解決するための手段】
【００２１】
前記の目的を達成するために、本発明に係る半導体装置は、アナログ回路を構成する抵抗体を有する半導体装置であって、半導体基板上に形成され、長手方向に延びるボディ部と該ボディ部の端部に連接するヘッド部とを有し、且つシリコンからなる抵抗体と、抵抗体のヘッド部の上部に形成された金属シリサイド膜と、抵抗体を覆う層間絶縁膜中に形成され、金属シリサイド膜を介して、抵抗体と電気的に接続するコンタクトプラグとを備え、ボディ部とヘッド部との境界長は、抵抗体の抵抗幅よりも大きいことを特徴とする。
【００２２】
本発明に係る半導体装置によると、ボディ部とヘッド部との境界長を、抵抗体の抵抗幅よりも大きくすることで、ボディ部とヘッド部との接触抵抗を低減することができる。
【００２３】
さらに、ボディ部とヘッド部との境界長を、抵抗体の抵抗幅よりも大きくし、ヘッド部の面積を大きくすることで、コンタクトプラグとヘッド部との接触抵抗を低減することができる。
【００２４】
加えて、ヘッド部の上部のみをシリサイド化することで、シリサイド化による抵抗体の抵抗値の変動を抑制することができる。
【００２５】
従って、半導体装置の微細化に伴い、抵抗体の抵抗長が縮小化されることがあっても、アナログ回路を構成する各抵抗体の抵抗値間にバラツキが生じることを抑制することができる。
【００２６】
本発明に係る半導体装置において、抵抗体の抵抗幅は、ボディ部の中央部の幅であることが好ましい。
【００２７】
本発明に係る半導体装置において、層間絶縁膜上に形成され、コンタクトプラグと電気的に接続する配線をさらに備えていることが好ましい。
【００２８】
本発明に係る半導体装置において、ヘッド部の幅は、ボディ部の幅よりも大きく、ヘッド部は、ボディ部側の角部領域に突出領域を有することが好ましい。
【００２９】
このように、ヘッド部の幅をボディ部の幅よりも大きくし、ヘッド部の角部領域に突出領域を設けることにより、第１例，第２例の抵抗体に比べて、ボディ部とヘッド部との境界長を大きくすることができる。
【００３０】
さらに、ヘッド部の幅をボディ部の幅よりも大きくするのに加えて、ヘッド部の角部領域に突出領域を設けることにより、第１例の抵抗体に比べて、ヘッド部の面積を大きくすることができる。
【００３１】
本発明に係る半導体装置において、ヘッド部の幅は、ボディ部の中央部の幅よりも大きく、且つボディ部の端部の幅は、ヘッド部の幅と同じであり、ボディ部は、その端部領域にヘッド部の幅と対応する幅の突出領域を有することが好ましい。
【００３２】
このように、ボディ部の端部領域に突出領域を設けて、ボディ部の端部の幅をヘッド部の幅と同じにすることにより、第１例，第２例の抵抗体に比べて、ボディ部とヘッド部との境界長を大きくすることができる。
【００３３】
さらに、ヘッド部の幅をボディ部の中央部の幅よりも大きくすることにより、第１例の抵抗体に比べて、ヘッド部の面積を大きくすることができる。
【００３４】
本発明に係る半導体装置において、ヘッド部の幅は、ボディ部の幅と同じであり、ヘッド部は、ボディ部側の角部領域に突出領域を有することが好ましい。
【００３５】
このように、ヘッド部の角部領域に突出領域を設けることにより、第１例，第２例の抵抗体に比べて、ボディ部とヘッド部との境界長を大きくすることができる。
【００３６】
加えて、ヘッド部の幅をボディ部の幅と同じにした状態で、ヘッド部の角部領域に突出領域を設けることにより、抵抗体の面積を増大させずに、ヘッド部の面積を大きくすることができる。
【００３７】
前記の目的を達成するために、本発明に係る半導体装置の製造方法は、アナログ回路を構成する抵抗体を有する半導体装置の製造方法であって、半導体基板上に、長手方向に延びるボディ部と該ボディ部の端部に連接するヘッド部とを有し、且つシリコンからなる抵抗体を形成する工程（ａ）と、抵抗体のヘッド部の上部に金属シリサイド膜を形成する工程（ｂ）と、抵抗体を覆う層間絶縁膜中に、金属シリサイド膜を介して、抵抗体と電気的に接続するコンタクトプラグを形成する工程（ｃ）とを備え、ボディ部とヘッド部との境界長は、抵抗体の抵抗幅よりも大きいことを特徴とする。
【００３８】
本発明に係る半導体装置の製造方法において、工程（ｃ）の後に、層間絶縁膜上に、コンタクトプラグと電気的に接続する配線を形成する工程（ｄ）をさらに備えていることが好ましい。
【発明の効果】
【００３９】
本発明によると、ボディ部とヘッド部との境界長を、抵抗体の抵抗幅よりも大きくすることで、ボディ部とヘッド部との接触抵抗を低減することができる。
【００４０】
さらに、ボディ部とヘッド部との境界長を、抵抗体の抵抗幅よりも大きくし、ヘッド部の面積を大きくすることで、コンタクトプラグとヘッド部との接触抵抗を低減することができる。
【００４１】
加えて、ヘッド部の上部のみをシリサイド化することで、シリサイド化による抵抗体の抵抗値の変動を抑制することができる。
【００４２】
従って、半導体装置の微細化に伴い、抵抗体の抵抗長が縮小化されることがあっても、アナログ回路を構成する各抵抗体の抵抗値間にバラツキが生じることを抑制することができる。
【発明を実施するための最良の形態】
【００４３】
以下に、本発明の各実施形態について、図面を参照しながら説明する。
【００４４】
（第１の実施形態）
以下に、本発明の第１の実施形態に係る半導体装置及びその製造方法について、図１、図２、及び図３(a) 〜(f) を参照しながら説明する。
【００４５】
以下に、本発明の第１の実施形態に係る半導体装置の構造について、図１を参照しながら説明する。図１は、本発明の第１の実施形態に係る半導体装置の構造を示す断面図である。なお、図１において、簡略的に図示する為に、アナログ回路を構成する各抵抗体のうち１つだけを代表して図示している。
【００４６】
図１に示すように、例えばシリコンからなる半導体基板１上には、例えばシリコン酸化膜からなるフィールド絶縁膜２を介して、ボディ部３ａ（ここで、「ボディ部３ａ」とは、抵抗体３全体の抵抗値に大きな影響を及ぼす領域をいう。）とヘッド部３ｂとを有し、且つ例えばポリシリコンからなる抵抗体３が形成されている。抵抗体３のヘッド部３ｂの上部には、例えばチタンシリサイドからなる金属シリサイド膜６が形成されている。半導体基板１上には、抵抗体３を覆う層間絶縁膜７が形成されている。層間絶縁膜７中には、金属シリサイド膜６を介して、抵抗体３と電気的に接続するコンタクトプラグ８が形成され、層間絶縁膜７上には、コンタクトプラグ８と接続する配線９が形成されている。
【００４７】
ここで、本実施形態の特徴部である抵抗体３の構造について、図２を参照しながら説明する。図２は、本発明の第１の実施形態に係る半導体装置を構成する抵抗体の構造を示す拡大平面図である。
【００４８】
図２に示すように、抵抗体３は、長手方向に延びるボディ部３ａと、該ボディ部３ａの端部に連接するヘッド部３ｂとを有する。なお、図２には、抵抗体３の図示の他に、抵抗体３のヘッド部３ｂの上部に形成された金属シリサイド膜６と、金属シリサイド膜６上に配置されたコンタクトプラグ８とを図示している。
【００４９】
ここで、ヘッド部３ｂとは、図２に示すように、抵抗体３のうち金属シリサイド膜６が形成される領域であって、一方、ボディ部３ａとは、抵抗体３のうち金属シリサイド膜６が形成されない領域である。言い換えれば、ヘッド部３ｂとは、図２に示すように、抵抗体３のうちコンタクトプラグ８が配置される領域であって、一方、ボディ部３ａとは、抵抗体３のうちコンタクトプラグ８が配置されない領域である。
【００５０】
図２に示すように、ヘッド部３ｂの幅は、ボディ部３ａの幅よりも大きい。ヘッド部３ｂは、ボディ部３ａ側の角部領域に突出領域３ｂｐを有する。このように、ボディ部３ａとヘッド部３ｂとの境界長Ｌａ−ｂは、抵抗体３の抵抗幅Ｒｗ（ボディ部３ａの中央部の幅）よりも大きい。
【００５１】
以下に、本発明の第１の実施形態に係る半導体装置の製造方法について、図３(a) 〜(f) を参照しながら説明する。図３(a) 〜(f) は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す要部工程断面図である。
【００５２】
まず、図３(a) に示すように、例えばＬＯＣＯＳ（Ｌocal Ｏxidation of Ｓilicon）法、又はＳＴＩ（Ｓhallow Ｔrench Ｉsolation）法により、例えばシリコンからなる半導体基板１の上部に、例えばシリコン酸化膜からなるフィールド絶縁膜２を形成する。
【００５３】
次に、図３(b) に示すように、フィールド絶縁膜２上に、例えばポリシリコン膜を成膜した後、該ポリシリコン膜をパターニングして、ボディ部３ａとヘッド部３ｂとを有する抵抗体３を形成する。
【００５４】
次に、図３(c) に示すように、例えばイオン注入法により、抵抗体３に例えばＢ+又はＡｓ+等の導電型不純物を注入した後、熱処理により、抵抗体３に含まれる導電型不純物を活性化させる。
【００５５】
次に、図３(d) に示すように、半導体基板１上に、抵抗体３を覆うように、例えばシリコン酸化膜からなる保護膜形成膜４を形成する。続いて、保護膜形成膜４上にフォトレジスト膜を成膜した後、例えばフォトリソグラフィ法及びエッチング法により、保護膜形成膜４上に、抵抗体３のヘッド部３ｂ領域を露出する一方、抵抗体３のボディ部３ａ領域を覆うフォトレジストマスク５を形成する。
【００５６】
その後、例えばウェットエッチング法、又はドライエッチング法により、保護膜形成膜４のうちフォトレジストマスク５の開口に露出する部分を除去した後、フォトレジストマスク５を除去する。これにより、抵抗体３のヘッド部３ｂを露出する一方、抵抗体３のボディ部３ａを覆う保護膜を形成する。即ち、抵抗体３のうち金属シリサイド膜（後述の図３(e)：６参照）が形成される領域を露出する一方、抵抗体３のうち金属シリサイド膜が形成されない領域を覆う保護膜を形成する。
【００５７】
次に、図３(e) に示すように、半導体基板１上に、抵抗体３を覆うように、例えばチタン（Ｔｉ）からなる金属膜（図示せず）を成膜する。その後、例えばＮ2又はＡｒ雰囲気中、６００〜７００℃の下、数１０秒〜数分間、ランプアニールによる熱処理により、抵抗体３のヘッド部３ｂのＳｉと金属膜のＴｉとを反応させて、抵抗体３のヘッド部３ｂの上部にチタンシリサイドからなる金属シリサイド膜６を形成する。
【００５８】
その後、ＮＨ4ＯＨ：Ｈ2Ｏ2：Ｈ2Ｏの比率を例えば１：１：４としたＮＨ4ＯＨとＨ2Ｏ2とＨ2Ｏとからなる混合液、又はＨ2ＳＯ4とＨ2Ｏ2とＨ2Ｏとからなる混合液中への浸漬により、フィールド絶縁膜２、及び抵抗体３のボディ部３ａの上に残存する未反応の金属膜を除去する。その後、例えばＮ2又はＡｒ雰囲気中、８００〜９００℃の下、１分以内の間、ランプアニールによる熱処理により、金属シリサイド膜６のシリサイド組成比を安定化させて、金属シリサイド膜６の低抵抗化を行う。
【００５９】
このように、抵抗体３のうち、コンタクトプラグ（図１：８参照）が配置される領域、即ち、ヘッド部３ｂの上部にのみ、金属シリサイド膜６を設ける。
【００６０】
次に、図３(f) に示すように、半導体基板１上に、抵抗体３を覆う層間絶縁膜７を形成する。その後、図示しないが、層間絶縁膜７中に、層間絶縁膜７を貫通し金属シリサイド膜６の上面に到達するコンタクトホールを形成した後、該コンタクトホール内にコンタクトプラグ（図１：８参照）を形成する。その後、図示しないが、層間絶縁膜７上に、コンタクトプラグと接続し、例えばアルミニウム（Ａｌ）又は銅（Ｃｕ）等の金属からなる配線９を形成する。
【００６１】
以上のようにして、本実施形態に係る半導体装置を製造することができる。
【００６２】
本実施形態によると、ヘッド部３ｂの幅をボディ部３ａの幅よりも大きくし、ヘッド部３ｂの角部領域に突出領域３ｂｐを設けることにより、第１例の抵抗体１０３（図８参照）及び第２例の抵抗体２０３（図９参照）に比べて、ボディ部３ａとヘッド部３ｂとの境界長Ｌａ−ｂを大きくすることができるため、ボディ部３ａとヘッド部３ｂとの接触抵抗を低減することができる。
【００６３】
具体的には例えば、図２に示す抵抗体３、及び図９に示す第２例の抵抗体２０３のそれぞれにおいて、抵抗長Ｒｌが６μｍ、抵抗幅Ｒｗが０．６μｍの場合について考える。
【００６４】
図２に示す抵抗体３において、ヘッド部３ｂの突出領域３ｂｐが、ボディ部３ａ側に突出する長さＬｂｐを０．１μｍとすると、ボディ部３ａとヘッド部３ｂとの境界長Ｌａ−ｂは０．８μｍとなる。一方、図９に示す第２例の抵抗体２０３において、ボディ部２０３ａとヘッド部２０３ｂとの境界長Ｌａ−ｂは０．６μｍとなる。
【００６５】
このように、抵抗体３における境界長Ｌａ−ｂは、第２例の抵抗体２０３における境界長Ｌａ−ｂに比べて、約１．３３倍となり、ボディ部３ａとヘッド部３ｂとの接触抵抗を、ボディ部２０３ａとヘッド部２０３ｂとの接触抵抗に比べて、約２５％低減することができる。
【００６６】
さらに、ヘッド部３ｂの幅をボディ部３ａの幅よりも大きくするのに加えて、ヘッド部３ｂの角部領域に突出領域３ｂｐを設けることにより、図８に示す第１例の抵抗体１０３に比べて、ヘッド部３ｂの面積を大きくすることができるため、コンタクトプラグ８とヘッド部３ｂとの接触抵抗を低減することができる。
【００６７】
加えて、ヘッド部３ｂの上部のみをシリサイド化することにより、シリサイド化による抵抗体３の抵抗値の変動を抑制することができる。
【００６８】
従って、半導体装置の微細化に伴い、抵抗体の抵抗長が縮小化されることがあっても、アナログ回路を構成する各抵抗体の抵抗値間にバラツキが生じることを抑制することができる。
【００６９】
なお、本実施形態では、金属シリサイド膜６として、チタンシリサイドを用いた場合を具体例に挙げて説明したが、チタンシリサイドの代わりに、例えばコバルトシリサイド等を用いてもよい。即ち、抵抗体３のヘッド部３ｂの上部と反応させる高融点金属として、チタンの代わりに、例えばコバルト等を用いてもよい。
【００７０】
（第２の実施形態）
以下に、本発明の第２の実施形態に係る半導体装置について、図４を参照しながら説明する。図４は、本発明の第２の実施形態に係る半導体装置を構成する抵抗体の構造を示す拡大平面図である。なお、本実施形態では、第１の実施形態と相違する点について主に説明し、第１の実施形態と共通する点については適宜省略して説明する。
【００７１】
ここで、本実施形態と第１の実施形態との相違点は、本実施形態の抵抗体１０の形状と、第１の実施形態の抵抗体３の形状とが、互いに異なる点である。
【００７２】
具体的には、図４に示すように、抵抗体１０は、長手方向に延びるボディ部１０ａと、該ボディ部１０ａの端部に連接するヘッド部１０ｂとを有する。ヘッド部１０ｂの幅は、ボディ部１０ａの中央部の幅よりも大きく、且つボディ部１０ａの端部の幅は、ヘッド部１０ｂの幅と同じであり、ボディ部１０ａは、その端部領域にヘッド部１０ｂの幅と対応する幅の突出領域１０ａｐを有する。このように、ボディ部１０ａとヘッド部１０ｂとの境界長Ｌａ−ｂは、抵抗体１０の抵抗幅Ｒｗ（ボディ部１０ａの中央部の幅）よりも大きい。
【００７３】
なお、図４には、抵抗体１０の図示の他に、抵抗体１０のヘッド部１０ｂの上部に形成された金属シリサイド膜６ｘと、金属シリサイド膜６ｘ上に配置されたコンタクトプラグ８ｘとを図示している。
【００７４】
本実施形態によると、ボディ部１０ａの端部領域１０ａｐに突出領域を設けて、ボディ部１０ａの端部の幅をヘッド部１０ｂの幅と同じにすることにより、第１例の抵抗体１０３（図８参照）及び第２例の抵抗体２０３（図９参照）に比べて、ボディ部１０ａとヘッド部１０ｂとの境界長Ｌａ−ｂを大きくすることができるため、ボディ部１０ａとヘッド部１０ｂとの接触抵抗を低減することができる。
【００７５】
具体的には例えば、図４に示す抵抗体１０、及び図９に示す第２例の抵抗体２０３のそれぞれにおいて、抵抗長Ｒｌが６μｍ、抵抗幅Ｒｗが０．６μｍの場合について考える。
【００７６】
図４に示す抵抗体１０において、ボディ部１０ａの突出領域１０ａｐの幅（言い換えれば、ヘッド部１０ｂの幅）を０．８μｍとすると、ボディ部１０ａとヘッド部１０ｂとの境界長Ｌａ−ｂは０．８μｍとなる。一方、図９に示す第２例の抵抗体２０３において、ボディ部２０３ａとヘッド部２０３ｂとの境界長Ｌａ−ｂは０．６μｍとなる。このように、抵抗体１０における境界長Ｌａ−ｂは、第２例の抵抗体２０３における境界長Ｌａ−ｂに比べて、約１．３３倍となり、ボディ部１０ａとヘッド部１０ｂとの接触抵抗を、ボディ部２０３ａとヘッド部２０３ｂとの接触抵抗に比べて、約２５％低減することができる。
【００７７】
さらに、ヘッド部１０ｂの幅をボディ部１０ａの中央部の幅よりも大きくすることにより、図８に示す第１例の抵抗体１０３に比べて、ヘッド部１０ｂの面積を大きくすることができるため、コンタクトプラグ８ｘとヘッド部１０ｂとの接触抵抗を低減することができる。
【００７８】
加えて、ヘッド部１０ｂの上部のみをシリサイド化することにより、シリサイド化による抵抗体１０の抵抗値の変動を抑制することができる。
【００７９】
従って、半導体装置の微細化に伴い、抵抗体１０の抵抗長が縮小化されることがあっても、アナログ回路を構成する各抵抗体の抵抗値間にバラツキが生じることを抑制することができる。
【００８０】
（第３の実施形態）
以下に、本発明の第３の実施形態に係る半導体装置について、図５(a) 〜(b) を参照しながら説明する。図５(a) は、本発明の第３の実施形態に係る半導体装置を構成する抵抗体の構造を示す拡大平面図であり、図５(b) は、該抵抗体を構成するヘッド部の突出領域の形状を示す拡大平面図である。なお、本実施形態では、第１の実施形態と相違する点について主に説明し、第１の実施形態と共通する点については適宜省略して説明する。
【００８１】
ここで、本実施形態と第１の実施形態との相違点は、本実施形態の抵抗体１１の形状と、第１の実施形態の抵抗体３の形状とが、互いに異なる点である。
【００８２】
具体的には、図５(a) に示すように、抵抗体１１は、長手方向に延びるボディ部１１ａと、該ボディ部１１ａの端部に連接するヘッド部１１ｂとを有する。ヘッド部１１ｂの幅は、ボディ部１１ａの幅と同じである。ヘッド部１１ｂは、ボディ部１１ａ側の角部領域に突出領域１１ｂｐを有し、図５(b) に示すように、ヘッド部１１ｂの突出領域１１ｂｐとボディ部１１ａとの境界線ｌａ−ｂｐは、長手方向に対して所定の角度Ａだけ傾斜している。このように、ボディ部１１ａとヘッド部１１ｂとの境界長Ｌａ−ｂは、抵抗体１１の抵抗幅Ｒｗ（ボディ部１１ａの中央部の幅）よりも大きい。
【００８３】
なお、図５(a) には、抵抗体１１の図示の他に、抵抗体１１のヘッド部１１ｂの上部に形成された金属シリサイド膜６ｙと、金属シリサイド膜６ｙ上に配置されたコンタクトプラグ８ｙとを図示している。
【００８４】
ここで、本発明の効果を有効に説明する為に、図５(a) に示す第３の実施形態の抵抗体１１の抵抗値と、図８に示す第１例の抵抗体１０３の抵抗値とを比較しながら説明する。図６は、第１例の抵抗体における寄生抵抗成分と、第３の実施形態の抵抗体における寄生抵抗成分とについて示すグラフである。
【００８５】
図６に示す左側の縦軸に、第１例の抵抗体１０３及び第３の実施形態の抵抗体１１のそれぞれにおける寄生抵抗成分を示す。一方、図６に示す右側の縦軸に、第１例の抵抗体１０３及び第３の実施形態の抵抗体１１のそれぞれにおける寄生抵抗成分のバラツキを示す。
【００８６】
詳細には、抵抗長Ｒｌが６μｍ、抵抗幅Ｒｗが０．６μｍの抵抗体１０３，１１を、複数準備し、複数の抵抗体１０３，１１のそれぞれにおける寄生抵抗成分を算出し、それらの平均値Ａｖｅを求めた。それと共に、複数の抵抗体１０３，１１のそれぞれにおける寄生抵抗成分に基づいて、抵抗体１０３，１１における寄生抵抗成分のバラツキ３σ／Ａｖｅを求めた。
【００８７】
ここで、「寄生抵抗成分」は、抵抗体１０３，１１全体の抵抗値からボディ部１０３ａ，１１ａの抵抗値を差し引くことで算出される。寄生抵抗成分は、コンタクトプラグ１０８，８ｙとヘッド部１０３ｂ，１１ｂとの接触抵抗値、ヘッド部１０３ｂ，１１ｂの抵抗値、及びボディ部１０３ａ，１１ａとヘッド部１０３ｂ，１１ｂとの接触抵抗値を含む。
【００８８】
図６から判るように、抵抗体１０３における寄生抵抗成分＝８７１Ω，抵抗体１１における寄生抵抗成分＝７８９Ωであり、抵抗体１１は、抵抗体１０３に比べて、寄生抵抗成分を９．４％低減することができ、抵抗体１０３における寄生抵抗成分のバラツキ＝３４．１％，抵抗体１１における寄生抵抗成分のバラツキ＝３０．７％であり、抵抗体１１は、抵抗体１０３に比べて、寄生抵抗成分に発生するバラツキを３．４％低減することができる。これにより、抵抗体１１の面積を、抵抗体１０３の面積に比べて、９％縮小することができる。
【００８９】
本実施形態によると、ヘッド部１１ｂの角部領域に突出領域１１ｂｐを設けることにより、第１例の抵抗体１０３（図８参照）及び第２例の抵抗体２０３（図９参照）に比べて、ボディ部１１ａとヘッド部１１ｂとの境界長Ｌａ−ｂを大きくすることができるため、ボディ部１１ａとヘッド部１１ｂとの接触抵抗を低減することができる。
【００９０】
具体的には例えば、図５(a) に示す抵抗体１１、及び図９に示す第２例の抵抗体２０３のそれぞれにおいて、抵抗長Ｒｌが６μｍ、抵抗長Ｒｗが０．６μｍの場合について考える。
【００９１】
図５(a) に示す抵抗体１１において、ヘッド部１１ｂの突出領域１１ｂｐとボディ部１１ａとの境界線ｌａ−ｂｐ（図５(b) 参照）が、長手方向に対して傾斜する角度Ａ（図５(b) 参照）を４５°、ヘッド部１１ｂの突出領域１１ｂｐが、ボディ部１１ａ側に突出する長さＬｂｐを０．１μｍとすると、ボディ部１１ａとヘッド部１１ｂとの境界長Ｌａ−ｂは約０．６８μｍとなる。一方、図９に示す第２例の抵抗体２０３において、ボディ部２０３ａとヘッド部２０３ｂとの境界長Ｌａ−ｂは０．６μｍとなる。このように、抵抗体１１における境界長Ｌａ−ｂは、抵抗体２０３における境界長Ｌａ−ｂに比べて、約１．１４倍となり、ボディ部１１ａとヘッド部１１ｂとの接触抵抗を、ボディ部２０３ａとヘッド部２０３ｂとの接触抵抗に比べて、約１２％低減することができる。
【００９２】
さらに、ヘッド部１１ｂの幅をボディ部１１ａの幅と同じにした状態で、ヘッド部１１ｂの角部領域に突出領域１１ｂｐを設けることにより、図８に示す第１例の抵抗体１０３に比べて、抵抗体１１の面積を増大させずに、ヘッド部１１ｂの面積を大きくし、コンタクトプラグ８ｙとヘッド部１１ｂとの接触抵抗を低減することができる。
【００９３】
加えて、ヘッド部１１ｂの上部のみをシリサイド化することにより、シリサイド化による抵抗体１１の抵抗値の変動を抑制することができる。
【００９４】
従って、半導体装置の微細化に伴い、抵抗体１１の抵抗長が縮小化されることがあっても、アナログ回路を構成する各抵抗体の抵抗値間にバラツキが生じることを抑制することができる。
【００９５】
なお、第３の実施形態では、抵抗体１１の抵抗長Ｒｌが６μｍ、抵抗体１１の抵抗幅Ｒｗが０．６μｍ、抵抗体１１全体の抵抗値に占めるヘッド部１１ｂの抵抗値の割合が０．８４％の抵抗体１１の場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない（なお、この場合、抵抗体１１の面積を９％縮小することができる）。
【００９６】
例えば、抵抗体の抵抗長が１μｍ、抵抗体の抵抗幅が０．６μｍ、抵抗体全体の抵抗値に占めるヘッド部の抵抗値の割合が５％の抵抗体の場合でもよい。この場合、抵抗体の面積を１３．５％縮小することができる。
【００９７】
このように、抵抗体の抵抗長が小さくなる（６μｍ→１μｍ）と、寄生抵抗成分が抵抗体全体の抵抗値に占める割合が高くなる。そのため、抵抗体の抵抗長が小さくなるに連れて、抵抗体の面積の縮小率を高める（９％→１３．５％）ことができる。即ち、本実施形態における抵抗体の面積の縮小効果は、抵抗長のより小さい抵抗体において、より顕著に現れる。
【図面の簡単な説明】
【００９８】
【図１】本発明の第１の実施形態に係る半導体装置の構造を示す断面図である。
【図２】本発明の第１の実施形態に係る半導体装置を構成する抵抗体の構造を示す拡大平面図である。
【図３】(a) 〜(f) は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す要部工程断面図である。
【図４】本発明の第２の実施形態に係る半導体装置を構成する抵抗体の構造を示す拡大平面図である。
【図５】(a) は、本発明の第３の実施形態に係る半導体装置を構成する抵抗体の構造を示す拡大平面図であり、(b) は、該抵抗体を構成するヘッド部の突出領域の形状を示す拡大平面図である。
【図６】第１例の抵抗体における寄生抵抗成分と、第３の実施形態の抵抗体における寄生抵抗成分とについて示すグラフである。
【図７】従来技術の半導体装置の構造を示す断面図である。
【図８】従来技術の半導体装置を構成する抵抗体（第１例の抵抗体）の構造を示す拡大平面図である。
【図９】従来技術の半導体装置を構成する抵抗体（第２例の抵抗体）の構造を示す拡大平面図である。
【符号の説明】
【００９９】
１ 半導体基板
２ フィールド絶縁膜
３ 抵抗体
３ａ ボディ部
３ｂ ヘッド部
３ｂｐ 突出領域
４ 保護膜形成膜
５ フォトレジスト膜
６，６ｘ，６ｙ 金属シリサイド膜
７ 層間絶縁膜
８，８ｘ，８ｙ コンタクトプラグ
９ 配線
１０ 抵抗体
１０ａ ボディ部
１０ｂ ヘッド部
１０ａｐ 突出領域
１１ 抵抗体
１１ａ ボディ部
１１ｂ ヘッド部
１１ｂｐ 突出領域
Ｒｌ 抵抗長
Ｒｗ 抵抗幅
Ｌａ−ｂ 境界長
Ｌｂｐ 長さ
ｌａ−ｂ 境界線
Ａ 角度
【特許請求の範囲】
【請求項１】
アナログ回路を構成する抵抗体を有する半導体装置であって、
半導体基板上に形成され、長手方向に延びるボディ部と該ボディ部の端部に連接するヘッド部とを有し、且つシリコンからなる前記抵抗体と、
前記抵抗体の前記ヘッド部の上部に形成された金属シリサイド膜と、
前記抵抗体を覆う層間絶縁膜中に形成され、前記金属シリサイド膜を介して、前記抵抗体と電気的に接続するコンタクトプラグとを備え、
前記ボディ部と前記ヘッド部との境界長は、前記抵抗体の抵抗幅よりも大きいことを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記抵抗体の抵抗幅は、前記ボディ部の中央部の幅であることを特徴とする半導体装置。
【請求項３】
請求項１又は２に記載の半導体装置において、
前記層間絶縁膜上に形成され、前記コンタクトプラグと電気的に接続する配線をさらに備えていることを特徴とする半導体装置。
【請求項４】
請求項１に記載の半導体装置において、
前記ヘッド部の幅は、前記ボディ部の幅よりも大きく、
前記ヘッド部は、前記ボディ部側の角部領域に突出領域を有することを特徴とする半導体装置。
【請求項５】
請求項１に記載の半導体装置において、
前記ヘッド部の幅は、前記ボディ部の中央部の幅よりも大きく、且つ
前記ボディ部の端部の幅は、前記ヘッド部の幅と同じであり、
前記ボディ部は、その端部領域に前記ヘッド部の幅と対応する幅の突出領域を有することを特徴とする半導体装置。
【請求項６】
請求項１に記載の半導体装置において、
前記ヘッド部の幅は、前記ボディ部の幅と同じであり、
前記ヘッド部は、前記ボディ部側の角部領域に突出領域を有することを特徴とする半導体装置。
【請求項７】
アナログ回路を構成する抵抗体を有する半導体装置の製造方法であって、
半導体基板上に、長手方向に延びるボディ部と該ボディ部の端部に連接するヘッド部とを有し、且つシリコンからなる前記抵抗体を形成する工程（ａ）と、
前記抵抗体の前記ヘッド部の上部に金属シリサイド膜を形成する工程（ｂ）と、
前記抵抗体を覆う層間絶縁膜中に、前記金属シリサイド膜を介して、前記抵抗体と電気的に接続するコンタクトプラグを形成する工程（ｃ）とを備え、
前記ボディ部と前記ヘッド部との境界長は、前記抵抗体の抵抗幅よりも大きいことを特徴とする半導体装置の製造方法。
【請求項８】
請求項７に記載の半導体装置の製造方法において、
前記工程（ｃ）の後に、前記層間絶縁膜上に、前記コンタクトプラグと電気的に接続する配線を形成する工程（ｄ）をさらに備えていることを特徴とする半導体装置の製造方法。
【請求項１】
アナログ回路を構成する抵抗体を有する半導体装置であって、
半導体基板上に形成され、長手方向に延びるボディ部と該ボディ部の端部に連接するヘッド部とを有し、且つシリコンからなる前記抵抗体と、
前記抵抗体の前記ヘッド部の上部に形成された金属シリサイド膜と、
前記抵抗体を覆う層間絶縁膜中に形成され、前記金属シリサイド膜を介して、前記抵抗体と電気的に接続するコンタクトプラグとを備え、
前記ボディ部と前記ヘッド部との境界長は、前記抵抗体の抵抗幅よりも大きいことを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記抵抗体の抵抗幅は、前記ボディ部の中央部の幅であることを特徴とする半導体装置。
【請求項３】
請求項１又は２に記載の半導体装置において、
前記層間絶縁膜上に形成され、前記コンタクトプラグと電気的に接続する配線をさらに備えていることを特徴とする半導体装置。
【請求項４】
請求項１に記載の半導体装置において、
前記ヘッド部の幅は、前記ボディ部の幅よりも大きく、
前記ヘッド部は、前記ボディ部側の角部領域に突出領域を有することを特徴とする半導体装置。
【請求項５】
請求項１に記載の半導体装置において、
前記ヘッド部の幅は、前記ボディ部の中央部の幅よりも大きく、且つ
前記ボディ部の端部の幅は、前記ヘッド部の幅と同じであり、
前記ボディ部は、その端部領域に前記ヘッド部の幅と対応する幅の突出領域を有することを特徴とする半導体装置。
【請求項６】
請求項１に記載の半導体装置において、
前記ヘッド部の幅は、前記ボディ部の幅と同じであり、
前記ヘッド部は、前記ボディ部側の角部領域に突出領域を有することを特徴とする半導体装置。
【請求項７】
アナログ回路を構成する抵抗体を有する半導体装置の製造方法であって、
半導体基板上に、長手方向に延びるボディ部と該ボディ部の端部に連接するヘッド部とを有し、且つシリコンからなる前記抵抗体を形成する工程（ａ）と、
前記抵抗体の前記ヘッド部の上部に金属シリサイド膜を形成する工程（ｂ）と、
前記抵抗体を覆う層間絶縁膜中に、前記金属シリサイド膜を介して、前記抵抗体と電気的に接続するコンタクトプラグを形成する工程（ｃ）とを備え、
前記ボディ部と前記ヘッド部との境界長は、前記抵抗体の抵抗幅よりも大きいことを特徴とする半導体装置の製造方法。
【請求項８】
請求項７に記載の半導体装置の製造方法において、
前記工程（ｃ）の後に、前記層間絶縁膜上に、前記コンタクトプラグと電気的に接続する配線を形成する工程（ｄ）をさらに備えていることを特徴とする半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２０１０−２１３９９（Ｐ２０１０−２１３９９Ａ）
【公開日】平成２２年１月２８日（２０１０．１．２８）
【国際特許分類】
【出願番号】特願２００８−１８１１７４（Ｐ２００８−１８１１７４）
【出願日】平成２０年７月１１日（２００８．７．１１）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成２２年１月２８日（２０１０．１．２８）
【国際特許分類】
【出願日】平成２０年７月１１日（２００８．７．１１）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
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