半導体装置及びその製造方法
【課題】異なる金属組成比を持つＦＵＳＩ化構造体、特に一体に形成されたゲート電極における金属拡散を防止できるようにする。
【解決手段】半導体装置は、第１のゲート電極１０４ａを有するＮ型ＦＥＴと第２のゲート電極１０４ｂを有するＮ型ＦＥＴとを有している。第１のゲート電極１０４ａ及び第２のゲート電極１０４ｂは、接続部により一体に形成され且つ金属により互いの金属組成比が異なるようにフルシリサイド化されており、接続部の少なくとも一部には、第１のゲート電極１０４ａ及び第２のゲート電極１０４ｂを構成する金属の拡散を防止する拡散防止膜１０５が形成されている。
【解決手段】半導体装置は、第１のゲート電極１０４ａを有するＮ型ＦＥＴと第２のゲート電極１０４ｂを有するＮ型ＦＥＴとを有している。第１のゲート電極１０４ａ及び第２のゲート電極１０４ｂは、接続部により一体に形成され且つ金属により互いの金属組成比が異なるようにフルシリサイド化されており、接続部の少なくとも一部には、第１のゲート電極１０４ａ及び第２のゲート電極１０４ｂを構成する金属の拡散を防止する拡散防止膜１０５が形成されている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、フルシリサイド（Fully Silicided：ＦＵＳＩ）構造を有する電界効果トランジスタを含む半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
従来から、半導体集積回路装置に集積化される半導体素子の集積度が増しており、例えばＭＩＳ（metal-insulator-semiconductor）型電界効果トランジスタ（ＦＥＴ：field-effect transistor）を構成するゲート電極を微細化すると共に、ゲート絶縁膜を構成する絶縁性材料に高誘電体を用いてゲート絶縁膜の電気的薄膜化を実現する手法が用いられつつある。しかしながら、通常、ゲート電極に用いられるポリシリコンは不純物注入を行なってもその空乏化が避けられず、空乏化によりゲート絶縁膜の膜厚が電気的に増大した状態となるため、ＦＥＴの性能の向上を妨げる要因となっている。
【０００３】
近年、ゲート電極の空乏化を防止できるゲート電極構造が提案されている。すなわち、ゲート電極を構成するシリコン材料に金属材料を反応させて、シリコン材料の全体を金属によりシリサイド化するフルシリサイド（ＦＵＳＩ）構造もゲート電極の空乏化を抑制する有効な方法として報告されている。
【０００４】
例えば、以下の非特許文献１には、ＦＵＳＩ構造の形成方法が提案されている。また、非特許文献２には、ＦＵＳＩ電極にＮ型ＦＥＴとＰ型ＦＥＴとで異なる材料、例えばＮ型ＦＥＴにはＮｉＳｉを用い、Ｐ型ＦＥＴにはＮｉ3Ｓｉを用いる構成が提案されている。
【０００５】
図３４（ａ）〜図３４（ｄ）は非特許文献１に示される従来のＭＩＳ型ＦＥＴの製造方法のＦＵＳＩ電極の形成工程における要部の断面構成を示している。
【０００６】
まず、図３４（ａ）に示すように、シリコンからなる半導体基板１の上部に素子分離膜２を形成し、その後、半導体基板１における素子分離膜２により区画されたＮ型ＦＥＴ領域Ａ及びＰ型ＦＥＴ領域Ｂの上に、ゲート絶縁膜３及び導電性を有するポリシリコン膜を順次形成する。続いて、形成したポリシリコン膜をパターニングして、Ｎ型ＦＥＴ領域Ａには第１のゲート電極形成膜４Ａを形成し、Ｐ型ＦＥＴ領域Ｂには第２のゲート電極形成膜４Ｂを形成する。続いて、各ゲート電極形成膜４Ａ、４Ｂの側面上に絶縁性のサイドウォールスペーサ５を形成し、さらに、形成した各サイドウォールスペーサ５をマスクとして、半導体基板１の活性領域にソースドレイン領域６をそれぞれ形成する。その後、半導体基板１の上に各ゲート電極形成膜４Ａ、４Ｂ及びサイドウォールスペーサ５を覆うように層間絶縁膜７を形成し、形成した層間絶縁膜７に対して、化学機械研磨（ＣＭＰ）法等により各ゲート電極形成膜４Ａ、４Ｂを露出させる。
【０００７】
次に、図３４（ｂ）に示すように、層間絶縁膜７の上にＰ型ＦＥＴ領域Ｂを開口するレジストパターン８を形成し、形成したレジストパターン８をマスクとしてＰ型ＦＥＴ領域Ｂの層間絶縁膜７から露出する第２のゲート電極形成膜４Ｂの上部をエッチングして除去する。
【０００８】
次に、図３４（ｃ）に示すように、レジストパターン８を除去した後、各ゲート電極形成膜４Ａ、４Ｂを露出する層間絶縁膜７の上にニッケルからなる金属膜９を堆積する。
【０００９】
次に、図３４（ｄ）に示すように、半導体基板１に対して熱処理を行なって、それぞれポリシリコンからなる各ゲート電極形成膜４Ａ，４Ｂと金属膜９とを互いに反応させることにより、Ｎ型ＦＥＴ領域Ａには上部がシリサイド化された第１のゲート電極１０Ａが形成され、Ｐ型ＦＥＴ領域Ｂにはフルシリサイド化された第２のゲート電極１０Ｂが形成される。非特許文献１においては、Ｎ型ＦＥＴを構成する第１のゲート電極１０Ａの下部はポリシリコンのままであり、Ｐ型ＦＥＴを構成する第２のゲート電極１０Ｂの下部はＮｉＳｉである。
【００１０】
また、非特許文献２においては、金属膜を厚く堆積することにより、第１のゲート電極１０Ａの全体をＮｉＳｉとし、第２のゲート電極１０Ｂの全体をＮｉ3Ｓｉとする構成が記載されている。
【００１１】
さらに、Ｎ型ＦＥＴとＰ型ＦＥＴとを含むフリップフロップ回路を構成する場合には、図３５に示すように、Ｎ型ＦＥＴ領域Ａの第１のゲート電極１４ａとＰ型ＦＥＴ領域Ｂの第２のゲート電極１４ｂを同電位とする場合がある。このとき、回路面積を縮小するために、第１のゲート電極１４ａと第２のゲート電極１４ｂとを一体に形成して、共有ゲート電極１４を設ける構成が採られる。
【００１２】
また、半導体集積回路においては、比較的に高い抵抗を必要とする場合があり、ＦＵＳＩ化されていないシリコン材料を抵抗素子に用いる場合がある。図３５に、素子分離領域１２上の抵抗素子領域Ｃに形成された、ＦＵＳＩ化されていないポリシリコンからなる抵抗体本体２０ａと、該抵抗体本体２０ａの両端部に設けられＦＵＳＩ化されたコンタクト形成領域２０ｂとを有する抵抗素子２０を示す。
【非特許文献１】2004 IEEE, Proposal of New HfSiON CMOS Fabrication Process (HAMDAMA) for Low Standby Power Device, T.Aoyama et.al
【非特許文献２】2004 IEEE, Dual Workfunction Ni-Silicide/HfSiON Gate Stacks by Phase-Controlled Full-Silicidation (PC-FUSI) Technique for 45nm-node LSTP and LOP Devices, K.Takahashi et.al
【発明の開示】
【発明が解決しようとする課題】
【００１３】
しかしながら、前記従来のＦＵＳＩ化された共有ゲート電極１４を有する半導体装置は、Ｎ型ＦＥＴ領域Ａにおける第１のゲート電極１４ａとＰ型ＦＥＴ領域Ｂにおける第２のゲート電極１４ｂとを構成するシリサイド材料における金属組成比を、第１のゲート電極１４ａと比べて第２のゲート電極１４ｂが高くなるように設定する場合がある。この場合には、シリサイド化工程又はその後の熱処理工程において金属組成比が第１のゲート電極１４ａよりも高い第２のゲート電極１４ｂから第１のゲート電極１４ａにシリサイド用の金属が拡散することがある。また、抵抗素子２０においては、ＦＵＳＩ化されたコンタクト形成領域２０ｂとＦＵＳＩ化されていない抵抗体本体２０ａとの境界では、金属の拡散が顕著となる。これにより、共有ゲート電極１４においては、第１のゲート電極１４ａと第２のゲート電極１４ｂとの間に、第１のゲート電極１４ａを構成するシリサイド材料と第２のゲート電極１４ｂを構成するシリサイド材料との中間の金属組成比を持つ中間相膜１４ｃが形成される。同様に、抵抗素子２０においては、抵抗体本体２０ａとコンタクト形成領域２０ｂとの間に、コンタクト形成領域２０ｂを構成するシリサイド材料と抵抗体本体２０ａを構成するポリシリコンとの中間の金属組成比を持つ中間相膜２０ｃが形成される。
【００１４】
図３６に図３５のXXXVI−XXXVI線における断面構成を示す。図３６はＮ型ＦＥＴ領域Ａにおける第１のゲート電極１４ａの組成をＮｉＳｉとし、Ｐ型ＦＥＴ領域における第２のゲート電極１４ｂをＮｉ3Ｓｉとした場合を示している。図３６に示すように、共有ゲート電極１４及び抵抗素子２０のいずれにおいても、シリサイド化用の金属であるニッケル（Ｎｉ）が、その濃度が高い領域から低い領域へ拡散し、中間相膜１４ｃ、２０ｃが形成される。
【００１５】
これにより、例えば、ＦＥＴにおいては、半導体基板１１と共有ゲート電極１４との間に形成されているゲート絶縁膜２１と接するシリサイド材料に組成が異なる部分が生じるため、各ＦＥＴのしきい値電圧が変動する。このＮｉの拡散によるしきい値電圧の変動を回避するには、例えばＮ型ＦＥＴ領域Ａの第１のゲート電極１４ａとＰ型ＦＥＴ領域Ｂの第２のゲート電極１４ｂとを分離し、それらの間を配線を介して接続するか、Ｎ型ＦＥＴ領域ＡとＰ型ＦＥＴ領域Ｂとの間隔を十分に大きくする必要がある。これらの方法は、いずれも回路面積が大きくなるという別の問題が生じる。また、抵抗素子２０においても、中間相膜２０ｃが抵抗素子２０によってばらつくことにより、所望の抵抗値を得ることが困難となる。
【００１６】
本発明は、異なる金属組成比を持つＦＵＳＩ化構造体、特に一体に形成されたゲート電極における金属拡散を防止できるようにすることを目的とする。
【課題を解決するための手段】
【００１７】
前記の目的を達成するため、本発明は、半導体装置及びその製造方法を、異なる金属組成比を持つＦＵＳＩ化構造体の境界部（接続部）にシリサイド化用の金属の拡散を防止する拡散防止領域を形成する構成とする。
【００１８】
具体的に、本発明に係る半導体装置は、第１のゲート電極を有する第１の電界効果トランジスタと第２のゲート電極を有する第２の電界効果トランジスタとを備えた半導体装置を対象とし、第１のゲート電極及び第２のゲート電極は、接続部により一体に形成され且つ金属により互いの金属組成比が異なるようにフルシリサイド化されており、接続部の少なくとも一部には、第１のゲート電極及び第２のゲート電極同士の金属の拡散を防止する拡散防止膜が形成されていることを特徴とする。
【００１９】
本発明の半導体装置において、拡散防止膜は接続部の界面の全体を覆う第１の導電体からなることが好ましい。
【００２０】
また、本発明の半導体装置において、拡散防止膜は接続部の界面の一部を覆う第１の導電体からなることが好ましい。
【００２１】
この場合に、接続部の下部には第２の導電体膜が設けられ、拡散防止膜は第２の導電体膜の上に設けられていてもよい。
【００２２】
さらにこの場合に、拡散防止膜の上に第３の導電体膜が形成されていてもよい。
【００２３】
また、接続部の上部には第２の導電体膜が設けられ、拡散防止膜は第２の導電体膜の下に設けられていてもよい。
【００２４】
拡散防止膜が第１の導電体からなる場合に、該第１の導電体はシリサイド化されない他の金属又は金属化合物であることが好ましい。
【００２５】
また、本発明の半導体装置において、拡散防止膜は接続部の界面の一部を覆う絶縁体からなることが好ましい。
【００２６】
この場合に、接続部の下部には第２の導電体膜が設けられ、拡散防止膜は第２の導電体膜の上に設けられていてもよい。
【００２７】
さらにこの場合に、拡散防止膜の上に第３の導電体膜が形成されていてもよい。
【００２８】
この場合に、第２の導電体膜は、第１のゲート電極及び第２のゲート電極における金属組成比の中間の金属組成比を有するシリサイドからなることが好ましい。
【００２９】
また、第３の導電体膜は、第１のゲート電極及び第２のゲート電極をシリサイド化する金属を含むことが好ましい。
【００３０】
また、接続部の一側部には第２の導電体膜が設けられ、拡散防止膜は接続部の残部に設けられていてもよい。
【００３１】
本発明の半導体装置において、拡散防止膜における第１のゲート電極及び第２のゲート電極との界面の面積は、接続部における第１のゲート電極及び第２のゲート電極との界面の面積よりも大きいことが好ましい。
【００３２】
本発明の半導体装置において、第１の電界効果トランジスタ及び第２の電界効果トランジスタのうち、一方の導電型はＮ型であり、他方の導電型はＰ型であることが好ましい。
【００３３】
この場合に、第１のゲート電極及び第２のゲート電極のうち金属組成比が高いゲート電極を有する電界効果トランジスタの導電型はＰ型であり、金属組成比が低いゲート電極を有する電界効果トランジスタの導電型はＮ型であることが好ましい。
【００３４】
本発明の半導体装置は、シリコンを含む抵抗体本体と、該抵抗体本体の一部が金属によりフルシリサイド化されてなるコンタクト形成領域とを有する抵抗素子をさらに備え、抵抗体本体とコンタクト形成領域との接続部には、コンタクト形成領域から抵抗体本体への金属の拡散を防止する拡散防止膜が形成されていることが好ましい。
【００３５】
本発明の第１の半導体装置の製造方法は、第１のゲート電極を有する第１の電界効果トランジスタ及び第２のゲート電極を有する第２の電界効果トランジスタを含む半導体装置の製造方法を対象とし、半導体領域の上に、シリコンからなり、第１のゲート電極形成領域及び第２のゲート電極形成領域を有するシリコンゲート電極を形成する工程（ａ）と、シリコンゲート電極における第１のゲート電極形成領域と第２のゲート電極形成領域との接続部に、第１のゲート電極形成領域と第２のゲート電極形成領域との界面の少なくとも一部を露出する第１の溝部を形成する工程（ｂ）と、第１の溝部に、シリコンゲート電極をシリサイド化する金属の拡散を防止する拡散防止膜を形成する工程（ｃ）と、拡散防止膜が形成されたシリコンゲート電極の上に金属膜を形成する工程（ｄ）と、金属膜に対して熱処理を行なって、第１のゲート電極形成領域及び第２のゲート電極形成領域を互いの金属組成比が異なるようにフルシリサイド化することにより、第１のゲート電極及び第２のゲート電極を形成する工程（ｅ）とを備えていることを特徴とする。
【００３６】
第１の半導体装置の製造方法において、拡散防止膜は金属膜によりシリサイド化されない他の金属又は金属化合物であることが好ましい。
【００３７】
第１の半導体装置の製造方法は、工程（ａ）と工程（ｄ）との間に、シリコンゲート電極における第１のゲート電極形成領域及び第２のゲート電極形成領域のいずれか一方に対してその上部をエッチングにより除去する工程（ｆ）をさらに備えていることが好ましい。
【００３８】
第１の半導体装置の製造方法において、工程（ｄ）は、シリコンゲート電極における第１のゲート電極形成領域上及び第２のゲート電極形成領域上において金属膜の膜厚を互いに異ならせる工程を含むことが好ましい。
【００３９】
本発明に係る第２の半導体装置の製造方法は、第１のゲート電極を有する第１の電界効果トランジスタ及び第２のゲート電極を有する第２の電界効果トランジスタを含む半導体装置の製造方法を対象とし、半導体領域の上に、シリコンからなり、第１のゲート電極形成領域及び第２のゲート電極形成領域を有するシリコンゲート電極を形成する工程（ａ）と、シリコンゲート電極における第１のゲート電極形成領域と第２のゲート電極形成領域との接続部に、第１のゲート電極形成領域と第２のゲート電極形成領域との界面の下部を残して第１の溝部を形成する工程（ｂ）と、第１の溝部が形成されたシリコンゲート電極の上に金属膜を形成する工程（ｃ）と、金属膜に対して熱処理を行なって、第１のゲート電極形成領域及び第２のゲート電極形成領域を互いの金属組成比が異なるようにフルシリサイド化することにより、第１のゲート電極及び第２のゲート電極を形成する工程（ｄ）とを備えていることを特徴とする。
【００４０】
第２の半導体装置の製造方法は、工程（ｂ）と工程（ｃ）との間に、第１の溝部にシリコンゲート電極をシリサイド化する金属の拡散を防止する拡散防止膜を形成する工程（ｅ）をさらに備えていることが好ましい。
【００４１】
第２の半導体装置の製造方法において、拡散防止膜は、絶縁膜又は金属膜によりシリサイド化されない他の金属又は金属化合物であることが好ましい。
【００４２】
第２の半導体装置の製造方法は、工程（ａ）と工程（ｃ）との間に、シリコンゲート電極における第１のゲート電極形成領域及び第２のゲート電極形成領域のいずれか一方に対してその上部をエッチングにより除去する工程（ｆ）をさらに備えていることが好ましい。
【００４３】
また、第２の半導体装置の製造方法において、工程（ｃ）は、シリコンゲート電極における第１のゲート電極形成領域上及び第２のゲート電極形成領域上において金属膜の膜厚を互いに異ならせる工程を含むことが好ましい。
【００４４】
第２の半導体装置の製造方法は、工程（ｂ）において、第１のゲート電極形成領域及び第２のゲート電極形成領域における第１の溝部の壁面から露出する面積は、第１のゲート電極形成領域及び第２のゲート電極形成領域同士の接続部における界面の面積よりも大きいことが好ましい。
【００４５】
第２の半導体装置の製造方法は、工程（ａ）よりも前に、半導体領域の上部に素子分離領域を選択的に形成する工程（ｇ）をさらに備え、工程（ａ）は、素子分離領域上にシリコンからなり、抵抗体本体と該抵抗体本体と接続されたコンタクト形成領域とを有するシリコン抵抗体を形成する工程を含み、工程（ｂ）は、シリコン抵抗体における抵抗体本体とコンタクト形成領域との接続部に、抵抗体本体とコンタクト形成領域との界面の少なくとも一部を露出する第２の溝部を形成する工程を含み、工程（ｃ）は、第２の溝部に拡散防止膜を形成する工程を含み、工程（ｄ）は、拡散防止膜が形成されたシリコン抵抗体におけるコンタクト形成領域の上に金属膜を選択的に形成する工程を含み、工程（ｅ）は、熱処理により、金属膜によりコンタクト形成領域をフルシリサイド化する工程を含むことが好ましい。
【００４６】
また、第２の半導体装置の製造方法は、工程（ａ）よりも前に、半導体領域の上部に素子分離領域を選択的に形成する工程（ｇ）をさらに備え、工程（ａ）は、素子分離領域上にシリコンからなり、抵抗体本体と該抵抗体本体と接続されたコンタクト形成領域とを有するシリコン抵抗体を形成する工程を含み、工程（ｂ）は、シリコン抵抗体における抵抗体本体とコンタクト形成領域との接続部に、抵抗体本体とコンタクト形成領域との界面の一部を露出する第２の溝部を形成する工程を含み、工程（ｃ）は、第２の溝部が形成されたシリコン抵抗体におけるコンタクト形成領域の上に金属膜を選択的に形成する工程を含み、工程（ｄ）は、熱処理により、金属膜によりコンタクト形成領域をフルシリサイド化する工程を含むことが好ましい。
【００４７】
この場合に、工程（ｅ）は、第２の溝部に拡散防止膜を形成する工程を含むことが好ましい。
【発明の効果】
【００４８】
本発明に係る半導体装置及びその製造方法によると、互いに異なる金属組成比を持つＦＵＳＩ化構造体（特に一体に形成されたゲート電極）に生じる金属拡散を防止又は抑制でき、金属拡散による中間相膜の発生を抑制できるため、回路面積を縮小できると共に電気特性のばらつきを防止することができる。
【発明を実施するための最良の形態】
【００４９】
（第１の実施形態）
本発明の第１の実施形態について図面を参照しながら説明する。
【００５０】
図１（ａ）及び図１（ｂ）は本発明の第１の実施形態に係る半導体装置であって、（ａ）は平面構成を示し、（ｂ）は（ａ）のＩｂ−Ｉｂ線における断面構成を示している。図１（ａ）及び図１（ｂ）に示すように、例えばシリコンからなる半導体基板１０１の主面は、シャロウトレンチ分離（ＳＴＩ）からなる素子分離領域１０２によって、Ｎ型ＦＥＴ領域Ａ、Ｐ型ＦＥＴ領域Ｂ及び抵抗素子領域Ｃに区画されている。
【００５１】
Ｎ型ＦＥＴ領域Ａ及びＰ型ＦＥＴ領域Ｂには、互いに間隔をおき且つそれぞれ平面方形状の長辺を対向して配置されたＮ型活性領域１０３Ａ及びＰ型活性領域１０３Ｂが形成されている。Ｎ型活性領域１０３Ａ及びＰ型活性領域１０３Ｂの上には、例えば酸化ハフニウム（ＨｆＯ2 ）からなるゲート絶縁膜１０６を介在させ、且つ各活性領域１０３Ａ、１０３Ｂの各長辺側の両側部と交差する共有ゲート電極１０４が形成されている。なお、ゲート絶縁膜１０６にＨｆＯ2 を用いたがこれに代えて、ＨｆＳｉＯ、ＨｆＳｉＯＮ、ＳｉＯ2 又はＳｉＯＮ等を用いることができる。
【００５２】
共有ゲート電極１０４は、Ｎ型ＦＥＴ領域ＡにおいてはＮｉＳｉからなる第１のゲート電極１０４ａを構成し、Ｐ型ＦＥＴ領域ＢにおいてはＮｉ3Ｓｉからなる第２のゲート電極１０４ｂを構成する。共有ゲート電極１０４における素子分離領域１０２上で第１のゲート電極１０４ａと第２のゲート電極１０４ｂとの接続部には、ＷＳｉからなり、該接続部においてニッケル（Ｎｉ）の拡散を防止する拡散防止膜１０５が形成されている。
【００５３】
抵抗素子領域Ｃには、素子分離領域１０２上であって、ポリシリコンからなる抵抗体本体１１０ａと、該抵抗体本体１１０ａの両端部にそれぞれ設けられ、ＮｉＳｉからなるコンタクト形成領域１１０ｂと、抵抗体本体１１０ａとコンタクト形成領域１１０ｂとの接続部に設けられたＷＳｉからなる拡散防止膜１０５とから構成される抵抗素子１１０が形成されている。
【００５４】
第１の実施形態においては、拡散防止膜１０５は、Ｎ型ＦＥＴ領域Ａ及びＰ型ＦＥＴ領域Ｂにおいては、第１のゲート電極１０４ａと第２のゲート電極１０４ｂとの接続部（界面）の全面を覆うと共に、幅寸法（ゲート長寸法）を共有ゲート電極１０４と一致させている。また、抵抗素子領域Ｃにおいても、拡散防止膜１０５は、抵抗体本体１１０ａとコンタクト形成領域１１０ｂとの接続部（界面）の全面を覆うと共に、幅寸法を抵抗体本体１１０ａ及びコンタクト形成領域１１０ｂと一致させている。
【００５５】
以下、第１の実施形態に係る種々の変形例を示す。
【００５６】
図２、図３及び図４は、図１（ａ）と同様の平面構成を示している。
【００５７】
図２に示す第１変形例は、各拡散防止膜１０５が共有ゲート電極１０５及び抵抗素子１１０のそれぞれの幅寸法よりも大きく形成されている。図３に示す第２変形例は、各拡散防止膜１０５が幅方向には突き出さないものの、各接続部の一方の側部が覆われていない状態であり、従って、各接続部の一方の側部には所定の金属組成比と異なる中間相膜１０４ｃ、１１０ｃがそれぞれ形成されている。図４に示す第３変形例は、各拡散防止膜１０５が幅方向には突き出すと共に、各接続部の一方の側部が拡散防止膜１０５によって覆われていない状態である。
【００５８】
図５、図６及び図７は、図１（ｂ）と同様の断面構成を示している。
【００５９】
図５に示す第４変形例は、各拡散防止膜１０５が各接続部の下部を覆っていない状態であり、従って、各接続部の下部には所定の金属組成比と異なる中間相膜１０４ｃ、１１０ｃがそれぞれ形成されている。図６に示す第５変形例は、各拡散防止膜１０５が各接続部の上部を覆っていない状態であり、従って、各接続部の上部には所定の金属組成比と異なる中間相膜１０４ｃ、１１０ｃがそれぞれ形成されている。図７に示す第６変形例は、各拡散防止膜１０５が各接続部の上部及び下部を覆っていない状態であり、各接続部の上部及び下部には所定の金属組成比と異なる中間相膜１０４ｃ、１１０ｃがそれぞれ形成されている。
【００６０】
なお、第２〜第６の各変形例においては、拡散防止膜１０５が接続部の全面を覆わないことから、それぞれ中間相膜１０４ｃ、１１０ｃが形成されるが、例えば図３に示す共有ゲート１０４の接続部に生じる中間相膜１０４ｃは、図３６に示した従来例のように、素子分離領域１０２を越えて各活性領域１０３Ａ、１０３Ｂの上側にまで到達することがないため、各ＦＥＴのしきい値電圧を変動させるようなことはない。このことは、抵抗素子１１０においても同様であり、抵抗体本体１１０ａの抵抗値を大きく変動させることはない。
【００６１】
このように、第１の実施形態及びその変形例に係る半導体装置は、第１のゲート電極１０４ａと第２のゲート電極１０４ｂとの接続部に、金属（ニッケル）の拡散を防止し且つシリサイド化されない導電性材料からなる拡散防止膜１０５を設けているため、共有ゲート電極１０４の電気抵抗の増大を抑制しながら、金属の拡散を防止することができる。このため、各ＦＥＴのしきい値電圧のばらつき及び抵抗素子１１０の抵抗値のばらつきの防止を、回路面積を縮小しながら実現することができるので、半導体装置の性能の向上及び高集積化が可能となる。
【００６２】
なお、第１の実施形態においては、拡散防止膜１０５の導電性材料としてＷＳｉを用いたが、第１のゲート電極１０４ａ、第２のゲート電極１０４ｂ及びコンタクト形成領域１１０ｂをシリサイド化するシリサイド反応工程において、シリコンと反応しない金属又は金属化合物であればよい。例えば、ＣｏＳｉ2、ＴｉＮ、ＷＮ等を用いることができる。また、拡散防止膜１０５は単層膜に限られず、例えばＴｉＮとＷＳｉとからなる積層構造としてもよい。
【００６３】
また、導電性を有する拡散防止膜１０５は、図１（ａ）、図１（ｂ）及び図２に示すように、例えば第１のゲート電極１０４ａと第２のゲート電極１０４ｂとの接続部の全体を覆うように形成することが、金属の拡散を防止する効果としては最も大きいため、望ましい。しかしながら、図３〜図７の各変形例に示したように、拡散防止膜１０５を各接続部の一部に形成することによっても、金属が拡散する断面積が縮小することから金属の拡散が抑制されるため、中間相膜１０４ｃ、１１０ｃの形成量も抑制することができる。従って、中間相膜１０４ｃ、１１０ｃの形成を十分に小さい範囲に留めることができるので、前述したように、各変形例においても、回路面積の縮小及び電気的特性のばらつきを抑えることができる。
【００６４】
また、第１のゲート電極１０４ａと第２のゲート電極１０４ｂとの接続部の一部の界面の断面積よりも拡散防止膜１０５の断面積を大きくすることによって、拡散防止膜１０５の比抵抗が、第１のゲート電極１０４ａ及び第２のゲート電極１０４ｂの比抵抗よりも大きい場合であっても、拡散防止膜１０５による抵抗値の上昇を抑制することができる。これは、抵抗素子１１０においても同様である。
【００６５】
以下、前記のように構成された半導体装置の製造方法にいて図面を参照しながら説明する。
【００６６】
図８（ａ）〜図８（ｃ）乃至図１５（ａ）〜図１５（ｃ）は本発明の第１の実施形態に係る半導体装置の製造方法の工程順の平面構成及断面構成を示している。
【００６７】
まず、図８（ａ）〜図８（ｃ）に示すように、シリコンからなる半導体基板１０１の上部にＳＴＩからなる素子分離領域１０２を選択的に形成する。これにより、Ｎ型ＦＥＴ領域ＡにはＮ型活性領域１０３Ａが形成され、Ｐ型ＦＥＴ領域ＢにはＰ型活性領域１０３ＢＡが形成される。続いて、図示はしていないが、Ｎ型活性領域１０３ＡにＰ型ウェル領域及びＰ型しきい値制御注入領域をＰ型不純物イオンのイオン注入により形成し、Ｐ型活性領域１０３ＢにＮ型ウェル領域及びＮ型しきい値制御注入領域をＮ型不純物イオンのイオン注入により形成する。続いて、化学的気相堆積（ＣＶＤ）法により、半導体基板１０１上のＮ型活性領域１０３Ａ及びＰ型活性領域１０３Ｂに、それぞれ物理的な膜厚が３ｎｍの酸化ハフニウム（ＨｆＯ2 ）からなるゲート絶縁膜１０６を堆積する。その後、ＣＶＤ法により、半導体基板１０１の上に素子分離領域１０２及びゲート酸化膜１０６を含む全面にわたって膜厚が７５ｎｍのポリシリコン膜を順次堆積する。その後、ポリシリコン膜上に抵抗素子領域Ｃにのみ開口パターンを有するレジスト膜を形成し、その後、形成したレジスト膜をマスクとしてシリコン抵抗体１２０Ｃとなる領域に抵抗素子としての抵抗値を決定するための不純物注入を行なう。続いて、レジスト膜を除去した後、ポリシリコン膜上に膜厚が２５ｎｍの酸化シリコン（ＳｉＯ2 ）膜を堆積する。続いて、リソグラフィ法及びエッチング法により、酸化シリコン膜及びポリシリコン膜に対して順次エッチングを行なって、Ｎ型ＦＥＴ領域Ａ及びＰ型ＦＥＴ領域Ｂにおいては、それぞれ共有ゲート電極パターンを持つ、酸化シリコンからなる第１の保護絶縁膜１２１Ａとポリシリコンからなる第１のシリコンゲート電極１２０Ａとが形成される。これと同時に、抵抗素子領域Ｃにおいては、抵抗素子パターンを持つ、酸化シリコンからなる第２の保護絶縁膜１２１Ｃとポリシリコンからなるシリコン抵抗体１２０Ｃとが形成される。ここで、エッチングにドライエッチングを用いる場合には、エッチングガスとして、酸化シリコンにはフルオロカーボンを主成分とするガスを用い、ポリシリコンには塩素を主成分とするガスを用いる。この後、図示はしていないが、Ｎ型活性領域１０３Ａには、第１の保護絶縁膜１２１ＡをマスクとしてＮ型エクステンション領域を形成し、Ｐ型活性領域１０３Ｂにも第１の保護絶縁膜１２１ＡをマスクとしてＰ型エクステンション領域を形成してもよい。その後、第１の保護絶縁膜１２１Ａ及び第１のシリコンゲート電極１２０Ａの両側面上に例えば窒化シリコンからなるサイドウォールスペーサを形成し、形成したサイドウォールスペーサ及び第１の保護絶縁膜１２１Ａをマスクとして、Ｎ型活性領域１０３ＡにはＮ型ソースドレイン領域を形成し、続いて、Ｐ型活性領域１０３ＢにはＰ型ソースドレイン領域を形成する。続いて、ＣＶＤ法により、半導体基板１０１の上に素子分離領域１０２、第１の保護絶縁膜１２１Ａ及び第２の保護絶縁膜１２１Ｃを含む全面にわたって、酸化シリコンからなる第３の保護絶縁膜１２２を堆積する。その後、堆積した第３の保護絶縁膜１２２を例えば化学機械研磨（ＣＭＰ）法により平坦化して、第１の保護絶縁膜１２１Ａ及び第２の保護絶縁膜１２１Ｃをそれぞれ露出する。
【００６８】
次に、図９（ａ）〜図９（ｄ）に示すように、リソグラフィ法により、露出した第１の保護絶縁膜１２１Ａ及び第２の保護絶縁膜１２１Ｃを含め第３の保護絶縁膜１２２の上に第１のレジスト膜１２３を塗布し、塗布した第１のレジスト膜１２３に、第１のシリコンゲート電極１２０ＡにおけるＮ型ＦＥＴ領域ＡとＰ型ＦＥＴ領域Ｂとの接続部を露出する第１の開口パターン１２３ａと、シリコン抵抗体１２０Ｃにおける抵抗体本体とコンタクト形成領域との接続部を露出する第２の開口パターン１２３ｃとをそれぞれ形成する。続いて、各開口パターン１２３ａ、１２３ｃが形成された第１のレジスト膜１２３をマスクとして、第１の保護膜１２１Ａ及び第２の保護膜１２１Ｃと、第１のシリコンゲート電極１２１Ａ及びシリコン抵抗体１２０Ｃとに対して異方性のエッチングを順次行なって、第１のシリコンゲート電極１２０Ａの接続部に第１の開口部１２０ａを形成すると共に、シリコン抵抗体１２０Ｃに第２の開口部１２０Ｃを形成する。このとき、第１の開口部１２０ａ及び第２の開口部１２０ｃからは、第１のシリコンゲート電極１２０Ａ及びシリコン抵抗体１２０Ｃを完全に除去することが望ましいが、図９（ｄ）に示すように、ポリシリコンが側壁又は底部上に残留しても構わない。ここでは、図９（ａ）及び図９（ｃ）に示すように、第１の開口部１２０ａの形成を容易にするために、第１のシリコンゲート電極１２０Ａの開口部分と比べてその上の第１の保護絶縁膜１２１Ａの開口部分を広くしている。これは、第２の開口部１２０ｃにおいても同様である。なお、各開口部１２０ａ、１２０ｃの平面形状をそれぞれ方形状としたが、後述の図１０（ｄ）で説明するように、拡散防止膜１０５の上面を第１のシリコンゲート電極１２０Ａ及びシリコン抵抗体１２０Ｃよりも低く形成する場合には、各開口部１２０ａ、１２０ｃの上部の平面形状をパターニングが容易な溝形状としてもよい。これは、複数のＦＥＴが隣接して形成される場合に、例えば第１の開口部１２０ａの上部を溝形状とし、導電体からなる拡散防止膜１０５を第１のシリコンゲート電極１２０Ａよりも厚く堆積すると、導電性の拡散防止膜１０５が溝形状部分に充填されることによって、隣接するゲート電極同士が短絡してしまうが、拡散防止膜１０５を第１のシリコンゲート電極１２０Ａよりも薄く堆積すると、各開口部１２０ａ、１２０ｃの平面方形状の下部に拡散防止膜１０５がそれぞれ孤立して形成されるため、短絡のおそれがなくなるからである。また、各開口部１２０ａ、１２０ｃは、アライメントずれを考慮しても、第１のシリコンゲート電極１２０Ａ及びシリコン抵抗体１２０Ｃに各開口部１２０ａ、１２０ｃの短辺部分が掛からないようにすることが望ましいが、たとえ短辺部分が掛かったとしても、図３及び図４に示した通り、特に問題はない。
【００６９】
次に、図１０（ａ）〜図１０（ｄ）に示すように、第１のレジスト膜１２３を除去した後、例えばＣＶＤ法により、第３の保護絶縁膜１２２の上に第１の開口部１２０ａ及び第２の開口部１２０ｃを埋めるようにＷＳｉ膜を堆積する。続いて、堆積したＷＳｉ膜に例えばエッチバックを行なって、ＷＳｉ膜における第３の保護絶縁膜１２２上部分を除去することにより、第１のシリコンゲート電極１２０Ａの第１の開口部１２０ａ及びシリコン抵抗体１２０Ｃの第２の開口部１２０ｃにそれぞれＷＳｉからなる拡散防止膜１０５を形成する。このとき、各開口部１２０ａ、１２０ｃに残す拡散防止膜１０５の膜厚は、図１４（ｂ）で示されるシリサイド形成工程により形成される第１のゲート電極１０４ａ又は第２のゲート電極１０４ｂの厚さと同程度とすることが望ましい。しかしながら、互いに隣接するゲート電極同士等が拡散防止膜１０５により短絡することがなければ、拡散防止膜１０５の膜厚は、第１の保護絶縁膜１２１Ａ及び第２の保護絶縁膜１２１Ｂの途中であっても、第１のシリコンゲート電極１２０Ａ及びシリコン抵抗体１２０Ｃの途中であってもよい。従って、図１０（ｄ）に示すように、各開口部１２０ａ、１２０ｃに残す拡散防止膜１０５の膜厚を第１のシリコンゲート電極１２０Ａよりも薄くする場合には、各開口部１２０ａ、１２０ｃの上部の形状を溝形状としてもよい。ここで、各開口部１２０ａ、１２０ｃの上部とは、第１の保護絶縁膜１２１Ａ及び第２の保護絶縁膜１２１Ｃと対応する部分を指す。また、第１の実施形態においては、拡散防止膜１０５を各開口部１２０ａ、１２０ｃを埋めるように形成しているが、拡散防止膜１０５の一部にボイドが生じていても特に問題はない。
【００７０】
次に、図１１（ａ）〜図１１（ｃ）に示すように、リソグラフィ法により、第２の保護絶縁膜１２１Ｃの上に、シリコン抵抗体１２０Ｃの２つの拡散防止膜１０５に挟まれた領域をマスクする第２のレジスト膜１２４を形成し、形成した第２のレジスト膜１２４をマスクとして、第１の保護絶縁膜１２１Ａと第２の保護絶縁膜１２１Ｃの両端部（コンタクト形成領域）とを例えばフッ酸を用いたウェットエッチングにより除去する。
【００７１】
次に、図１２（ａ）〜図１２（ｃ）に示すように、第２のレジスト膜１２４を除去した後、リソグラフィ法により、第３の保護絶縁膜１２２の上に、Ｐ型ＦＥＴ領域Ｂを開口する開口パターン１２５ａを持つ第３のレジスト膜１２５を形成する。続いて、第３のレジスト膜１２５をマスクとして、Ｐ型ＦＥＴ領域Ｂにおける第１のシリコンゲート電極１２０Ａに対して塩素ガスを主成分とするドライエッチングを行なうことにより、第１のシリコンゲート電極１２０Ａから膜厚が２５ｎｍの第２のシリコンゲート電極１２０Ｂを得る。
【００７２】
次に、図１３（ａ）〜図１３（ｃ）に示すように、第３のレジスト膜１２５を除去した後、例えばスパッタ法により、第２の保護絶縁膜１２２の上に第１のシリコンゲート電極１２０Ａ、第２のシリコンゲート電極１２０Ｂ、コンタクト形成領域となるシリコン抵抗体１２０Ｃ及び第２の保護絶縁膜１２１Ｃを含む前面にわたって、膜厚が３５ｎｍのニッケル（Ｎｉ）からなる金属膜１２６を堆積する。
【００７３】
次に、図１４（ａ）〜図１４（ｃ）に示すように、半導体基板１０１に対して、例えば高速熱処理（ＲＴＡ）法により、温度が４００℃の窒素雰囲気で熱処理を行なって、第１のシリコンゲート電極１２０Ａ、第２のシリコンゲート電極１２０Ｂ及び各シリコン抵抗体１２０Ｃと金属膜１２６との間でそれぞれシリサイド化反応を起こすことにより、各ポリシリコンをフルシリサイド化する。すなわち、第１のシリコンゲート電極１２０ＡはＮｉＳｉからなるＦＵＳＩ化された第１のゲート電極１０４ａとなり、第２のシリコンゲート電極１２０ＢはＮｉ3ＳｉからなるＦＵＳＩ化された第２のゲート電極１０４ｂとなる。これは、第２のシリコンゲート電極１２０Ｂの厚さを第１のシリコンゲート電極１２０Ａよりも薄くしているため、第２のシリコンゲート電極１２０Ｂの方が第１のシリコンゲート電極１２０Ａと比べて金属リッチな状態でシリサイド化されるからである。また、抵抗素子領域Ｃにおいては、拡散防止膜１０５の外側に位置するシリコン抵抗体１２０ＣはＮｉＳｉからなるコンタクト形成領域１１０ｂとなり、拡散防止膜１０５の内側に位置するシリコン抵抗体１２０Ｃは第２の保護絶縁膜１２１Ｃにより覆われているため、シリサイド化反応が起こらず、ポリシリコンからなる抵抗体本体１１０ａとなる。また、このとき、第１のゲート電極１０４ａと第２のゲート電極１０４ｂとの接続部及び抵抗体本体１１０ａとコンタクト形成領域１１０ｂとの接続部には、金属（ニッケル）の拡散を防止する導電性材料からなる拡散防止膜１０５が設けられているため、所定の金属組成比と異なる中間相膜の形成が防止される。なお、図９（ｄ）に示したように、第１の開口部１２０ａにポリシリコンが残った場合には、残ったポリシリコンにより中間相膜が形成されるものの、その形成量は微量である。また、図１０（ｄ）に示す第１の開口部１２０ａ及び第２の開口部１２０ｃにおいて、拡散防止膜１０５の膜厚が第１のシリコンゲート電極１２０Ａ等のポリシリコン膜よりも薄い場合には、拡散防止膜１０５の上側においても中間相膜が形成されることがある。しかしながら、この場合においても、その形成量が少ないため、中間相膜の第１のゲート電極１０４ａ、第２のゲート電極１０４ｂ及び抵抗体本体１１０ａへの進入量は少ない。
【００７４】
次に、図１５（ａ）〜図１５（ｃ）に示すように、未反応の金属膜１２６を例えば硫酸と過酸化水素水との混合溶液によりエッチングして除去する。その後、図示はしていないが、Ｎ型ＦＥＴ領域Ａ、Ｐ型ＦＥＴ領域Ｂ及び抵抗素子領域Ｃの全面に層間絶縁膜を堆積し、コンタクトホール及び配線を公知の方法により形成する。
【００７５】
このように、第１の実施形態に係る半導体装置の製造方法によると、Ｎ型ＦＥＴ領域Ａ及びＰ型ＦＥＴ領域Ｂにおいては、第１のゲート電極１０４ａと第２のゲート電極１０４ｂとの接続部の少なくとも一部に、抵抗素子領域Ｃにおいては、抵抗体本体１１０ａとコンタクト形成領域１１０ｂとの接続部の少なくとも一部に、金属の拡散を防止する導電性の拡散防止膜１０５を形成することにより、シリサイド用金属の拡散による中間相膜が各接続部に形成されることを防止することができる。
【００７６】
さらに、ＦＵＳＩ化された共有ゲート電極１０４を有するＮ型ＦＥＴ及びＰ型ＦＥＴ並びにＦＵＳＩ化されたコンタクト形成領域１１０ｂを有する抵抗素子１１０を同時に形成することができる。
【００７７】
また、図９に示したように、第１の保護絶縁膜１２１Ａ及び第２の保護絶縁膜１２１Ｃを形成した状態で、第１のシリコンゲート電極１２０Ａ及びシリコン抵抗体１２０Ｃにそれぞれ第１の開口部１２０ａ及び第２の開口部１２０ｃを形成したが、図１２に示したＰ型ＦＥＴ領域Ｂにおける第１のシリコンゲート電極１２０Ａの膜厚を減らして第２のシリコンゲート電極１２０Ｂを形成した後に、各開口部１２０ａ、１２０ｃを形成してもよい。
【００７８】
また、第１の保護絶縁膜１２０Ａ及び第２の保護絶縁膜１２０Ｃは必ずしも必要ではない。例えば、図９〜図１２の各工程において、各レジスト膜１２３、１２４、１２５を用いることにより、第１のシリコンゲート電極１２０Ａ及びシリコン抵抗体１２０Ｃを、それぞれ保護絶縁膜１２０Ａ、１２０Ｃを設けることなく露出した状態で処理を行なってもよい。
【００７９】
また、抵抗素子領域Ｃにおいては、図１３に示した工程の後に、シリコン抵抗体１２０Ｃにおける拡散防止膜１０５に挟まれた領域（抵抗体本体１１０ａ）上に堆積された金属膜１２６を除去すれば、第２の保護絶縁膜１２１Ｃ及び第２のレジスト膜１２４を設ける必要はない。
【００８０】
（第２の実施形態）
以下、本発明の第２の実施形態について図面を参照しながら説明する。
【００８１】
図１６（ａ）及び図１６（ｂ）は本発明の第２の実施形態に係る半導体装置であって、（ａ）は平面構成を示し、（ｂ）は（ａ）のXVIb−XVIb線における断面構成を示している。図１６（ａ）及び図１６（ｂ）において、図１（ａ）及び図１（ｂ）に示す構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。
【００８２】
図１６（ａ）及び図１６（ｂ）に示すように、第２の実施形態においては、第１の実施形態と異なり、拡散防止膜１３５に絶縁性材料を用いている。このように、拡散防止膜１３５に例えば酸化シリコン（ＳｉＯ2）を用いることにより、他の材料を用いる場合と比較して、製造工程の増加を抑えることができる。
【００８３】
また、図１６（ｂ）に示すように、第２の実施形態においては、拡散防止膜１３５に絶縁性材料を用いていることから、各拡散防止膜１３５の下側には、共有ゲート電極１０４においては、ＮｉＳｉからなる第１のゲート電極１０４ａとＮｉ3Ｓｉからなる第２のゲート電極１０４ｂとの中間の金属組成比を持つ中間相膜１０４ｃが形成され、抵抗素子領域Ｃにおいては、ＮｉＳｉからなるコンタクト形成領域１１０ｂとポリシリコンからなる抵抗体本体１１０ａとの中間の金属組成比を持つ中間相膜１１０ｃが形成されている。
【００８４】
なお、中間相膜１０４ｃ、１１０ｃは、必ずしも第１のゲート電極１０４ａと第２のゲート電極１０４ｂとの間でシリサイド用の金属の相互拡散により形成された材料に限られず、導電性材料、例えばＷＳｉ、ＣｏＳｉ2、ＴｉＮ又はＷＮ等を用いることができる。
【００８５】
また、図１７の第１変形例に示すように、中間相膜１０４ｃ、１１０ｃは、各拡散防止膜１３５の下側に限られず、側部に設けてもよい。
【００８６】
さらには、図１８の第２変形例に示すように、拡散防止膜１０５の上側にも中間相膜１０４ｃ、１１０ｃが形成されていてもよい。いずれの場合も、絶縁性の拡散防止膜１３５によって、各接続部においてシリサイド用の金属が拡散する断面積が縮小されるため、各中間相膜１０４ｃ、１１０ｃの形成量が抑制される。
【００８７】
但し、第２の実施形態においては、拡散防止膜１３５と中間相膜１０４ｃ、１１０ｃとの基板面に垂直な方向の断面積は、拡散防止膜１３５の方が中間相膜１０４ｃ、１１０ｃよりも大きい方が好ましい。
【００８８】
このように、第２の実施形態に係る半導体装置によると、金属の拡散を防止する絶縁性の拡散防止膜１３５を、Ｎ型ＦＥＴ領域Ａ及びＰ型ＦＥＴ領域Ｂの共有ゲート電極１０４においては第１のゲート電極１０４ａと第２のゲート電極１０４ｂとの接続部の一部に設け、抵抗素子領域Ｃにおいては抵抗体本体１１０ａとコンタクト形成領域１１０ｂとの接続部の一部に設けるため、シリサイド用の金属の拡散が抑制される。このため、ＦＥＴのしきい値電圧のばらつきや抵抗素子１１０の抵抗値のばらつきを小さい回路面積で実現することができる。
【００８９】
その上、共有ゲート電極１０４の第１のゲート電極１０４ａと第２のゲート電極１０４ｂとの接続部及び抵抗素子１１０の抵抗体本体１１０ａとコンタクト形成領域１１０ｂとの接続部のそれぞれの残部には、導電性を持つ中間相膜１０４ｃ、１１０ｃを残しているため、拡散防止膜１３５に絶縁性材料を用いても、共有ゲート電極１０４及び抵抗素子１１０は電気的な接続が確保されるので、半導体装置の性能向上及び高集積化を実現することができる。
【００９０】
また、第２の実施形態においては、拡散防止膜１３５として酸化シリコンを用いたが、金属の拡散を防止できる絶縁性材料であればよく、例えば窒化シリコン（Ｓｉ3Ｎ4）を用いることができる。
【００９１】
以下、前記のように構成された半導体装置の製造方法にいて図面を参照しながら説明する。
【００９２】
図１９（ａ）〜図１９（ｄ）乃至図２５（ａ）〜図２５（ｃ）は本発明の第２の実施形態に係る半導体装置の製造方法の工程順の平面構成及断面構成を示している。図１９〜図２５において、図８〜図１５に示す構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。
【００９３】
まず、図１９（ａ）〜図１９（ｄ）は、第１の実施形態の図９と同様に、Ｎ型ＦＥＴ領域Ａ及びＰ型ＦＥＴ領域Ｂに跨ってパターニングされた第１のシリコンゲート電極１２０Ａにおける第１のゲート電極と第２のゲート電極との接続部及び抵抗素子領域Ｃにパターニングされたシリコン抵抗体１２０Ｃにおける抵抗体本体とコンタクト形成領域との各接続部に対して、第１のレジスト膜１２３をマスクとして、第１の開口部１２０ａ及び第２の開口部１２０ｃをそれぞれ形成した状態を示している。ここで、第２の実施形態の特徴として、第１の開口部１２０ａ及び第２の開口部１２０ｃの底面上にポリシリコンを残す。このとき、図１９（ｄ）に示すように、ポリシリコンが各開口部１２０ａ、１２０ｃの側壁部分に残留しても構わない。さらに、図１９（ａ）及び図１９（ｃ）に示すように、第１の開口部１２０ａ等の形成を容易にするために、第１のシリコンゲート電極１２０Ａ等の開口部分よりもその上の第１の保護絶縁膜１２１Ａの開口部分を広くしている。なお、各開口部１２０ａ、１２０ｃの形状は、拡散防止膜１３５の上面を第１のシリコンゲート電極１２０Ａ及びシリコン抵抗体１２０Ｃよりも低く形成する場合には、よりパターニングが容易な溝形状としてもよい。また、各開口部１２０ａ、１２０ｃは、アライメントずれを考慮しても、第１のシリコンゲート電極１２０Ａ及びシリコン抵抗体１２０Ｃに各開口部１２０ａ、１２０ｃの短辺部分が掛からないようにすることが望ましいが、たとえ短辺部分が掛かったとしても問題はない。
【００９４】
次に、図２０（ａ）〜図２０（ｃ）に示すように、第１のレジスト膜１２３を除去した後、例えばＣＶＤ法により、第３の保護絶縁膜１２２の上に第１の開口部１２０ａ及び第２の開口部１２０ｃを埋めるようにシリコン酸化膜を堆積する。続いて、堆積したシリコン酸化膜に対して、例えばＣＭＰ法によりシリコン酸化膜における第３の保護絶縁膜１２２上部分を除去することにより、第１のシリコンゲート電極１２０Ａの第１の開口部１２０ａ及びシリコン抵抗体１２０Ｃの第２の開口部１２０ｃにそれぞれ酸化シリコンからなる拡散防止膜１３５を形成する。なお、第２の実施形態においても、拡散防止膜１３５を各開口部１２０ａ、１２０ｃに埋めるように形成しているが、拡散防止膜１０５の一部にボイドが生じていても特に支障はない。
【００９５】
次に、図２１（ａ）〜図２１（ｃ）に示すように、リソグラフィ法により、第２の保護絶縁膜１２１Ｃの上に、シリコン抵抗体１２０Ｃの２つの拡散防止膜１３５に挟まれた領域をマスクする第２のレジスト膜１２４を形成し、形成した第２のレジスト膜１２４をマスクとして、第１の保護絶縁膜１２１Ａと第２の保護絶縁膜１２１Ｃの両端部とを例えばフッ酸を用いたウェットエッチングにより除去する。
【００９６】
次に、図２２（ａ）〜図２２（ｃ）に示すように、第２のレジスト膜１２４を除去した後、リソグラフィ法により、第３の保護絶縁膜１２２の上に、Ｐ型ＦＥＴ領域Ｂを開口する開口パターン１２５ａを持つ第３のレジスト膜１２５を形成する。続いて、第３のレジスト膜１２５をマスクとして、Ｐ型ＦＥＴ領域Ｂにおける第１のシリコンゲート電極１２０Ａに対して塩素ガスを主成分とするドライエッチングを行なうことにより、第１のシリコンゲート電極１２０Ａから膜厚が２５ｎｍの第２のシリコンゲート電極１２０Ｂを得る。
【００９７】
次に、図２３（ａ）〜図２３（ｃ）に示すように、第３のレジスト膜１２５を除去した後、例えばスパッタ法により、第２の保護絶縁膜１２２の上に第１のシリコンゲート電極１２０Ａ、第２のシリコンゲート電極１２０Ｂ、コンタクト形成領域となるシリコン抵抗体１２０Ｃ及び第２の保護絶縁膜１２１Ｃを含む前面にわたって、膜厚が３５ｎｍのニッケル（Ｎｉ）からなる金属膜１２６を堆積する。
【００９８】
次に、図２４（ａ）〜図２４（ｃ）に示すように、半導体基板１０１に対して、例えば高速熱処理（ＲＴＡ）法により、温度が４００℃の窒素雰囲気で熱処理を行なって、第１のシリコンゲート電極１２０Ａ、第２のシリコンゲート電極１２０Ｂ及び各シリコン抵抗体１２０Ｃと金属膜１２６との間でそれぞれシリサイド化反応を起こすことにより、各ポリシリコンをフルシリサイド化する。すなわち、第１のシリコンゲート電極１２０ＡはＮｉＳｉからなるＦＵＳＩ化された第１のゲート電極１０４ａとなり、第１のシリコンゲート電極１２０Ａよりも薄膜化された第２のシリコンゲート電極１２０ＢはＮｉ3ＳｉからなるＦＵＳＩ化された第２のゲート電極１０４ｂとなる。また、抵抗素子領域Ｃにおいては、拡散防止膜１０５の外側に位置するシリコン抵抗体１２０ＣはＮｉＳｉからなるコンタクト形成領域１１０ｂとなり、拡散防止膜１０５の内側に位置するシリコン抵抗体１２０Ｃは第２の保護絶縁膜１２１Ｃにより覆われているため、シリサイド化反応が起こらず、ポリシリコンからなる抵抗体本体１１０ａとなる。また、このとき、第１のゲート電極１０４ａと第２のゲート電極１０４ｂとの接続部及び抵抗体本体１１０ａとコンタクト形成領域１１０ｂとの接続部には、金属（ニッケル）の拡散を防止する絶縁性材料からなる拡散防止膜１３５が設けられているため、所定の金属組成比と異なる中間相膜１０４ｂ、１１０ｂの形成が抑制される。なお、図１９（ｂ）及び図１９（ｃ）に示したように、第１の開口部１２０ａ及び第２の開口部１２０ｃの各底面上にポリシリコンを残しているため、導電性を有する中間相膜１０４ｃ、１１０ｃがそれぞれ形成される。その結果、共有ゲート電極１０４及び抵抗素子１１０自体の電気的導通が可能となる。その上、各中間相膜１０４ｃ、１１０ｃの量は微量であるため、中間相膜１０４ｃ、１１０ｃの第１のゲート電極１０４ａ、第２のゲート電極１０４ｂ及び抵抗体本体１１０ａへの進入量は少ない。また、図２１に示す第１の開口部１２０ａ及び第２の開口部１２０ｃにおいて、拡散防止膜１３５の膜厚が第１のシリコンゲート電極１２０Ａ等のポリシリコン膜よりも薄い場合には、拡散防止膜１３５の上側においても中間相膜１０４ｃ、１１０ｃが形成されることがある。しかしながら、この場合においても、各中間相膜１０４ｃ、１１０ｃの形成量が少ないため、各中間相膜１０４ｃ、１１０ｃの第１のゲート電極１０４ａ、第２のゲート電極１０４ｂ及び抵抗体本体１１０ａへのそれぞれの進入量は少ない。
【００９９】
次に、図２５（ａ）〜図２５（ｃ）に示すように、未反応の金属膜１２６を例えば硫酸と過酸化水素水との混合溶液によりエッチングして除去する。その後、図示はしていないが、Ｎ型ＦＥＴ領域Ａ、Ｐ型ＦＥＴ領域Ｂ及び抵抗素子領域Ｃの全面に層間絶縁膜を堆積し、コンタクトホール及び配線を公知の方法により形成する。
【０１００】
このように、第２の実施形態に係る半導体装置の製造方法によると、Ｎ型ＦＥＴ領域Ａ及びＰ型ＦＥＴ領域Ｂにおいては、第１のゲート電極１０４ａと第２のゲート電極１０４ｂとの接続部の一部に、抵抗素子領域Ｃにおいては、抵抗体本体１１０ａとコンタクト形成領域１１０ｂとの接続部の一部に、金属の拡散を防止する絶縁性の拡散防止膜１３５を形成することにより、シリサイド用金属の拡散による中間相膜１０４ｃ、１１０ｃの形成を抑制することができる。
【０１０１】
さらに、ＦＵＳＩ化された共有ゲート電極１０４を有するＮ型ＦＥＴ及びＰ型ＦＥＴ並びにＦＵＳＩ化されたコンタクト形成領域１１０ｂを有する抵抗素子１１０を同時に形成することができる。
【０１０２】
また、第１の実施形態と同様に、図１９に示す工程において、第１の保護絶縁膜１２１Ａ及び第２の保護絶縁膜１２１Ｃを形成した状態で、第１のシリコンゲート電極１２０Ａ及びシリコン抵抗体１２０Ｃにそれぞれ第１の開口部１２０ａ及び第２の開口部１２０ｃを形成したが、図２２に示したＰ型ＦＥＴ領域Ｂにおける第１のシリコンゲート電極１２０Ａの膜厚を減らして第２のシリコンゲート電極１２０Ｂを形成した後に、各開口部１２０ａ、１２０ｃを形成してもよい。
【０１０３】
また、第１の保護絶縁膜１２０Ａ及び第２の保護絶縁膜１２０Ｃは必ずしも必要ではない。例えば、図１９〜図２２の各工程において、各レジスト膜１２３、１２４、１２５を用いることにより、第１のシリコンゲート電極１２０Ａ及びシリコン抵抗体１２０Ｃを、それぞれ保護絶縁膜１２０Ａ、１２０Ｃを設けることなく露出した状態で処理を行なってもよい。
【０１０４】
また、抵抗素子領域Ｃにおいては、図２３に示した工程の後に、シリコン抵抗体１２０Ｃにおける拡散防止膜１３５に挟まれた領域（抵抗体本体１１０ａ）上に堆積された金属膜１２６を除去すれば、第２の保護絶縁膜１２１Ｃ及び第２のレジスト膜１２４を設ける必要はない。
【０１０５】
（第３の実施形態）
以下、本発明の第３の実施形態について図面を参照しながら説明する。
【０１０６】
図２６（ａ）及び図２６（ｂ）は本発明の第３の実施形態に係る半導体装置であって、（ａ）は平面構成を示し、（ｂ）は（ａ）のXXVIb−XXVIb線における断面構成を示している。図２６（ａ）及び図２６（ｂ）において、図１６（ａ）及び図１６（ｂ）に示す構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。
【０１０７】
図２６（ａ）及び図２６（ｂ）に示すように、第３の実施形態においては、共有ゲート電極１０４の接続部に拡散防止膜１３５を設けることなく、各ゲート電極１０４ａ、１０４ｂよりも膜厚が小さい中間相膜１０４ｃを第１の開口部１２０ａの底部に残す構成とする。抵抗素子１１０における抵抗体本体１１０ａとコンタクト形成領域１１０ｂとの各接続部においても拡散防止膜１３５を設けずに、抵抗体本体１１０ａ及びコンタクト形成領域１１０ｂよりも膜厚が小さい中間相膜１１０ｃを第２の開口部１２０ｃの底部に残す構成とする。但し、第３の保護膜１２２の上に層間絶縁膜等の他の絶縁膜を形成すると、各中間相膜１０４ｃ、１１０ｃの上には絶縁膜が充填される場合がある。
【０１０８】
なお、図２７の一変形例に示すように、各中間相膜１０４ｃ、１１０ｃを一方の側部から他方の側部に向けて膜厚を異ならせる（分布を持たせる）ように形成してもよい。
【０１０９】
このように、第３の実施形態に係る半導体装置によると、Ｎ型ＦＥＴ領域Ａ及びＰ型ＦＥＴ領域Ｂの共有ゲート電極１０４においては、第１のゲート電極１０４ａと第２のゲート電極１０４ｂとの接続部の膜厚を小さくし、抵抗素子領域Ｃにおいても抵抗体本体１１０ａとコンタクト形成領域１１０ｂとの接続部の膜厚を小さくすることにより、中間相膜１０４ｃの、１１０ｃのそれぞれの形成量を減らしている。すなわち、接続部における金属組成比が異なる界面の面積を小さくすることにより、シリサイド用の金属の拡散が抑制される。その結果、ＦＥＴのしきい値電圧のばらつきや抵抗素子１１０の抵抗値のばらつきを小さい回路面積で実現することができる。
【０１１０】
その上、各接続部には導電性を持つ中間相膜１０４ｃ、１１０ｃを残しているため、共有ゲート電極１０４及び抵抗素子１１０は電気的な接続が確保されるので、半導体装置の性能向上及び高集積化を実現することができる。
【０１１１】
以下、前記のように構成された半導体装置の製造方法にいて図面を参照しながら説明する。
【０１１２】
図２８（ａ）〜図２８（ｄ）乃至図３３（ａ）〜図３３（ｃ）は本発明の第３の実施形態に係る半導体装置の製造方法の工程順の平面構成及断面構成を示している。図２８〜図３３において、図８〜図１５に示す構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。
【０１１３】
まず、図２８（ａ）〜図２８（ｄ）は、第１の実施形態の図９と同様に、Ｎ型ＦＥＴ領域Ａ及びＰ型ＦＥＴ領域Ｂに跨ってパターニングされた第１のシリコンゲート電極１２０Ａにおける第１のゲート電極と第２のゲート電極との接続部及び抵抗素子領域Ｃにパターニングされたシリコン抵抗体１２０Ｃにおける抵抗体本体とコンタクト形成領域との各接続部に対して、第１のレジスト膜１２３をマスクとして、第１の開口部１２０ａ及び第２の開口部１２０ｃをそれぞれ形成した状態を示している。ここで、第３の実施形態の特徴として、第１の開口部１２０ａ及び第２の開口部１２０ｃの底面上にポリシリコンを残す。このとき、図２８（ｄ）に示すように、ポリシリコンが各開口部１２０ａ、１２０ｃの側壁部分に残留しても構わない。さらに、図２８（ａ）及び図２８（ｃ）に示すように、第１の開口部１２０ａ等の形成を容易にするために、第１のシリコンゲート電極１２０Ａ等の開口部分よりもその上の第１の保護絶縁膜１２１Ａの開口部分を広くしている。なお、各開口部１２０ａ、１２０ｃの形状は、拡散防止膜１３５の上面を第１のシリコンゲート電極１２０Ａ及びシリコン抵抗体１２０Ｃよりも低く形成する場合には、よりパターニングが容易な溝形状としてもよい。また、各開口部１２０ａ、１２０ｃは、アライメントずれを考慮しても、第１のシリコンゲート電極１２０Ａ及びシリコン抵抗体１２０Ｃに各開口部１２０ａ、１２０ｃの短辺部分が掛からないようにすることが望ましいが、たとえ短辺部分が掛かったとしても問題はない。
【０１１４】
次に、図２９（ａ）〜図２９（ｃ）に示すように、第１のレジスト膜１２３を除去した後、リソグラフィ法により、第２の保護絶縁膜１２１Ｃの上に、シリコン抵抗体１２０Ｃの２つの第２の開口部１２０ｃに挟まれた領域をマスクする第２のレジスト膜１２４を形成し、形成した第２のレジスト膜１２４をマスクとして、第１の保護絶縁膜１２１Ａと第２の保護絶縁膜１２１Ｃの両端部とを例えばフッ酸を用いたウェットエッチングにより除去する。
【０１１５】
次に、図３０（ａ）〜図３０（ｃ）に示すように、第２のレジスト膜１２４を除去した後、リソグラフィ法により、第３の保護絶縁膜１２２の上に、Ｐ型ＦＥＴ領域Ｂを開口する開口パターン１２５ａを持つ第３のレジスト膜１２５を形成する。続いて、第３のレジスト膜１２５をマスクとして、Ｐ型ＦＥＴ領域Ｂにおける第１のシリコンゲート電極１２０Ａに対して塩素ガスを主成分とするドライエッチングを行なうことにより、第１のシリコンゲート電極１２０Ａから膜厚が２５ｎｍの第２のシリコンゲート電極１２０Ｂを得る。
【０１１６】
次に、図３１（ａ）〜図３１（ｃ）に示すように、第３のレジスト膜１２５を除去した後、例えばスパッタ法により、第２の保護絶縁膜１２２の上に第１のシリコンゲート電極１２０Ａ、第２のシリコンゲート電極１２０Ｂ、コンタクト形成領域となるシリコン抵抗体１２０Ｃ及び第２の保護絶縁膜１２１Ｃを含む前面にわたって、膜厚が３５ｎｍのニッケル（Ｎｉ）からなる金属膜１２６を堆積する。
【０１１７】
次に、図３２（ａ）〜図３２（ｃ）に示すように、半導体基板１０１に対して、例えば高速熱処理（ＲＴＡ）法により、温度が４００℃の窒素雰囲気で熱処理を行なって、第１のシリコンゲート電極１２０Ａ、第２のシリコンゲート電極１２０Ｂ及び各シリコン抵抗体１２０Ｃと金属膜１２６との間でそれぞれシリサイド化反応を起こすことにより、各ポリシリコンをフルシリサイド化する。すなわち、第１のシリコンゲート電極１２０ＡはＮｉＳｉからなるＦＵＳＩ化された第１のゲート電極１０４ａとなり、第１のシリコンゲート電極１２０Ａよりも薄膜化された第２のシリコンゲート電極１２０ＢはＮｉ3ＳｉからなるＦＵＳＩ化された第２のゲート電極１０４ｂとなる。また、抵抗素子領域Ｃにおいては、拡散防止膜１０５の外側に位置するシリコン抵抗体１２０ＣはＮｉＳｉからなるコンタクト形成領域１１０ｂとなり、拡散防止膜１０５の内側に位置するシリコン抵抗体１２０Ｃは第２の保護絶縁膜１２１Ｃにより覆われているため、シリサイド化反応が起こらず、ポリシリコンからなる抵抗体本体１１０ａとなる。また、このとき、第１のゲート電極１０４ａと第２のゲート電極１０４ｂとの接続部及び抵抗体本体１１０ａとコンタクト形成領域１１０ｂとの接続部には、それぞれ底面上にポリシリコンを残した第１の開口部１２０ａ及び第２の開口部１２０ｃを設けているため、所定の金属組成比と異なる導電性を有する中間相膜１０４ｂ、１１０ｂの形成が抑制される。その結果、共有ゲート電極１０４及び抵抗素子１１０自体の電気的導通が可能となる。その上、各中間相膜１０４ｃ、１１０ｃの量は微量であるため、中間相膜１０４ｃ、１１０ｃの第１のゲート電極１０４ａ、第２のゲート電極１０４ｂ及び抵抗体本体１１０ａへの進入量は少ない。また、第３の実施形態においては、第２の実施形態と異なり、図３１に示したシリサイド化工程において、第１の開口部１２０ａ及び第２の開口部１２０ｃの底面上に残したポリシリコンもシリサイド化されるため、第２の実施形態に係る中間相膜１０４ｃ、１１０ｃと比べてその導電性は高くなる。
【０１１８】
次に、図３３（ａ）〜図３３（ｃ）に示すように、未反応の金属膜１２６を例えば硫酸と過酸化水素水との混合溶液によりエッチングして除去する。その後、図示はしていないが、Ｎ型ＦＥＴ領域Ａ、Ｐ型ＦＥＴ領域Ｂ及び抵抗素子領域Ｃの全面に層間絶縁膜を堆積し、コンタクトホール及び配線を公知の方法により形成する。
【０１１９】
このように、第３の実施形態に係る半導体装置の製造方法によると、Ｎ型ＦＥＴ領域Ａ及びＰ型ＦＥＴ領域Ｂにおける第１のゲート電極１０４ａと第２のゲート電極１０４ｂとの接続部及び抵抗素子領域Ｃにおける抵抗体本体１１０ａとコンタクト形成領域１１０ｂとの接続部に対してそれぞれ一部を残して除去することにより、シリサイド用金属の拡散による中間相膜１０４ｃ、１１０ｃの形成を抑制することができる。
【０１２０】
さらに、ＦＵＳＩ化された共有ゲート電極１０４を有するＮ型ＦＥＴ及びＰ型ＦＥＴ並びにＦＵＳＩ化されたコンタクト形成領域１１０ｂを有する抵抗素子１１０を同時に形成することができる。
【０１２１】
また、第１の実施形態と同様に、図２８に示す工程において、第１の保護絶縁膜１２１Ａ及び第２の保護絶縁膜１２１Ｃを形成した状態で、第１のシリコンゲート電極１２０Ａ及びシリコン抵抗体１２０Ｃにそれぞれ第１の開口部１２０ａ及び第２の開口部１２０ｃを形成したが、図３０に示したＰ型ＦＥＴ領域Ｂにおける第１のシリコンゲート電極１２０Ａの膜厚を減らして第２のシリコンゲート電極１２０Ｂを形成した後に、各開口部１２０ａ、１２０ｃを形成してもよい。
【０１２２】
また、第１の保護絶縁膜１２０Ａ及び第２の保護絶縁膜１２０Ｃは必ずしも必要ではない。例えば、図２８〜図３０の各工程において、各レジスト膜１２３、１２４、１２５を用いることにより、第１のシリコンゲート電極１２０Ａ及びシリコン抵抗体１２０Ｃを、それぞれ保護絶縁膜１２０Ａ、１２０Ｃを設けることなく露出した状態で処理を行なってもよい。
【０１２３】
また、抵抗素子領域Ｃにおいては、図２３に示した工程の後に、シリコン抵抗体１２０Ｃにおける拡散防止膜１３５に挟まれた領域（抵抗体本体１１０ａ）上に堆積された金属膜１２６を除去すれば、第２の保護絶縁膜１２１Ｃ及び第２のレジスト膜１２４を設ける必要はない。
【０１２４】
なお、第１〜第３の各実施形態においては、Ｎ型ＦＥＴ領域Ａ及びＰ型ＦＥＴ領域Ｂにおいて、各活性領域１０３Ａ、１０３Ｂには、それぞれウェル領域、ソースドレイン領域及びしきい値制御注入領域が形成され、及び各ゲート電極１０４ａ、１０４ｂにはサイドウォールスペーサが形成されるが、ここでは省略している。
【０１２５】
また、各実施形態においては、第１のゲート電極１０４ａ及び第２のゲート電極１０４ｂの金属組成をＮｉＳｉとＮｉ3Ｓｉとに設定したが、金属組成比はこれに限られない。さらには、各ゲート電極１０４ａ、１０４ｂに互いに異なる金属シリサイドを用いてもよく、例えば、第１のゲート電極１０４ａにＮｉＳｉを用い、第２のゲート電極１０４ｂにＰｔＳｉを用いることができる。また、抵抗素子１１０におけるコンタクト形成領域１１０ｂの導電性材料をＮｉＳｉとしたが、Ｎｉ3Ｓｉとしてもよい。また、ＮｉＳｉ及びＮｉ3Ｓｉ以外の導電性材料を用いてもよい。
【０１２６】
また、各実施形態においては、ＦＵＳＩ構造と非ＦＵＳＩ構造の接続部を持つ素子の一例として抵抗素子１１０を説明したが、ＦＥＴが非ＦＵＳＩ構造を採り、抵抗素子が低い金属組成比を持つ抵抗体本体と高い金属組成比を持つコンタクト領域との接続部を有するＦＵＳＩ構造であっても、本発明は有効であることは明らかである。
【０１２７】
また、各実施形態においては、各ＦＥＴ領域Ａ、Ｂ及び抵抗素子領域Ｃが１つの半導体基板１０１上に隣接して形成される例を示したが、各ＦＥＴ領域Ａ、Ｂと抵抗素子領域Ｃとは必ずしも隣接して形成される必要はなく、さらには同一の半導体基板１０１に形成される必要もない。
【０１２８】
また、各実施形態においては、素子として、ＦＥＴ及び抵抗素子を例に示したが、一体に設けられ且つ金属組成比が異なる接続部を持つＦＵＳＩ構造、又は一体に設けられＦＵＳＩ構造と非ＦＵＳＩ構造との接続部を持つ他の素子であればよく、例えばＦＵＳＩ化されない共有ゲート電極と、該共有ゲート電極にＦＵＳＩ化されたコンタクト形成領域とを有するＦＥＴや、フューズ素子等にも適用可能である。
【産業上の利用可能性】
【０１２９】
本発明に係る半導体装置及びその製造方法は、互いに異なる金属組成比を持つＦＵＳＩ化構造体における金属拡散を防止又は抑制でき、金属拡散による中間相膜の発生を抑制できるので、回路面積を縮小できると共に電気特性のばらつきを防止することができ、特に、ＦＵＳＩ構造を有する電界効果トランジスタを含む半導体装置及びその製造方法等に有用である。
【図面の簡単な説明】
【０１３０】
【図１】（ａ）及び（ｂ）は本発明の第１の実施形態に係る半導体装置を示し、（ａ）は平面図であり、（ｂ）は（ａ）のＩｂ−Ｉｂ線における断面図である。
【図２】本発明の第１の実施形態の第１変形例に係る半導体装置を示す平面図である。
【図３】本発明の第１の実施形態の第２変形例に係る半導体装置を示す平面図である。
【図４】本発明の第１の実施形態の第３変形例に係る半導体装置を示す平面図である。
【図５】本発明の第１の実施形態の第４変形例に係る半導体装置を示す断面図である。
【図６】本発明の第１の実施形態の第５変形例に係る半導体装置を示す断面図である。
【図７】本発明の第１の実施形態の第６変形例に係る半導体装置を示す断面図である。
【図８】（ａ）〜（ｃ）は本発明の第１の実施形態に係る半導体装置の製造方法を示し、（ａ）は平面図であり、（ｂ）は（ａ）のVIIIｂ−VIIIｂ線における断面図であり、（ｃ）は（ａ）のVIIIｃ−VIIIｃ線における断面図である。
【図９】（ａ）〜（ｄ）は本発明の第１の実施形態に係る半導体装置の製造方法を示し、（ａ）は平面図であり、（ｂ）は（ａ）のIXｂ−IXｂ線における断面図であり、（ｃ）は（ａ）のIXｃ−IXｃ線における断面図であり、（ｄ）は（ｃ）の一変形例を示す断面図である。
【図１０】（ａ）〜（ｄ）は本発明の第１の実施形態に係る半導体装置の製造方法を示し、（ａ）は平面図であり、（ｂ）は（ａ）のＸｂ−Ｘｂ線における断面図であり、（ｃ）は（ａ）のＸｃ−Ｘｃ線における断面図であり、（ｄ）は（ｃ）の一変形例を示す断面図である。
【図１１】（ａ）〜（ｃ）は本発明の第１の実施形態に係る半導体装置の製造方法を示し、（ａ）は平面図であり、（ｂ）は（ａ）のXIｂ−XIｂ線における断面図であり、（ｃ）は（ａ）のXIｃ−XIｃ線における断面図である。
【図１２】（ａ）〜（ｃ）は本発明の第１の実施形態に係る半導体装置の製造方法を示し、（ａ）は平面図であり、（ｂ）は（ａ）のXIIｂ−XIIｂ線における断面図であり、（ｃ）は（ａ）のXIIｃ−XIIｃ線における断面図である。
【図１３】（ａ）〜（ｃ）は本発明の第１の実施形態に係る半導体装置の製造方法を示し、（ａ）は平面図であり、（ｂ）は（ａ）のXIIIｂ−XIIIｂ線における断面図であり、（ｃ）は（ａ）のXIIIｃ−XIIIｃ線における断面図である。
【図１４】（ａ）〜（ｃ）は本発明の第１の実施形態に係る半導体装置の製造方法を示し、（ａ）は平面図であり、（ｂ）は（ａ）のXIVｂ−XIVｂ線における断面図であり、（ｃ）は（ａ）のXIVｃ−XIVｃ線における断面図である。
【図１５】（ａ）〜（ｃ）は本発明の第１の実施形態に係る半導体装置の製造方法を示し、（ａ）は平面図であり、（ｂ）は（ａ）のXVｂ−XVｂ線における断面図であり、（ｃ）は（ａ）のXVｃ−XVｃ線における断面図である。
【図１６】（ａ）及び（ｂ）は本発明の第２の実施形態に係る半導体装置を示し、（ａ）は平面図であり、（ｂ）は（ａ）のXVIｂ−XVIｂ線における断面図である。
【図１７】本発明の第２の実施形態の第１変形例に係る半導体装置を示す平面図である。
【図１８】本発明の第２の実施形態の第２変形例に係る半導体装置を示す断面図である。
【図１９】（ａ）〜（ｄ）は本発明の第２の実施形態に係る半導体装置の製造方法を示し、（ａ）は平面図であり、（ｂ）は（ａ）のXIXｂ−XIXｂ線における断面図であり、（ｃ）は（ａ）のXIXｃ−XIXｃ線における断面図であり、（ｄ）は（ｃ）の一変形例を示す断面図である。
【図２０】（ａ）〜（ｃ）は本発明の第２の実施形態に係る半導体装置の製造方法を示し、（ａ）は平面図であり、（ｂ）は（ａ）のXXｂ−XXｂ線における断面図であり、（ｃ）は（ａ）のXXｃ−XXｃ線における断面図である。
【図２１】（ａ）〜（ｃ）は本発明の第２の実施形態に係る半導体装置の製造方法を示し、（ａ）は平面図であり、（ｂ）は（ａ）のXXIｂ−XXIｂ線における断面図であり、（ｃ）は（ａ）のXXIｃ−XXIｃ線における断面図である。
【図２２】（ａ）〜（ｃ）は本発明の第２の実施形態に係る半導体装置の製造方法を示し、（ａ）は平面図であり、（ｂ）は（ａ）のXXIIｂ−XXIIｂ線における断面図であり、（ｃ）は（ａ）のXXIIｃ−XXIIｃ線における断面図である。
【図２３】（ａ）〜（ｃ）は本発明の第２の実施形態に係る半導体装置の製造方法を示し、（ａ）は平面図であり、（ｂ）は（ａ）のXXIIIｂ−XXIIIｂ線における断面図であり、（ｃ）は（ａ）のXXIIIｃ−XXIIIｃ線における断面図である。
【図２４】（ａ）〜（ｃ）は本発明の第２の実施形態に係る半導体装置の製造方法を示し、（ａ）は平面図であり、（ｂ）は（ａ）のXXIVｂ−XXIVｂ線における断面図であり、（ｃ）は（ａ）のXXIVｃ−XXIVｃ線における断面図である。
【図２５】（ａ）〜（ｃ）は本発明の第２の実施形態に係る半導体装置の製造方法を示し、（ａ）は平面図であり、（ｂ）は（ａ）のXXVｂ−XXVｂ線における断面図であり、（ｃ）は（ａ）のXXVｃ−XXVｃ線における断面図である。
【図２６】（ａ）及び（ｂ）は本発明の第３の実施形態に係る半導体装置を示し、（ａ）は平面図であり、（ｂ）は（ａ）のXXVIｂ−XXVIｂ線における断面図である。
【図２７】本発明の第３の実施形態の一変形例に係る半導体装置を示す平面図である。
【図２８】（ａ）〜（ｄ）は本発明の第３の実施形態に係る半導体装置の製造方法を示し、（ａ）は平面図であり、（ｂ）は（ａ）のXXVIIIｂ−XXVIIIｂ線における断面図であり、（ｃ）は（ａ）のXXVIIIｃ−XXVIIIｃ線における断面図であり、（ｄ）は（ｃ）の一変形例を示す断面図である。
【図２９】（ａ）〜（ｃ）は本発明の第３の実施形態に係る半導体装置の製造方法を示し、（ａ）は平面図であり、（ｂ）は（ａ）のXXIXｂ−XXIXｂ線における断面図であり、（ｃ）は（ａ）のXXIXｃ−XXIXｃ線における断面図である。
【図３０】（ａ）〜（ｃ）は本発明の第３の実施形態に係る半導体装置の製造方法を示し、（ａ）は平面図であり、（ｂ）は（ａ）のXXXｂ−XXXｂ線における断面図であり、（ｃ）は（ａ）のXXXｃ−XXXｃ線における断面図である。
【図３１】（ａ）〜（ｃ）は本発明の第３の実施形態に係る半導体装置の製造方法を示し、（ａ）は平面図であり、（ｂ）は（ａ）のXXXIｂ−XXXIｂ線における断面図であり、（ｃ）は（ａ）のXXXIｃ−XXXIｃ線における断面図である。
【図３２】（ａ）〜（ｃ）は本発明の第３の実施形態に係る半導体装置の製造方法を示し、（ａ）は平面図であり、（ｂ）は（ａ）のXXXIIｂ−XXXIIｂ線における断面図であり、（ｃ）は（ａ）のXXXIIｃ−XXXIIｃ線における断面図である。
【図３３】（ａ）〜（ｃ）は本発明の第３の実施形態に係る半導体装置の製造方法を示し、（ａ）は平面図であり、（ｂ）は（ａ）のXXXIIIｂ−XXXIIIｂ線における断面図であり、（ｃ）は（ａ）のXXXIIIｃ−XXXIIIｃ線における断面図である。
【図３４】（ａ）〜（ｄ）は従来のＦＵＳＩ構造を有するＦＥＴの製造工程を示す工程順の断面図である。
【図３５】従来のＦＵＳＩ化された共有ゲート電極を持つＦＥＴを示す平面図である。
【図３６】従来のＦＵＳＩ化された共有ゲート電極を持つＦＥＴにおける課題を示す断面図である。
【符号の説明】
【０１３１】
Ａ Ｎ型領域
Ｂ Ｐ型領域
Ｃ 抵抗素子領域
１０１ 半導体基板
１０２ 素子分離領域
１０３Ａ Ｎ型活性領域
１０３Ｂ Ｐ型活性領域
１０４ 共有ゲート電極
１０４ａ 第１のゲート電極
１０４ｂ 第２のゲート電極
１０４ｃ 中間相膜
１０５ 拡散防止膜
１０６ ゲート絶縁膜
１１０ 抵抗素子
１１０ａ 抵抗体本体
１１０ｂ コンタクト形成領域
１１０ｃ 中間相膜
１２０Ａ 第１のシリコンゲート電極
１２０ａ 第１の開口部
１２０Ｂ 第２のシリコンゲート電極
１２０Ｃ シリコン抵抗体
１２０ｃ 第２の開口部
１２１Ａ 第１の保護絶縁膜
１２１Ｃ 第２の保護絶縁膜
１２２ 第３の保護絶縁膜
１２３ 第１のレジスト膜
１２３ａ 第１の開口パターン
１２３ｃ 第２の開口パターン
１２４ 第２のレジスト膜
１２５ 第３のレジスト膜
１２５ａ 開口パターン
１２６ 金属膜
１３５ 拡散防止膜
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、フルシリサイド（Fully Silicided：ＦＵＳＩ）構造を有する電界効果トランジスタを含む半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
従来から、半導体集積回路装置に集積化される半導体素子の集積度が増しており、例えばＭＩＳ（metal-insulator-semiconductor）型電界効果トランジスタ（ＦＥＴ：field-effect transistor）を構成するゲート電極を微細化すると共に、ゲート絶縁膜を構成する絶縁性材料に高誘電体を用いてゲート絶縁膜の電気的薄膜化を実現する手法が用いられつつある。しかしながら、通常、ゲート電極に用いられるポリシリコンは不純物注入を行なってもその空乏化が避けられず、空乏化によりゲート絶縁膜の膜厚が電気的に増大した状態となるため、ＦＥＴの性能の向上を妨げる要因となっている。
【０００３】
近年、ゲート電極の空乏化を防止できるゲート電極構造が提案されている。すなわち、ゲート電極を構成するシリコン材料に金属材料を反応させて、シリコン材料の全体を金属によりシリサイド化するフルシリサイド（ＦＵＳＩ）構造もゲート電極の空乏化を抑制する有効な方法として報告されている。
【０００４】
例えば、以下の非特許文献１には、ＦＵＳＩ構造の形成方法が提案されている。また、非特許文献２には、ＦＵＳＩ電極にＮ型ＦＥＴとＰ型ＦＥＴとで異なる材料、例えばＮ型ＦＥＴにはＮｉＳｉを用い、Ｐ型ＦＥＴにはＮｉ3Ｓｉを用いる構成が提案されている。
【０００５】
図３４（ａ）〜図３４（ｄ）は非特許文献１に示される従来のＭＩＳ型ＦＥＴの製造方法のＦＵＳＩ電極の形成工程における要部の断面構成を示している。
【０００６】
まず、図３４（ａ）に示すように、シリコンからなる半導体基板１の上部に素子分離膜２を形成し、その後、半導体基板１における素子分離膜２により区画されたＮ型ＦＥＴ領域Ａ及びＰ型ＦＥＴ領域Ｂの上に、ゲート絶縁膜３及び導電性を有するポリシリコン膜を順次形成する。続いて、形成したポリシリコン膜をパターニングして、Ｎ型ＦＥＴ領域Ａには第１のゲート電極形成膜４Ａを形成し、Ｐ型ＦＥＴ領域Ｂには第２のゲート電極形成膜４Ｂを形成する。続いて、各ゲート電極形成膜４Ａ、４Ｂの側面上に絶縁性のサイドウォールスペーサ５を形成し、さらに、形成した各サイドウォールスペーサ５をマスクとして、半導体基板１の活性領域にソースドレイン領域６をそれぞれ形成する。その後、半導体基板１の上に各ゲート電極形成膜４Ａ、４Ｂ及びサイドウォールスペーサ５を覆うように層間絶縁膜７を形成し、形成した層間絶縁膜７に対して、化学機械研磨（ＣＭＰ）法等により各ゲート電極形成膜４Ａ、４Ｂを露出させる。
【０００７】
次に、図３４（ｂ）に示すように、層間絶縁膜７の上にＰ型ＦＥＴ領域Ｂを開口するレジストパターン８を形成し、形成したレジストパターン８をマスクとしてＰ型ＦＥＴ領域Ｂの層間絶縁膜７から露出する第２のゲート電極形成膜４Ｂの上部をエッチングして除去する。
【０００８】
次に、図３４（ｃ）に示すように、レジストパターン８を除去した後、各ゲート電極形成膜４Ａ、４Ｂを露出する層間絶縁膜７の上にニッケルからなる金属膜９を堆積する。
【０００９】
次に、図３４（ｄ）に示すように、半導体基板１に対して熱処理を行なって、それぞれポリシリコンからなる各ゲート電極形成膜４Ａ，４Ｂと金属膜９とを互いに反応させることにより、Ｎ型ＦＥＴ領域Ａには上部がシリサイド化された第１のゲート電極１０Ａが形成され、Ｐ型ＦＥＴ領域Ｂにはフルシリサイド化された第２のゲート電極１０Ｂが形成される。非特許文献１においては、Ｎ型ＦＥＴを構成する第１のゲート電極１０Ａの下部はポリシリコンのままであり、Ｐ型ＦＥＴを構成する第２のゲート電極１０Ｂの下部はＮｉＳｉである。
【００１０】
また、非特許文献２においては、金属膜を厚く堆積することにより、第１のゲート電極１０Ａの全体をＮｉＳｉとし、第２のゲート電極１０Ｂの全体をＮｉ3Ｓｉとする構成が記載されている。
【００１１】
さらに、Ｎ型ＦＥＴとＰ型ＦＥＴとを含むフリップフロップ回路を構成する場合には、図３５に示すように、Ｎ型ＦＥＴ領域Ａの第１のゲート電極１４ａとＰ型ＦＥＴ領域Ｂの第２のゲート電極１４ｂを同電位とする場合がある。このとき、回路面積を縮小するために、第１のゲート電極１４ａと第２のゲート電極１４ｂとを一体に形成して、共有ゲート電極１４を設ける構成が採られる。
【００１２】
また、半導体集積回路においては、比較的に高い抵抗を必要とする場合があり、ＦＵＳＩ化されていないシリコン材料を抵抗素子に用いる場合がある。図３５に、素子分離領域１２上の抵抗素子領域Ｃに形成された、ＦＵＳＩ化されていないポリシリコンからなる抵抗体本体２０ａと、該抵抗体本体２０ａの両端部に設けられＦＵＳＩ化されたコンタクト形成領域２０ｂとを有する抵抗素子２０を示す。
【非特許文献１】2004 IEEE, Proposal of New HfSiON CMOS Fabrication Process (HAMDAMA) for Low Standby Power Device, T.Aoyama et.al
【非特許文献２】2004 IEEE, Dual Workfunction Ni-Silicide/HfSiON Gate Stacks by Phase-Controlled Full-Silicidation (PC-FUSI) Technique for 45nm-node LSTP and LOP Devices, K.Takahashi et.al
【発明の開示】
【発明が解決しようとする課題】
【００１３】
しかしながら、前記従来のＦＵＳＩ化された共有ゲート電極１４を有する半導体装置は、Ｎ型ＦＥＴ領域Ａにおける第１のゲート電極１４ａとＰ型ＦＥＴ領域Ｂにおける第２のゲート電極１４ｂとを構成するシリサイド材料における金属組成比を、第１のゲート電極１４ａと比べて第２のゲート電極１４ｂが高くなるように設定する場合がある。この場合には、シリサイド化工程又はその後の熱処理工程において金属組成比が第１のゲート電極１４ａよりも高い第２のゲート電極１４ｂから第１のゲート電極１４ａにシリサイド用の金属が拡散することがある。また、抵抗素子２０においては、ＦＵＳＩ化されたコンタクト形成領域２０ｂとＦＵＳＩ化されていない抵抗体本体２０ａとの境界では、金属の拡散が顕著となる。これにより、共有ゲート電極１４においては、第１のゲート電極１４ａと第２のゲート電極１４ｂとの間に、第１のゲート電極１４ａを構成するシリサイド材料と第２のゲート電極１４ｂを構成するシリサイド材料との中間の金属組成比を持つ中間相膜１４ｃが形成される。同様に、抵抗素子２０においては、抵抗体本体２０ａとコンタクト形成領域２０ｂとの間に、コンタクト形成領域２０ｂを構成するシリサイド材料と抵抗体本体２０ａを構成するポリシリコンとの中間の金属組成比を持つ中間相膜２０ｃが形成される。
【００１４】
図３６に図３５のXXXVI−XXXVI線における断面構成を示す。図３６はＮ型ＦＥＴ領域Ａにおける第１のゲート電極１４ａの組成をＮｉＳｉとし、Ｐ型ＦＥＴ領域における第２のゲート電極１４ｂをＮｉ3Ｓｉとした場合を示している。図３６に示すように、共有ゲート電極１４及び抵抗素子２０のいずれにおいても、シリサイド化用の金属であるニッケル（Ｎｉ）が、その濃度が高い領域から低い領域へ拡散し、中間相膜１４ｃ、２０ｃが形成される。
【００１５】
これにより、例えば、ＦＥＴにおいては、半導体基板１１と共有ゲート電極１４との間に形成されているゲート絶縁膜２１と接するシリサイド材料に組成が異なる部分が生じるため、各ＦＥＴのしきい値電圧が変動する。このＮｉの拡散によるしきい値電圧の変動を回避するには、例えばＮ型ＦＥＴ領域Ａの第１のゲート電極１４ａとＰ型ＦＥＴ領域Ｂの第２のゲート電極１４ｂとを分離し、それらの間を配線を介して接続するか、Ｎ型ＦＥＴ領域ＡとＰ型ＦＥＴ領域Ｂとの間隔を十分に大きくする必要がある。これらの方法は、いずれも回路面積が大きくなるという別の問題が生じる。また、抵抗素子２０においても、中間相膜２０ｃが抵抗素子２０によってばらつくことにより、所望の抵抗値を得ることが困難となる。
【００１６】
本発明は、異なる金属組成比を持つＦＵＳＩ化構造体、特に一体に形成されたゲート電極における金属拡散を防止できるようにすることを目的とする。
【課題を解決するための手段】
【００１７】
前記の目的を達成するため、本発明は、半導体装置及びその製造方法を、異なる金属組成比を持つＦＵＳＩ化構造体の境界部（接続部）にシリサイド化用の金属の拡散を防止する拡散防止領域を形成する構成とする。
【００１８】
具体的に、本発明に係る半導体装置は、第１のゲート電極を有する第１の電界効果トランジスタと第２のゲート電極を有する第２の電界効果トランジスタとを備えた半導体装置を対象とし、第１のゲート電極及び第２のゲート電極は、接続部により一体に形成され且つ金属により互いの金属組成比が異なるようにフルシリサイド化されており、接続部の少なくとも一部には、第１のゲート電極及び第２のゲート電極同士の金属の拡散を防止する拡散防止膜が形成されていることを特徴とする。
【００１９】
本発明の半導体装置において、拡散防止膜は接続部の界面の全体を覆う第１の導電体からなることが好ましい。
【００２０】
また、本発明の半導体装置において、拡散防止膜は接続部の界面の一部を覆う第１の導電体からなることが好ましい。
【００２１】
この場合に、接続部の下部には第２の導電体膜が設けられ、拡散防止膜は第２の導電体膜の上に設けられていてもよい。
【００２２】
さらにこの場合に、拡散防止膜の上に第３の導電体膜が形成されていてもよい。
【００２３】
また、接続部の上部には第２の導電体膜が設けられ、拡散防止膜は第２の導電体膜の下に設けられていてもよい。
【００２４】
拡散防止膜が第１の導電体からなる場合に、該第１の導電体はシリサイド化されない他の金属又は金属化合物であることが好ましい。
【００２５】
また、本発明の半導体装置において、拡散防止膜は接続部の界面の一部を覆う絶縁体からなることが好ましい。
【００２６】
この場合に、接続部の下部には第２の導電体膜が設けられ、拡散防止膜は第２の導電体膜の上に設けられていてもよい。
【００２７】
さらにこの場合に、拡散防止膜の上に第３の導電体膜が形成されていてもよい。
【００２８】
この場合に、第２の導電体膜は、第１のゲート電極及び第２のゲート電極における金属組成比の中間の金属組成比を有するシリサイドからなることが好ましい。
【００２９】
また、第３の導電体膜は、第１のゲート電極及び第２のゲート電極をシリサイド化する金属を含むことが好ましい。
【００３０】
また、接続部の一側部には第２の導電体膜が設けられ、拡散防止膜は接続部の残部に設けられていてもよい。
【００３１】
本発明の半導体装置において、拡散防止膜における第１のゲート電極及び第２のゲート電極との界面の面積は、接続部における第１のゲート電極及び第２のゲート電極との界面の面積よりも大きいことが好ましい。
【００３２】
本発明の半導体装置において、第１の電界効果トランジスタ及び第２の電界効果トランジスタのうち、一方の導電型はＮ型であり、他方の導電型はＰ型であることが好ましい。
【００３３】
この場合に、第１のゲート電極及び第２のゲート電極のうち金属組成比が高いゲート電極を有する電界効果トランジスタの導電型はＰ型であり、金属組成比が低いゲート電極を有する電界効果トランジスタの導電型はＮ型であることが好ましい。
【００３４】
本発明の半導体装置は、シリコンを含む抵抗体本体と、該抵抗体本体の一部が金属によりフルシリサイド化されてなるコンタクト形成領域とを有する抵抗素子をさらに備え、抵抗体本体とコンタクト形成領域との接続部には、コンタクト形成領域から抵抗体本体への金属の拡散を防止する拡散防止膜が形成されていることが好ましい。
【００３５】
本発明の第１の半導体装置の製造方法は、第１のゲート電極を有する第１の電界効果トランジスタ及び第２のゲート電極を有する第２の電界効果トランジスタを含む半導体装置の製造方法を対象とし、半導体領域の上に、シリコンからなり、第１のゲート電極形成領域及び第２のゲート電極形成領域を有するシリコンゲート電極を形成する工程（ａ）と、シリコンゲート電極における第１のゲート電極形成領域と第２のゲート電極形成領域との接続部に、第１のゲート電極形成領域と第２のゲート電極形成領域との界面の少なくとも一部を露出する第１の溝部を形成する工程（ｂ）と、第１の溝部に、シリコンゲート電極をシリサイド化する金属の拡散を防止する拡散防止膜を形成する工程（ｃ）と、拡散防止膜が形成されたシリコンゲート電極の上に金属膜を形成する工程（ｄ）と、金属膜に対して熱処理を行なって、第１のゲート電極形成領域及び第２のゲート電極形成領域を互いの金属組成比が異なるようにフルシリサイド化することにより、第１のゲート電極及び第２のゲート電極を形成する工程（ｅ）とを備えていることを特徴とする。
【００３６】
第１の半導体装置の製造方法において、拡散防止膜は金属膜によりシリサイド化されない他の金属又は金属化合物であることが好ましい。
【００３７】
第１の半導体装置の製造方法は、工程（ａ）と工程（ｄ）との間に、シリコンゲート電極における第１のゲート電極形成領域及び第２のゲート電極形成領域のいずれか一方に対してその上部をエッチングにより除去する工程（ｆ）をさらに備えていることが好ましい。
【００３８】
第１の半導体装置の製造方法において、工程（ｄ）は、シリコンゲート電極における第１のゲート電極形成領域上及び第２のゲート電極形成領域上において金属膜の膜厚を互いに異ならせる工程を含むことが好ましい。
【００３９】
本発明に係る第２の半導体装置の製造方法は、第１のゲート電極を有する第１の電界効果トランジスタ及び第２のゲート電極を有する第２の電界効果トランジスタを含む半導体装置の製造方法を対象とし、半導体領域の上に、シリコンからなり、第１のゲート電極形成領域及び第２のゲート電極形成領域を有するシリコンゲート電極を形成する工程（ａ）と、シリコンゲート電極における第１のゲート電極形成領域と第２のゲート電極形成領域との接続部に、第１のゲート電極形成領域と第２のゲート電極形成領域との界面の下部を残して第１の溝部を形成する工程（ｂ）と、第１の溝部が形成されたシリコンゲート電極の上に金属膜を形成する工程（ｃ）と、金属膜に対して熱処理を行なって、第１のゲート電極形成領域及び第２のゲート電極形成領域を互いの金属組成比が異なるようにフルシリサイド化することにより、第１のゲート電極及び第２のゲート電極を形成する工程（ｄ）とを備えていることを特徴とする。
【００４０】
第２の半導体装置の製造方法は、工程（ｂ）と工程（ｃ）との間に、第１の溝部にシリコンゲート電極をシリサイド化する金属の拡散を防止する拡散防止膜を形成する工程（ｅ）をさらに備えていることが好ましい。
【００４１】
第２の半導体装置の製造方法において、拡散防止膜は、絶縁膜又は金属膜によりシリサイド化されない他の金属又は金属化合物であることが好ましい。
【００４２】
第２の半導体装置の製造方法は、工程（ａ）と工程（ｃ）との間に、シリコンゲート電極における第１のゲート電極形成領域及び第２のゲート電極形成領域のいずれか一方に対してその上部をエッチングにより除去する工程（ｆ）をさらに備えていることが好ましい。
【００４３】
また、第２の半導体装置の製造方法において、工程（ｃ）は、シリコンゲート電極における第１のゲート電極形成領域上及び第２のゲート電極形成領域上において金属膜の膜厚を互いに異ならせる工程を含むことが好ましい。
【００４４】
第２の半導体装置の製造方法は、工程（ｂ）において、第１のゲート電極形成領域及び第２のゲート電極形成領域における第１の溝部の壁面から露出する面積は、第１のゲート電極形成領域及び第２のゲート電極形成領域同士の接続部における界面の面積よりも大きいことが好ましい。
【００４５】
第２の半導体装置の製造方法は、工程（ａ）よりも前に、半導体領域の上部に素子分離領域を選択的に形成する工程（ｇ）をさらに備え、工程（ａ）は、素子分離領域上にシリコンからなり、抵抗体本体と該抵抗体本体と接続されたコンタクト形成領域とを有するシリコン抵抗体を形成する工程を含み、工程（ｂ）は、シリコン抵抗体における抵抗体本体とコンタクト形成領域との接続部に、抵抗体本体とコンタクト形成領域との界面の少なくとも一部を露出する第２の溝部を形成する工程を含み、工程（ｃ）は、第２の溝部に拡散防止膜を形成する工程を含み、工程（ｄ）は、拡散防止膜が形成されたシリコン抵抗体におけるコンタクト形成領域の上に金属膜を選択的に形成する工程を含み、工程（ｅ）は、熱処理により、金属膜によりコンタクト形成領域をフルシリサイド化する工程を含むことが好ましい。
【００４６】
また、第２の半導体装置の製造方法は、工程（ａ）よりも前に、半導体領域の上部に素子分離領域を選択的に形成する工程（ｇ）をさらに備え、工程（ａ）は、素子分離領域上にシリコンからなり、抵抗体本体と該抵抗体本体と接続されたコンタクト形成領域とを有するシリコン抵抗体を形成する工程を含み、工程（ｂ）は、シリコン抵抗体における抵抗体本体とコンタクト形成領域との接続部に、抵抗体本体とコンタクト形成領域との界面の一部を露出する第２の溝部を形成する工程を含み、工程（ｃ）は、第２の溝部が形成されたシリコン抵抗体におけるコンタクト形成領域の上に金属膜を選択的に形成する工程を含み、工程（ｄ）は、熱処理により、金属膜によりコンタクト形成領域をフルシリサイド化する工程を含むことが好ましい。
【００４７】
この場合に、工程（ｅ）は、第２の溝部に拡散防止膜を形成する工程を含むことが好ましい。
【発明の効果】
【００４８】
本発明に係る半導体装置及びその製造方法によると、互いに異なる金属組成比を持つＦＵＳＩ化構造体（特に一体に形成されたゲート電極）に生じる金属拡散を防止又は抑制でき、金属拡散による中間相膜の発生を抑制できるため、回路面積を縮小できると共に電気特性のばらつきを防止することができる。
【発明を実施するための最良の形態】
【００４９】
（第１の実施形態）
本発明の第１の実施形態について図面を参照しながら説明する。
【００５０】
図１（ａ）及び図１（ｂ）は本発明の第１の実施形態に係る半導体装置であって、（ａ）は平面構成を示し、（ｂ）は（ａ）のＩｂ−Ｉｂ線における断面構成を示している。図１（ａ）及び図１（ｂ）に示すように、例えばシリコンからなる半導体基板１０１の主面は、シャロウトレンチ分離（ＳＴＩ）からなる素子分離領域１０２によって、Ｎ型ＦＥＴ領域Ａ、Ｐ型ＦＥＴ領域Ｂ及び抵抗素子領域Ｃに区画されている。
【００５１】
Ｎ型ＦＥＴ領域Ａ及びＰ型ＦＥＴ領域Ｂには、互いに間隔をおき且つそれぞれ平面方形状の長辺を対向して配置されたＮ型活性領域１０３Ａ及びＰ型活性領域１０３Ｂが形成されている。Ｎ型活性領域１０３Ａ及びＰ型活性領域１０３Ｂの上には、例えば酸化ハフニウム（ＨｆＯ2 ）からなるゲート絶縁膜１０６を介在させ、且つ各活性領域１０３Ａ、１０３Ｂの各長辺側の両側部と交差する共有ゲート電極１０４が形成されている。なお、ゲート絶縁膜１０６にＨｆＯ2 を用いたがこれに代えて、ＨｆＳｉＯ、ＨｆＳｉＯＮ、ＳｉＯ2 又はＳｉＯＮ等を用いることができる。
【００５２】
共有ゲート電極１０４は、Ｎ型ＦＥＴ領域ＡにおいてはＮｉＳｉからなる第１のゲート電極１０４ａを構成し、Ｐ型ＦＥＴ領域ＢにおいてはＮｉ3Ｓｉからなる第２のゲート電極１０４ｂを構成する。共有ゲート電極１０４における素子分離領域１０２上で第１のゲート電極１０４ａと第２のゲート電極１０４ｂとの接続部には、ＷＳｉからなり、該接続部においてニッケル（Ｎｉ）の拡散を防止する拡散防止膜１０５が形成されている。
【００５３】
抵抗素子領域Ｃには、素子分離領域１０２上であって、ポリシリコンからなる抵抗体本体１１０ａと、該抵抗体本体１１０ａの両端部にそれぞれ設けられ、ＮｉＳｉからなるコンタクト形成領域１１０ｂと、抵抗体本体１１０ａとコンタクト形成領域１１０ｂとの接続部に設けられたＷＳｉからなる拡散防止膜１０５とから構成される抵抗素子１１０が形成されている。
【００５４】
第１の実施形態においては、拡散防止膜１０５は、Ｎ型ＦＥＴ領域Ａ及びＰ型ＦＥＴ領域Ｂにおいては、第１のゲート電極１０４ａと第２のゲート電極１０４ｂとの接続部（界面）の全面を覆うと共に、幅寸法（ゲート長寸法）を共有ゲート電極１０４と一致させている。また、抵抗素子領域Ｃにおいても、拡散防止膜１０５は、抵抗体本体１１０ａとコンタクト形成領域１１０ｂとの接続部（界面）の全面を覆うと共に、幅寸法を抵抗体本体１１０ａ及びコンタクト形成領域１１０ｂと一致させている。
【００５５】
以下、第１の実施形態に係る種々の変形例を示す。
【００５６】
図２、図３及び図４は、図１（ａ）と同様の平面構成を示している。
【００５７】
図２に示す第１変形例は、各拡散防止膜１０５が共有ゲート電極１０５及び抵抗素子１１０のそれぞれの幅寸法よりも大きく形成されている。図３に示す第２変形例は、各拡散防止膜１０５が幅方向には突き出さないものの、各接続部の一方の側部が覆われていない状態であり、従って、各接続部の一方の側部には所定の金属組成比と異なる中間相膜１０４ｃ、１１０ｃがそれぞれ形成されている。図４に示す第３変形例は、各拡散防止膜１０５が幅方向には突き出すと共に、各接続部の一方の側部が拡散防止膜１０５によって覆われていない状態である。
【００５８】
図５、図６及び図７は、図１（ｂ）と同様の断面構成を示している。
【００５９】
図５に示す第４変形例は、各拡散防止膜１０５が各接続部の下部を覆っていない状態であり、従って、各接続部の下部には所定の金属組成比と異なる中間相膜１０４ｃ、１１０ｃがそれぞれ形成されている。図６に示す第５変形例は、各拡散防止膜１０５が各接続部の上部を覆っていない状態であり、従って、各接続部の上部には所定の金属組成比と異なる中間相膜１０４ｃ、１１０ｃがそれぞれ形成されている。図７に示す第６変形例は、各拡散防止膜１０５が各接続部の上部及び下部を覆っていない状態であり、各接続部の上部及び下部には所定の金属組成比と異なる中間相膜１０４ｃ、１１０ｃがそれぞれ形成されている。
【００６０】
なお、第２〜第６の各変形例においては、拡散防止膜１０５が接続部の全面を覆わないことから、それぞれ中間相膜１０４ｃ、１１０ｃが形成されるが、例えば図３に示す共有ゲート１０４の接続部に生じる中間相膜１０４ｃは、図３６に示した従来例のように、素子分離領域１０２を越えて各活性領域１０３Ａ、１０３Ｂの上側にまで到達することがないため、各ＦＥＴのしきい値電圧を変動させるようなことはない。このことは、抵抗素子１１０においても同様であり、抵抗体本体１１０ａの抵抗値を大きく変動させることはない。
【００６１】
このように、第１の実施形態及びその変形例に係る半導体装置は、第１のゲート電極１０４ａと第２のゲート電極１０４ｂとの接続部に、金属（ニッケル）の拡散を防止し且つシリサイド化されない導電性材料からなる拡散防止膜１０５を設けているため、共有ゲート電極１０４の電気抵抗の増大を抑制しながら、金属の拡散を防止することができる。このため、各ＦＥＴのしきい値電圧のばらつき及び抵抗素子１１０の抵抗値のばらつきの防止を、回路面積を縮小しながら実現することができるので、半導体装置の性能の向上及び高集積化が可能となる。
【００６２】
なお、第１の実施形態においては、拡散防止膜１０５の導電性材料としてＷＳｉを用いたが、第１のゲート電極１０４ａ、第２のゲート電極１０４ｂ及びコンタクト形成領域１１０ｂをシリサイド化するシリサイド反応工程において、シリコンと反応しない金属又は金属化合物であればよい。例えば、ＣｏＳｉ2、ＴｉＮ、ＷＮ等を用いることができる。また、拡散防止膜１０５は単層膜に限られず、例えばＴｉＮとＷＳｉとからなる積層構造としてもよい。
【００６３】
また、導電性を有する拡散防止膜１０５は、図１（ａ）、図１（ｂ）及び図２に示すように、例えば第１のゲート電極１０４ａと第２のゲート電極１０４ｂとの接続部の全体を覆うように形成することが、金属の拡散を防止する効果としては最も大きいため、望ましい。しかしながら、図３〜図７の各変形例に示したように、拡散防止膜１０５を各接続部の一部に形成することによっても、金属が拡散する断面積が縮小することから金属の拡散が抑制されるため、中間相膜１０４ｃ、１１０ｃの形成量も抑制することができる。従って、中間相膜１０４ｃ、１１０ｃの形成を十分に小さい範囲に留めることができるので、前述したように、各変形例においても、回路面積の縮小及び電気的特性のばらつきを抑えることができる。
【００６４】
また、第１のゲート電極１０４ａと第２のゲート電極１０４ｂとの接続部の一部の界面の断面積よりも拡散防止膜１０５の断面積を大きくすることによって、拡散防止膜１０５の比抵抗が、第１のゲート電極１０４ａ及び第２のゲート電極１０４ｂの比抵抗よりも大きい場合であっても、拡散防止膜１０５による抵抗値の上昇を抑制することができる。これは、抵抗素子１１０においても同様である。
【００６５】
以下、前記のように構成された半導体装置の製造方法にいて図面を参照しながら説明する。
【００６６】
図８（ａ）〜図８（ｃ）乃至図１５（ａ）〜図１５（ｃ）は本発明の第１の実施形態に係る半導体装置の製造方法の工程順の平面構成及断面構成を示している。
【００６７】
まず、図８（ａ）〜図８（ｃ）に示すように、シリコンからなる半導体基板１０１の上部にＳＴＩからなる素子分離領域１０２を選択的に形成する。これにより、Ｎ型ＦＥＴ領域ＡにはＮ型活性領域１０３Ａが形成され、Ｐ型ＦＥＴ領域ＢにはＰ型活性領域１０３ＢＡが形成される。続いて、図示はしていないが、Ｎ型活性領域１０３ＡにＰ型ウェル領域及びＰ型しきい値制御注入領域をＰ型不純物イオンのイオン注入により形成し、Ｐ型活性領域１０３ＢにＮ型ウェル領域及びＮ型しきい値制御注入領域をＮ型不純物イオンのイオン注入により形成する。続いて、化学的気相堆積（ＣＶＤ）法により、半導体基板１０１上のＮ型活性領域１０３Ａ及びＰ型活性領域１０３Ｂに、それぞれ物理的な膜厚が３ｎｍの酸化ハフニウム（ＨｆＯ2 ）からなるゲート絶縁膜１０６を堆積する。その後、ＣＶＤ法により、半導体基板１０１の上に素子分離領域１０２及びゲート酸化膜１０６を含む全面にわたって膜厚が７５ｎｍのポリシリコン膜を順次堆積する。その後、ポリシリコン膜上に抵抗素子領域Ｃにのみ開口パターンを有するレジスト膜を形成し、その後、形成したレジスト膜をマスクとしてシリコン抵抗体１２０Ｃとなる領域に抵抗素子としての抵抗値を決定するための不純物注入を行なう。続いて、レジスト膜を除去した後、ポリシリコン膜上に膜厚が２５ｎｍの酸化シリコン（ＳｉＯ2 ）膜を堆積する。続いて、リソグラフィ法及びエッチング法により、酸化シリコン膜及びポリシリコン膜に対して順次エッチングを行なって、Ｎ型ＦＥＴ領域Ａ及びＰ型ＦＥＴ領域Ｂにおいては、それぞれ共有ゲート電極パターンを持つ、酸化シリコンからなる第１の保護絶縁膜１２１Ａとポリシリコンからなる第１のシリコンゲート電極１２０Ａとが形成される。これと同時に、抵抗素子領域Ｃにおいては、抵抗素子パターンを持つ、酸化シリコンからなる第２の保護絶縁膜１２１Ｃとポリシリコンからなるシリコン抵抗体１２０Ｃとが形成される。ここで、エッチングにドライエッチングを用いる場合には、エッチングガスとして、酸化シリコンにはフルオロカーボンを主成分とするガスを用い、ポリシリコンには塩素を主成分とするガスを用いる。この後、図示はしていないが、Ｎ型活性領域１０３Ａには、第１の保護絶縁膜１２１ＡをマスクとしてＮ型エクステンション領域を形成し、Ｐ型活性領域１０３Ｂにも第１の保護絶縁膜１２１ＡをマスクとしてＰ型エクステンション領域を形成してもよい。その後、第１の保護絶縁膜１２１Ａ及び第１のシリコンゲート電極１２０Ａの両側面上に例えば窒化シリコンからなるサイドウォールスペーサを形成し、形成したサイドウォールスペーサ及び第１の保護絶縁膜１２１Ａをマスクとして、Ｎ型活性領域１０３ＡにはＮ型ソースドレイン領域を形成し、続いて、Ｐ型活性領域１０３ＢにはＰ型ソースドレイン領域を形成する。続いて、ＣＶＤ法により、半導体基板１０１の上に素子分離領域１０２、第１の保護絶縁膜１２１Ａ及び第２の保護絶縁膜１２１Ｃを含む全面にわたって、酸化シリコンからなる第３の保護絶縁膜１２２を堆積する。その後、堆積した第３の保護絶縁膜１２２を例えば化学機械研磨（ＣＭＰ）法により平坦化して、第１の保護絶縁膜１２１Ａ及び第２の保護絶縁膜１２１Ｃをそれぞれ露出する。
【００６８】
次に、図９（ａ）〜図９（ｄ）に示すように、リソグラフィ法により、露出した第１の保護絶縁膜１２１Ａ及び第２の保護絶縁膜１２１Ｃを含め第３の保護絶縁膜１２２の上に第１のレジスト膜１２３を塗布し、塗布した第１のレジスト膜１２３に、第１のシリコンゲート電極１２０ＡにおけるＮ型ＦＥＴ領域ＡとＰ型ＦＥＴ領域Ｂとの接続部を露出する第１の開口パターン１２３ａと、シリコン抵抗体１２０Ｃにおける抵抗体本体とコンタクト形成領域との接続部を露出する第２の開口パターン１２３ｃとをそれぞれ形成する。続いて、各開口パターン１２３ａ、１２３ｃが形成された第１のレジスト膜１２３をマスクとして、第１の保護膜１２１Ａ及び第２の保護膜１２１Ｃと、第１のシリコンゲート電極１２１Ａ及びシリコン抵抗体１２０Ｃとに対して異方性のエッチングを順次行なって、第１のシリコンゲート電極１２０Ａの接続部に第１の開口部１２０ａを形成すると共に、シリコン抵抗体１２０Ｃに第２の開口部１２０Ｃを形成する。このとき、第１の開口部１２０ａ及び第２の開口部１２０ｃからは、第１のシリコンゲート電極１２０Ａ及びシリコン抵抗体１２０Ｃを完全に除去することが望ましいが、図９（ｄ）に示すように、ポリシリコンが側壁又は底部上に残留しても構わない。ここでは、図９（ａ）及び図９（ｃ）に示すように、第１の開口部１２０ａの形成を容易にするために、第１のシリコンゲート電極１２０Ａの開口部分と比べてその上の第１の保護絶縁膜１２１Ａの開口部分を広くしている。これは、第２の開口部１２０ｃにおいても同様である。なお、各開口部１２０ａ、１２０ｃの平面形状をそれぞれ方形状としたが、後述の図１０（ｄ）で説明するように、拡散防止膜１０５の上面を第１のシリコンゲート電極１２０Ａ及びシリコン抵抗体１２０Ｃよりも低く形成する場合には、各開口部１２０ａ、１２０ｃの上部の平面形状をパターニングが容易な溝形状としてもよい。これは、複数のＦＥＴが隣接して形成される場合に、例えば第１の開口部１２０ａの上部を溝形状とし、導電体からなる拡散防止膜１０５を第１のシリコンゲート電極１２０Ａよりも厚く堆積すると、導電性の拡散防止膜１０５が溝形状部分に充填されることによって、隣接するゲート電極同士が短絡してしまうが、拡散防止膜１０５を第１のシリコンゲート電極１２０Ａよりも薄く堆積すると、各開口部１２０ａ、１２０ｃの平面方形状の下部に拡散防止膜１０５がそれぞれ孤立して形成されるため、短絡のおそれがなくなるからである。また、各開口部１２０ａ、１２０ｃは、アライメントずれを考慮しても、第１のシリコンゲート電極１２０Ａ及びシリコン抵抗体１２０Ｃに各開口部１２０ａ、１２０ｃの短辺部分が掛からないようにすることが望ましいが、たとえ短辺部分が掛かったとしても、図３及び図４に示した通り、特に問題はない。
【００６９】
次に、図１０（ａ）〜図１０（ｄ）に示すように、第１のレジスト膜１２３を除去した後、例えばＣＶＤ法により、第３の保護絶縁膜１２２の上に第１の開口部１２０ａ及び第２の開口部１２０ｃを埋めるようにＷＳｉ膜を堆積する。続いて、堆積したＷＳｉ膜に例えばエッチバックを行なって、ＷＳｉ膜における第３の保護絶縁膜１２２上部分を除去することにより、第１のシリコンゲート電極１２０Ａの第１の開口部１２０ａ及びシリコン抵抗体１２０Ｃの第２の開口部１２０ｃにそれぞれＷＳｉからなる拡散防止膜１０５を形成する。このとき、各開口部１２０ａ、１２０ｃに残す拡散防止膜１０５の膜厚は、図１４（ｂ）で示されるシリサイド形成工程により形成される第１のゲート電極１０４ａ又は第２のゲート電極１０４ｂの厚さと同程度とすることが望ましい。しかしながら、互いに隣接するゲート電極同士等が拡散防止膜１０５により短絡することがなければ、拡散防止膜１０５の膜厚は、第１の保護絶縁膜１２１Ａ及び第２の保護絶縁膜１２１Ｂの途中であっても、第１のシリコンゲート電極１２０Ａ及びシリコン抵抗体１２０Ｃの途中であってもよい。従って、図１０（ｄ）に示すように、各開口部１２０ａ、１２０ｃに残す拡散防止膜１０５の膜厚を第１のシリコンゲート電極１２０Ａよりも薄くする場合には、各開口部１２０ａ、１２０ｃの上部の形状を溝形状としてもよい。ここで、各開口部１２０ａ、１２０ｃの上部とは、第１の保護絶縁膜１２１Ａ及び第２の保護絶縁膜１２１Ｃと対応する部分を指す。また、第１の実施形態においては、拡散防止膜１０５を各開口部１２０ａ、１２０ｃを埋めるように形成しているが、拡散防止膜１０５の一部にボイドが生じていても特に問題はない。
【００７０】
次に、図１１（ａ）〜図１１（ｃ）に示すように、リソグラフィ法により、第２の保護絶縁膜１２１Ｃの上に、シリコン抵抗体１２０Ｃの２つの拡散防止膜１０５に挟まれた領域をマスクする第２のレジスト膜１２４を形成し、形成した第２のレジスト膜１２４をマスクとして、第１の保護絶縁膜１２１Ａと第２の保護絶縁膜１２１Ｃの両端部（コンタクト形成領域）とを例えばフッ酸を用いたウェットエッチングにより除去する。
【００７１】
次に、図１２（ａ）〜図１２（ｃ）に示すように、第２のレジスト膜１２４を除去した後、リソグラフィ法により、第３の保護絶縁膜１２２の上に、Ｐ型ＦＥＴ領域Ｂを開口する開口パターン１２５ａを持つ第３のレジスト膜１２５を形成する。続いて、第３のレジスト膜１２５をマスクとして、Ｐ型ＦＥＴ領域Ｂにおける第１のシリコンゲート電極１２０Ａに対して塩素ガスを主成分とするドライエッチングを行なうことにより、第１のシリコンゲート電極１２０Ａから膜厚が２５ｎｍの第２のシリコンゲート電極１２０Ｂを得る。
【００７２】
次に、図１３（ａ）〜図１３（ｃ）に示すように、第３のレジスト膜１２５を除去した後、例えばスパッタ法により、第２の保護絶縁膜１２２の上に第１のシリコンゲート電極１２０Ａ、第２のシリコンゲート電極１２０Ｂ、コンタクト形成領域となるシリコン抵抗体１２０Ｃ及び第２の保護絶縁膜１２１Ｃを含む前面にわたって、膜厚が３５ｎｍのニッケル（Ｎｉ）からなる金属膜１２６を堆積する。
【００７３】
次に、図１４（ａ）〜図１４（ｃ）に示すように、半導体基板１０１に対して、例えば高速熱処理（ＲＴＡ）法により、温度が４００℃の窒素雰囲気で熱処理を行なって、第１のシリコンゲート電極１２０Ａ、第２のシリコンゲート電極１２０Ｂ及び各シリコン抵抗体１２０Ｃと金属膜１２６との間でそれぞれシリサイド化反応を起こすことにより、各ポリシリコンをフルシリサイド化する。すなわち、第１のシリコンゲート電極１２０ＡはＮｉＳｉからなるＦＵＳＩ化された第１のゲート電極１０４ａとなり、第２のシリコンゲート電極１２０ＢはＮｉ3ＳｉからなるＦＵＳＩ化された第２のゲート電極１０４ｂとなる。これは、第２のシリコンゲート電極１２０Ｂの厚さを第１のシリコンゲート電極１２０Ａよりも薄くしているため、第２のシリコンゲート電極１２０Ｂの方が第１のシリコンゲート電極１２０Ａと比べて金属リッチな状態でシリサイド化されるからである。また、抵抗素子領域Ｃにおいては、拡散防止膜１０５の外側に位置するシリコン抵抗体１２０ＣはＮｉＳｉからなるコンタクト形成領域１１０ｂとなり、拡散防止膜１０５の内側に位置するシリコン抵抗体１２０Ｃは第２の保護絶縁膜１２１Ｃにより覆われているため、シリサイド化反応が起こらず、ポリシリコンからなる抵抗体本体１１０ａとなる。また、このとき、第１のゲート電極１０４ａと第２のゲート電極１０４ｂとの接続部及び抵抗体本体１１０ａとコンタクト形成領域１１０ｂとの接続部には、金属（ニッケル）の拡散を防止する導電性材料からなる拡散防止膜１０５が設けられているため、所定の金属組成比と異なる中間相膜の形成が防止される。なお、図９（ｄ）に示したように、第１の開口部１２０ａにポリシリコンが残った場合には、残ったポリシリコンにより中間相膜が形成されるものの、その形成量は微量である。また、図１０（ｄ）に示す第１の開口部１２０ａ及び第２の開口部１２０ｃにおいて、拡散防止膜１０５の膜厚が第１のシリコンゲート電極１２０Ａ等のポリシリコン膜よりも薄い場合には、拡散防止膜１０５の上側においても中間相膜が形成されることがある。しかしながら、この場合においても、その形成量が少ないため、中間相膜の第１のゲート電極１０４ａ、第２のゲート電極１０４ｂ及び抵抗体本体１１０ａへの進入量は少ない。
【００７４】
次に、図１５（ａ）〜図１５（ｃ）に示すように、未反応の金属膜１２６を例えば硫酸と過酸化水素水との混合溶液によりエッチングして除去する。その後、図示はしていないが、Ｎ型ＦＥＴ領域Ａ、Ｐ型ＦＥＴ領域Ｂ及び抵抗素子領域Ｃの全面に層間絶縁膜を堆積し、コンタクトホール及び配線を公知の方法により形成する。
【００７５】
このように、第１の実施形態に係る半導体装置の製造方法によると、Ｎ型ＦＥＴ領域Ａ及びＰ型ＦＥＴ領域Ｂにおいては、第１のゲート電極１０４ａと第２のゲート電極１０４ｂとの接続部の少なくとも一部に、抵抗素子領域Ｃにおいては、抵抗体本体１１０ａとコンタクト形成領域１１０ｂとの接続部の少なくとも一部に、金属の拡散を防止する導電性の拡散防止膜１０５を形成することにより、シリサイド用金属の拡散による中間相膜が各接続部に形成されることを防止することができる。
【００７６】
さらに、ＦＵＳＩ化された共有ゲート電極１０４を有するＮ型ＦＥＴ及びＰ型ＦＥＴ並びにＦＵＳＩ化されたコンタクト形成領域１１０ｂを有する抵抗素子１１０を同時に形成することができる。
【００７７】
また、図９に示したように、第１の保護絶縁膜１２１Ａ及び第２の保護絶縁膜１２１Ｃを形成した状態で、第１のシリコンゲート電極１２０Ａ及びシリコン抵抗体１２０Ｃにそれぞれ第１の開口部１２０ａ及び第２の開口部１２０ｃを形成したが、図１２に示したＰ型ＦＥＴ領域Ｂにおける第１のシリコンゲート電極１２０Ａの膜厚を減らして第２のシリコンゲート電極１２０Ｂを形成した後に、各開口部１２０ａ、１２０ｃを形成してもよい。
【００７８】
また、第１の保護絶縁膜１２０Ａ及び第２の保護絶縁膜１２０Ｃは必ずしも必要ではない。例えば、図９〜図１２の各工程において、各レジスト膜１２３、１２４、１２５を用いることにより、第１のシリコンゲート電極１２０Ａ及びシリコン抵抗体１２０Ｃを、それぞれ保護絶縁膜１２０Ａ、１２０Ｃを設けることなく露出した状態で処理を行なってもよい。
【００７９】
また、抵抗素子領域Ｃにおいては、図１３に示した工程の後に、シリコン抵抗体１２０Ｃにおける拡散防止膜１０５に挟まれた領域（抵抗体本体１１０ａ）上に堆積された金属膜１２６を除去すれば、第２の保護絶縁膜１２１Ｃ及び第２のレジスト膜１２４を設ける必要はない。
【００８０】
（第２の実施形態）
以下、本発明の第２の実施形態について図面を参照しながら説明する。
【００８１】
図１６（ａ）及び図１６（ｂ）は本発明の第２の実施形態に係る半導体装置であって、（ａ）は平面構成を示し、（ｂ）は（ａ）のXVIb−XVIb線における断面構成を示している。図１６（ａ）及び図１６（ｂ）において、図１（ａ）及び図１（ｂ）に示す構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。
【００８２】
図１６（ａ）及び図１６（ｂ）に示すように、第２の実施形態においては、第１の実施形態と異なり、拡散防止膜１３５に絶縁性材料を用いている。このように、拡散防止膜１３５に例えば酸化シリコン（ＳｉＯ2）を用いることにより、他の材料を用いる場合と比較して、製造工程の増加を抑えることができる。
【００８３】
また、図１６（ｂ）に示すように、第２の実施形態においては、拡散防止膜１３５に絶縁性材料を用いていることから、各拡散防止膜１３５の下側には、共有ゲート電極１０４においては、ＮｉＳｉからなる第１のゲート電極１０４ａとＮｉ3Ｓｉからなる第２のゲート電極１０４ｂとの中間の金属組成比を持つ中間相膜１０４ｃが形成され、抵抗素子領域Ｃにおいては、ＮｉＳｉからなるコンタクト形成領域１１０ｂとポリシリコンからなる抵抗体本体１１０ａとの中間の金属組成比を持つ中間相膜１１０ｃが形成されている。
【００８４】
なお、中間相膜１０４ｃ、１１０ｃは、必ずしも第１のゲート電極１０４ａと第２のゲート電極１０４ｂとの間でシリサイド用の金属の相互拡散により形成された材料に限られず、導電性材料、例えばＷＳｉ、ＣｏＳｉ2、ＴｉＮ又はＷＮ等を用いることができる。
【００８５】
また、図１７の第１変形例に示すように、中間相膜１０４ｃ、１１０ｃは、各拡散防止膜１３５の下側に限られず、側部に設けてもよい。
【００８６】
さらには、図１８の第２変形例に示すように、拡散防止膜１０５の上側にも中間相膜１０４ｃ、１１０ｃが形成されていてもよい。いずれの場合も、絶縁性の拡散防止膜１３５によって、各接続部においてシリサイド用の金属が拡散する断面積が縮小されるため、各中間相膜１０４ｃ、１１０ｃの形成量が抑制される。
【００８７】
但し、第２の実施形態においては、拡散防止膜１３５と中間相膜１０４ｃ、１１０ｃとの基板面に垂直な方向の断面積は、拡散防止膜１３５の方が中間相膜１０４ｃ、１１０ｃよりも大きい方が好ましい。
【００８８】
このように、第２の実施形態に係る半導体装置によると、金属の拡散を防止する絶縁性の拡散防止膜１３５を、Ｎ型ＦＥＴ領域Ａ及びＰ型ＦＥＴ領域Ｂの共有ゲート電極１０４においては第１のゲート電極１０４ａと第２のゲート電極１０４ｂとの接続部の一部に設け、抵抗素子領域Ｃにおいては抵抗体本体１１０ａとコンタクト形成領域１１０ｂとの接続部の一部に設けるため、シリサイド用の金属の拡散が抑制される。このため、ＦＥＴのしきい値電圧のばらつきや抵抗素子１１０の抵抗値のばらつきを小さい回路面積で実現することができる。
【００８９】
その上、共有ゲート電極１０４の第１のゲート電極１０４ａと第２のゲート電極１０４ｂとの接続部及び抵抗素子１１０の抵抗体本体１１０ａとコンタクト形成領域１１０ｂとの接続部のそれぞれの残部には、導電性を持つ中間相膜１０４ｃ、１１０ｃを残しているため、拡散防止膜１３５に絶縁性材料を用いても、共有ゲート電極１０４及び抵抗素子１１０は電気的な接続が確保されるので、半導体装置の性能向上及び高集積化を実現することができる。
【００９０】
また、第２の実施形態においては、拡散防止膜１３５として酸化シリコンを用いたが、金属の拡散を防止できる絶縁性材料であればよく、例えば窒化シリコン（Ｓｉ3Ｎ4）を用いることができる。
【００９１】
以下、前記のように構成された半導体装置の製造方法にいて図面を参照しながら説明する。
【００９２】
図１９（ａ）〜図１９（ｄ）乃至図２５（ａ）〜図２５（ｃ）は本発明の第２の実施形態に係る半導体装置の製造方法の工程順の平面構成及断面構成を示している。図１９〜図２５において、図８〜図１５に示す構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。
【００９３】
まず、図１９（ａ）〜図１９（ｄ）は、第１の実施形態の図９と同様に、Ｎ型ＦＥＴ領域Ａ及びＰ型ＦＥＴ領域Ｂに跨ってパターニングされた第１のシリコンゲート電極１２０Ａにおける第１のゲート電極と第２のゲート電極との接続部及び抵抗素子領域Ｃにパターニングされたシリコン抵抗体１２０Ｃにおける抵抗体本体とコンタクト形成領域との各接続部に対して、第１のレジスト膜１２３をマスクとして、第１の開口部１２０ａ及び第２の開口部１２０ｃをそれぞれ形成した状態を示している。ここで、第２の実施形態の特徴として、第１の開口部１２０ａ及び第２の開口部１２０ｃの底面上にポリシリコンを残す。このとき、図１９（ｄ）に示すように、ポリシリコンが各開口部１２０ａ、１２０ｃの側壁部分に残留しても構わない。さらに、図１９（ａ）及び図１９（ｃ）に示すように、第１の開口部１２０ａ等の形成を容易にするために、第１のシリコンゲート電極１２０Ａ等の開口部分よりもその上の第１の保護絶縁膜１２１Ａの開口部分を広くしている。なお、各開口部１２０ａ、１２０ｃの形状は、拡散防止膜１３５の上面を第１のシリコンゲート電極１２０Ａ及びシリコン抵抗体１２０Ｃよりも低く形成する場合には、よりパターニングが容易な溝形状としてもよい。また、各開口部１２０ａ、１２０ｃは、アライメントずれを考慮しても、第１のシリコンゲート電極１２０Ａ及びシリコン抵抗体１２０Ｃに各開口部１２０ａ、１２０ｃの短辺部分が掛からないようにすることが望ましいが、たとえ短辺部分が掛かったとしても問題はない。
【００９４】
次に、図２０（ａ）〜図２０（ｃ）に示すように、第１のレジスト膜１２３を除去した後、例えばＣＶＤ法により、第３の保護絶縁膜１２２の上に第１の開口部１２０ａ及び第２の開口部１２０ｃを埋めるようにシリコン酸化膜を堆積する。続いて、堆積したシリコン酸化膜に対して、例えばＣＭＰ法によりシリコン酸化膜における第３の保護絶縁膜１２２上部分を除去することにより、第１のシリコンゲート電極１２０Ａの第１の開口部１２０ａ及びシリコン抵抗体１２０Ｃの第２の開口部１２０ｃにそれぞれ酸化シリコンからなる拡散防止膜１３５を形成する。なお、第２の実施形態においても、拡散防止膜１３５を各開口部１２０ａ、１２０ｃに埋めるように形成しているが、拡散防止膜１０５の一部にボイドが生じていても特に支障はない。
【００９５】
次に、図２１（ａ）〜図２１（ｃ）に示すように、リソグラフィ法により、第２の保護絶縁膜１２１Ｃの上に、シリコン抵抗体１２０Ｃの２つの拡散防止膜１３５に挟まれた領域をマスクする第２のレジスト膜１２４を形成し、形成した第２のレジスト膜１２４をマスクとして、第１の保護絶縁膜１２１Ａと第２の保護絶縁膜１２１Ｃの両端部とを例えばフッ酸を用いたウェットエッチングにより除去する。
【００９６】
次に、図２２（ａ）〜図２２（ｃ）に示すように、第２のレジスト膜１２４を除去した後、リソグラフィ法により、第３の保護絶縁膜１２２の上に、Ｐ型ＦＥＴ領域Ｂを開口する開口パターン１２５ａを持つ第３のレジスト膜１２５を形成する。続いて、第３のレジスト膜１２５をマスクとして、Ｐ型ＦＥＴ領域Ｂにおける第１のシリコンゲート電極１２０Ａに対して塩素ガスを主成分とするドライエッチングを行なうことにより、第１のシリコンゲート電極１２０Ａから膜厚が２５ｎｍの第２のシリコンゲート電極１２０Ｂを得る。
【００９７】
次に、図２３（ａ）〜図２３（ｃ）に示すように、第３のレジスト膜１２５を除去した後、例えばスパッタ法により、第２の保護絶縁膜１２２の上に第１のシリコンゲート電極１２０Ａ、第２のシリコンゲート電極１２０Ｂ、コンタクト形成領域となるシリコン抵抗体１２０Ｃ及び第２の保護絶縁膜１２１Ｃを含む前面にわたって、膜厚が３５ｎｍのニッケル（Ｎｉ）からなる金属膜１２６を堆積する。
【００９８】
次に、図２４（ａ）〜図２４（ｃ）に示すように、半導体基板１０１に対して、例えば高速熱処理（ＲＴＡ）法により、温度が４００℃の窒素雰囲気で熱処理を行なって、第１のシリコンゲート電極１２０Ａ、第２のシリコンゲート電極１２０Ｂ及び各シリコン抵抗体１２０Ｃと金属膜１２６との間でそれぞれシリサイド化反応を起こすことにより、各ポリシリコンをフルシリサイド化する。すなわち、第１のシリコンゲート電極１２０ＡはＮｉＳｉからなるＦＵＳＩ化された第１のゲート電極１０４ａとなり、第１のシリコンゲート電極１２０Ａよりも薄膜化された第２のシリコンゲート電極１２０ＢはＮｉ3ＳｉからなるＦＵＳＩ化された第２のゲート電極１０４ｂとなる。また、抵抗素子領域Ｃにおいては、拡散防止膜１０５の外側に位置するシリコン抵抗体１２０ＣはＮｉＳｉからなるコンタクト形成領域１１０ｂとなり、拡散防止膜１０５の内側に位置するシリコン抵抗体１２０Ｃは第２の保護絶縁膜１２１Ｃにより覆われているため、シリサイド化反応が起こらず、ポリシリコンからなる抵抗体本体１１０ａとなる。また、このとき、第１のゲート電極１０４ａと第２のゲート電極１０４ｂとの接続部及び抵抗体本体１１０ａとコンタクト形成領域１１０ｂとの接続部には、金属（ニッケル）の拡散を防止する絶縁性材料からなる拡散防止膜１３５が設けられているため、所定の金属組成比と異なる中間相膜１０４ｂ、１１０ｂの形成が抑制される。なお、図１９（ｂ）及び図１９（ｃ）に示したように、第１の開口部１２０ａ及び第２の開口部１２０ｃの各底面上にポリシリコンを残しているため、導電性を有する中間相膜１０４ｃ、１１０ｃがそれぞれ形成される。その結果、共有ゲート電極１０４及び抵抗素子１１０自体の電気的導通が可能となる。その上、各中間相膜１０４ｃ、１１０ｃの量は微量であるため、中間相膜１０４ｃ、１１０ｃの第１のゲート電極１０４ａ、第２のゲート電極１０４ｂ及び抵抗体本体１１０ａへの進入量は少ない。また、図２１に示す第１の開口部１２０ａ及び第２の開口部１２０ｃにおいて、拡散防止膜１３５の膜厚が第１のシリコンゲート電極１２０Ａ等のポリシリコン膜よりも薄い場合には、拡散防止膜１３５の上側においても中間相膜１０４ｃ、１１０ｃが形成されることがある。しかしながら、この場合においても、各中間相膜１０４ｃ、１１０ｃの形成量が少ないため、各中間相膜１０４ｃ、１１０ｃの第１のゲート電極１０４ａ、第２のゲート電極１０４ｂ及び抵抗体本体１１０ａへのそれぞれの進入量は少ない。
【００９９】
次に、図２５（ａ）〜図２５（ｃ）に示すように、未反応の金属膜１２６を例えば硫酸と過酸化水素水との混合溶液によりエッチングして除去する。その後、図示はしていないが、Ｎ型ＦＥＴ領域Ａ、Ｐ型ＦＥＴ領域Ｂ及び抵抗素子領域Ｃの全面に層間絶縁膜を堆積し、コンタクトホール及び配線を公知の方法により形成する。
【０１００】
このように、第２の実施形態に係る半導体装置の製造方法によると、Ｎ型ＦＥＴ領域Ａ及びＰ型ＦＥＴ領域Ｂにおいては、第１のゲート電極１０４ａと第２のゲート電極１０４ｂとの接続部の一部に、抵抗素子領域Ｃにおいては、抵抗体本体１１０ａとコンタクト形成領域１１０ｂとの接続部の一部に、金属の拡散を防止する絶縁性の拡散防止膜１３５を形成することにより、シリサイド用金属の拡散による中間相膜１０４ｃ、１１０ｃの形成を抑制することができる。
【０１０１】
さらに、ＦＵＳＩ化された共有ゲート電極１０４を有するＮ型ＦＥＴ及びＰ型ＦＥＴ並びにＦＵＳＩ化されたコンタクト形成領域１１０ｂを有する抵抗素子１１０を同時に形成することができる。
【０１０２】
また、第１の実施形態と同様に、図１９に示す工程において、第１の保護絶縁膜１２１Ａ及び第２の保護絶縁膜１２１Ｃを形成した状態で、第１のシリコンゲート電極１２０Ａ及びシリコン抵抗体１２０Ｃにそれぞれ第１の開口部１２０ａ及び第２の開口部１２０ｃを形成したが、図２２に示したＰ型ＦＥＴ領域Ｂにおける第１のシリコンゲート電極１２０Ａの膜厚を減らして第２のシリコンゲート電極１２０Ｂを形成した後に、各開口部１２０ａ、１２０ｃを形成してもよい。
【０１０３】
また、第１の保護絶縁膜１２０Ａ及び第２の保護絶縁膜１２０Ｃは必ずしも必要ではない。例えば、図１９〜図２２の各工程において、各レジスト膜１２３、１２４、１２５を用いることにより、第１のシリコンゲート電極１２０Ａ及びシリコン抵抗体１２０Ｃを、それぞれ保護絶縁膜１２０Ａ、１２０Ｃを設けることなく露出した状態で処理を行なってもよい。
【０１０４】
また、抵抗素子領域Ｃにおいては、図２３に示した工程の後に、シリコン抵抗体１２０Ｃにおける拡散防止膜１３５に挟まれた領域（抵抗体本体１１０ａ）上に堆積された金属膜１２６を除去すれば、第２の保護絶縁膜１２１Ｃ及び第２のレジスト膜１２４を設ける必要はない。
【０１０５】
（第３の実施形態）
以下、本発明の第３の実施形態について図面を参照しながら説明する。
【０１０６】
図２６（ａ）及び図２６（ｂ）は本発明の第３の実施形態に係る半導体装置であって、（ａ）は平面構成を示し、（ｂ）は（ａ）のXXVIb−XXVIb線における断面構成を示している。図２６（ａ）及び図２６（ｂ）において、図１６（ａ）及び図１６（ｂ）に示す構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。
【０１０７】
図２６（ａ）及び図２６（ｂ）に示すように、第３の実施形態においては、共有ゲート電極１０４の接続部に拡散防止膜１３５を設けることなく、各ゲート電極１０４ａ、１０４ｂよりも膜厚が小さい中間相膜１０４ｃを第１の開口部１２０ａの底部に残す構成とする。抵抗素子１１０における抵抗体本体１１０ａとコンタクト形成領域１１０ｂとの各接続部においても拡散防止膜１３５を設けずに、抵抗体本体１１０ａ及びコンタクト形成領域１１０ｂよりも膜厚が小さい中間相膜１１０ｃを第２の開口部１２０ｃの底部に残す構成とする。但し、第３の保護膜１２２の上に層間絶縁膜等の他の絶縁膜を形成すると、各中間相膜１０４ｃ、１１０ｃの上には絶縁膜が充填される場合がある。
【０１０８】
なお、図２７の一変形例に示すように、各中間相膜１０４ｃ、１１０ｃを一方の側部から他方の側部に向けて膜厚を異ならせる（分布を持たせる）ように形成してもよい。
【０１０９】
このように、第３の実施形態に係る半導体装置によると、Ｎ型ＦＥＴ領域Ａ及びＰ型ＦＥＴ領域Ｂの共有ゲート電極１０４においては、第１のゲート電極１０４ａと第２のゲート電極１０４ｂとの接続部の膜厚を小さくし、抵抗素子領域Ｃにおいても抵抗体本体１１０ａとコンタクト形成領域１１０ｂとの接続部の膜厚を小さくすることにより、中間相膜１０４ｃの、１１０ｃのそれぞれの形成量を減らしている。すなわち、接続部における金属組成比が異なる界面の面積を小さくすることにより、シリサイド用の金属の拡散が抑制される。その結果、ＦＥＴのしきい値電圧のばらつきや抵抗素子１１０の抵抗値のばらつきを小さい回路面積で実現することができる。
【０１１０】
その上、各接続部には導電性を持つ中間相膜１０４ｃ、１１０ｃを残しているため、共有ゲート電極１０４及び抵抗素子１１０は電気的な接続が確保されるので、半導体装置の性能向上及び高集積化を実現することができる。
【０１１１】
以下、前記のように構成された半導体装置の製造方法にいて図面を参照しながら説明する。
【０１１２】
図２８（ａ）〜図２８（ｄ）乃至図３３（ａ）〜図３３（ｃ）は本発明の第３の実施形態に係る半導体装置の製造方法の工程順の平面構成及断面構成を示している。図２８〜図３３において、図８〜図１５に示す構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。
【０１１３】
まず、図２８（ａ）〜図２８（ｄ）は、第１の実施形態の図９と同様に、Ｎ型ＦＥＴ領域Ａ及びＰ型ＦＥＴ領域Ｂに跨ってパターニングされた第１のシリコンゲート電極１２０Ａにおける第１のゲート電極と第２のゲート電極との接続部及び抵抗素子領域Ｃにパターニングされたシリコン抵抗体１２０Ｃにおける抵抗体本体とコンタクト形成領域との各接続部に対して、第１のレジスト膜１２３をマスクとして、第１の開口部１２０ａ及び第２の開口部１２０ｃをそれぞれ形成した状態を示している。ここで、第３の実施形態の特徴として、第１の開口部１２０ａ及び第２の開口部１２０ｃの底面上にポリシリコンを残す。このとき、図２８（ｄ）に示すように、ポリシリコンが各開口部１２０ａ、１２０ｃの側壁部分に残留しても構わない。さらに、図２８（ａ）及び図２８（ｃ）に示すように、第１の開口部１２０ａ等の形成を容易にするために、第１のシリコンゲート電極１２０Ａ等の開口部分よりもその上の第１の保護絶縁膜１２１Ａの開口部分を広くしている。なお、各開口部１２０ａ、１２０ｃの形状は、拡散防止膜１３５の上面を第１のシリコンゲート電極１２０Ａ及びシリコン抵抗体１２０Ｃよりも低く形成する場合には、よりパターニングが容易な溝形状としてもよい。また、各開口部１２０ａ、１２０ｃは、アライメントずれを考慮しても、第１のシリコンゲート電極１２０Ａ及びシリコン抵抗体１２０Ｃに各開口部１２０ａ、１２０ｃの短辺部分が掛からないようにすることが望ましいが、たとえ短辺部分が掛かったとしても問題はない。
【０１１４】
次に、図２９（ａ）〜図２９（ｃ）に示すように、第１のレジスト膜１２３を除去した後、リソグラフィ法により、第２の保護絶縁膜１２１Ｃの上に、シリコン抵抗体１２０Ｃの２つの第２の開口部１２０ｃに挟まれた領域をマスクする第２のレジスト膜１２４を形成し、形成した第２のレジスト膜１２４をマスクとして、第１の保護絶縁膜１２１Ａと第２の保護絶縁膜１２１Ｃの両端部とを例えばフッ酸を用いたウェットエッチングにより除去する。
【０１１５】
次に、図３０（ａ）〜図３０（ｃ）に示すように、第２のレジスト膜１２４を除去した後、リソグラフィ法により、第３の保護絶縁膜１２２の上に、Ｐ型ＦＥＴ領域Ｂを開口する開口パターン１２５ａを持つ第３のレジスト膜１２５を形成する。続いて、第３のレジスト膜１２５をマスクとして、Ｐ型ＦＥＴ領域Ｂにおける第１のシリコンゲート電極１２０Ａに対して塩素ガスを主成分とするドライエッチングを行なうことにより、第１のシリコンゲート電極１２０Ａから膜厚が２５ｎｍの第２のシリコンゲート電極１２０Ｂを得る。
【０１１６】
次に、図３１（ａ）〜図３１（ｃ）に示すように、第３のレジスト膜１２５を除去した後、例えばスパッタ法により、第２の保護絶縁膜１２２の上に第１のシリコンゲート電極１２０Ａ、第２のシリコンゲート電極１２０Ｂ、コンタクト形成領域となるシリコン抵抗体１２０Ｃ及び第２の保護絶縁膜１２１Ｃを含む前面にわたって、膜厚が３５ｎｍのニッケル（Ｎｉ）からなる金属膜１２６を堆積する。
【０１１７】
次に、図３２（ａ）〜図３２（ｃ）に示すように、半導体基板１０１に対して、例えば高速熱処理（ＲＴＡ）法により、温度が４００℃の窒素雰囲気で熱処理を行なって、第１のシリコンゲート電極１２０Ａ、第２のシリコンゲート電極１２０Ｂ及び各シリコン抵抗体１２０Ｃと金属膜１２６との間でそれぞれシリサイド化反応を起こすことにより、各ポリシリコンをフルシリサイド化する。すなわち、第１のシリコンゲート電極１２０ＡはＮｉＳｉからなるＦＵＳＩ化された第１のゲート電極１０４ａとなり、第１のシリコンゲート電極１２０Ａよりも薄膜化された第２のシリコンゲート電極１２０ＢはＮｉ3ＳｉからなるＦＵＳＩ化された第２のゲート電極１０４ｂとなる。また、抵抗素子領域Ｃにおいては、拡散防止膜１０５の外側に位置するシリコン抵抗体１２０ＣはＮｉＳｉからなるコンタクト形成領域１１０ｂとなり、拡散防止膜１０５の内側に位置するシリコン抵抗体１２０Ｃは第２の保護絶縁膜１２１Ｃにより覆われているため、シリサイド化反応が起こらず、ポリシリコンからなる抵抗体本体１１０ａとなる。また、このとき、第１のゲート電極１０４ａと第２のゲート電極１０４ｂとの接続部及び抵抗体本体１１０ａとコンタクト形成領域１１０ｂとの接続部には、それぞれ底面上にポリシリコンを残した第１の開口部１２０ａ及び第２の開口部１２０ｃを設けているため、所定の金属組成比と異なる導電性を有する中間相膜１０４ｂ、１１０ｂの形成が抑制される。その結果、共有ゲート電極１０４及び抵抗素子１１０自体の電気的導通が可能となる。その上、各中間相膜１０４ｃ、１１０ｃの量は微量であるため、中間相膜１０４ｃ、１１０ｃの第１のゲート電極１０４ａ、第２のゲート電極１０４ｂ及び抵抗体本体１１０ａへの進入量は少ない。また、第３の実施形態においては、第２の実施形態と異なり、図３１に示したシリサイド化工程において、第１の開口部１２０ａ及び第２の開口部１２０ｃの底面上に残したポリシリコンもシリサイド化されるため、第２の実施形態に係る中間相膜１０４ｃ、１１０ｃと比べてその導電性は高くなる。
【０１１８】
次に、図３３（ａ）〜図３３（ｃ）に示すように、未反応の金属膜１２６を例えば硫酸と過酸化水素水との混合溶液によりエッチングして除去する。その後、図示はしていないが、Ｎ型ＦＥＴ領域Ａ、Ｐ型ＦＥＴ領域Ｂ及び抵抗素子領域Ｃの全面に層間絶縁膜を堆積し、コンタクトホール及び配線を公知の方法により形成する。
【０１１９】
このように、第３の実施形態に係る半導体装置の製造方法によると、Ｎ型ＦＥＴ領域Ａ及びＰ型ＦＥＴ領域Ｂにおける第１のゲート電極１０４ａと第２のゲート電極１０４ｂとの接続部及び抵抗素子領域Ｃにおける抵抗体本体１１０ａとコンタクト形成領域１１０ｂとの接続部に対してそれぞれ一部を残して除去することにより、シリサイド用金属の拡散による中間相膜１０４ｃ、１１０ｃの形成を抑制することができる。
【０１２０】
さらに、ＦＵＳＩ化された共有ゲート電極１０４を有するＮ型ＦＥＴ及びＰ型ＦＥＴ並びにＦＵＳＩ化されたコンタクト形成領域１１０ｂを有する抵抗素子１１０を同時に形成することができる。
【０１２１】
また、第１の実施形態と同様に、図２８に示す工程において、第１の保護絶縁膜１２１Ａ及び第２の保護絶縁膜１２１Ｃを形成した状態で、第１のシリコンゲート電極１２０Ａ及びシリコン抵抗体１２０Ｃにそれぞれ第１の開口部１２０ａ及び第２の開口部１２０ｃを形成したが、図３０に示したＰ型ＦＥＴ領域Ｂにおける第１のシリコンゲート電極１２０Ａの膜厚を減らして第２のシリコンゲート電極１２０Ｂを形成した後に、各開口部１２０ａ、１２０ｃを形成してもよい。
【０１２２】
また、第１の保護絶縁膜１２０Ａ及び第２の保護絶縁膜１２０Ｃは必ずしも必要ではない。例えば、図２８〜図３０の各工程において、各レジスト膜１２３、１２４、１２５を用いることにより、第１のシリコンゲート電極１２０Ａ及びシリコン抵抗体１２０Ｃを、それぞれ保護絶縁膜１２０Ａ、１２０Ｃを設けることなく露出した状態で処理を行なってもよい。
【０１２３】
また、抵抗素子領域Ｃにおいては、図２３に示した工程の後に、シリコン抵抗体１２０Ｃにおける拡散防止膜１３５に挟まれた領域（抵抗体本体１１０ａ）上に堆積された金属膜１２６を除去すれば、第２の保護絶縁膜１２１Ｃ及び第２のレジスト膜１２４を設ける必要はない。
【０１２４】
なお、第１〜第３の各実施形態においては、Ｎ型ＦＥＴ領域Ａ及びＰ型ＦＥＴ領域Ｂにおいて、各活性領域１０３Ａ、１０３Ｂには、それぞれウェル領域、ソースドレイン領域及びしきい値制御注入領域が形成され、及び各ゲート電極１０４ａ、１０４ｂにはサイドウォールスペーサが形成されるが、ここでは省略している。
【０１２５】
また、各実施形態においては、第１のゲート電極１０４ａ及び第２のゲート電極１０４ｂの金属組成をＮｉＳｉとＮｉ3Ｓｉとに設定したが、金属組成比はこれに限られない。さらには、各ゲート電極１０４ａ、１０４ｂに互いに異なる金属シリサイドを用いてもよく、例えば、第１のゲート電極１０４ａにＮｉＳｉを用い、第２のゲート電極１０４ｂにＰｔＳｉを用いることができる。また、抵抗素子１１０におけるコンタクト形成領域１１０ｂの導電性材料をＮｉＳｉとしたが、Ｎｉ3Ｓｉとしてもよい。また、ＮｉＳｉ及びＮｉ3Ｓｉ以外の導電性材料を用いてもよい。
【０１２６】
また、各実施形態においては、ＦＵＳＩ構造と非ＦＵＳＩ構造の接続部を持つ素子の一例として抵抗素子１１０を説明したが、ＦＥＴが非ＦＵＳＩ構造を採り、抵抗素子が低い金属組成比を持つ抵抗体本体と高い金属組成比を持つコンタクト領域との接続部を有するＦＵＳＩ構造であっても、本発明は有効であることは明らかである。
【０１２７】
また、各実施形態においては、各ＦＥＴ領域Ａ、Ｂ及び抵抗素子領域Ｃが１つの半導体基板１０１上に隣接して形成される例を示したが、各ＦＥＴ領域Ａ、Ｂと抵抗素子領域Ｃとは必ずしも隣接して形成される必要はなく、さらには同一の半導体基板１０１に形成される必要もない。
【０１２８】
また、各実施形態においては、素子として、ＦＥＴ及び抵抗素子を例に示したが、一体に設けられ且つ金属組成比が異なる接続部を持つＦＵＳＩ構造、又は一体に設けられＦＵＳＩ構造と非ＦＵＳＩ構造との接続部を持つ他の素子であればよく、例えばＦＵＳＩ化されない共有ゲート電極と、該共有ゲート電極にＦＵＳＩ化されたコンタクト形成領域とを有するＦＥＴや、フューズ素子等にも適用可能である。
【産業上の利用可能性】
【０１２９】
本発明に係る半導体装置及びその製造方法は、互いに異なる金属組成比を持つＦＵＳＩ化構造体における金属拡散を防止又は抑制でき、金属拡散による中間相膜の発生を抑制できるので、回路面積を縮小できると共に電気特性のばらつきを防止することができ、特に、ＦＵＳＩ構造を有する電界効果トランジスタを含む半導体装置及びその製造方法等に有用である。
【図面の簡単な説明】
【０１３０】
【図１】（ａ）及び（ｂ）は本発明の第１の実施形態に係る半導体装置を示し、（ａ）は平面図であり、（ｂ）は（ａ）のＩｂ−Ｉｂ線における断面図である。
【図２】本発明の第１の実施形態の第１変形例に係る半導体装置を示す平面図である。
【図３】本発明の第１の実施形態の第２変形例に係る半導体装置を示す平面図である。
【図４】本発明の第１の実施形態の第３変形例に係る半導体装置を示す平面図である。
【図５】本発明の第１の実施形態の第４変形例に係る半導体装置を示す断面図である。
【図６】本発明の第１の実施形態の第５変形例に係る半導体装置を示す断面図である。
【図７】本発明の第１の実施形態の第６変形例に係る半導体装置を示す断面図である。
【図８】（ａ）〜（ｃ）は本発明の第１の実施形態に係る半導体装置の製造方法を示し、（ａ）は平面図であり、（ｂ）は（ａ）のVIIIｂ−VIIIｂ線における断面図であり、（ｃ）は（ａ）のVIIIｃ−VIIIｃ線における断面図である。
【図９】（ａ）〜（ｄ）は本発明の第１の実施形態に係る半導体装置の製造方法を示し、（ａ）は平面図であり、（ｂ）は（ａ）のIXｂ−IXｂ線における断面図であり、（ｃ）は（ａ）のIXｃ−IXｃ線における断面図であり、（ｄ）は（ｃ）の一変形例を示す断面図である。
【図１０】（ａ）〜（ｄ）は本発明の第１の実施形態に係る半導体装置の製造方法を示し、（ａ）は平面図であり、（ｂ）は（ａ）のＸｂ−Ｘｂ線における断面図であり、（ｃ）は（ａ）のＸｃ−Ｘｃ線における断面図であり、（ｄ）は（ｃ）の一変形例を示す断面図である。
【図１１】（ａ）〜（ｃ）は本発明の第１の実施形態に係る半導体装置の製造方法を示し、（ａ）は平面図であり、（ｂ）は（ａ）のXIｂ−XIｂ線における断面図であり、（ｃ）は（ａ）のXIｃ−XIｃ線における断面図である。
【図１２】（ａ）〜（ｃ）は本発明の第１の実施形態に係る半導体装置の製造方法を示し、（ａ）は平面図であり、（ｂ）は（ａ）のXIIｂ−XIIｂ線における断面図であり、（ｃ）は（ａ）のXIIｃ−XIIｃ線における断面図である。
【図１３】（ａ）〜（ｃ）は本発明の第１の実施形態に係る半導体装置の製造方法を示し、（ａ）は平面図であり、（ｂ）は（ａ）のXIIIｂ−XIIIｂ線における断面図であり、（ｃ）は（ａ）のXIIIｃ−XIIIｃ線における断面図である。
【図１４】（ａ）〜（ｃ）は本発明の第１の実施形態に係る半導体装置の製造方法を示し、（ａ）は平面図であり、（ｂ）は（ａ）のXIVｂ−XIVｂ線における断面図であり、（ｃ）は（ａ）のXIVｃ−XIVｃ線における断面図である。
【図１５】（ａ）〜（ｃ）は本発明の第１の実施形態に係る半導体装置の製造方法を示し、（ａ）は平面図であり、（ｂ）は（ａ）のXVｂ−XVｂ線における断面図であり、（ｃ）は（ａ）のXVｃ−XVｃ線における断面図である。
【図１６】（ａ）及び（ｂ）は本発明の第２の実施形態に係る半導体装置を示し、（ａ）は平面図であり、（ｂ）は（ａ）のXVIｂ−XVIｂ線における断面図である。
【図１７】本発明の第２の実施形態の第１変形例に係る半導体装置を示す平面図である。
【図１８】本発明の第２の実施形態の第２変形例に係る半導体装置を示す断面図である。
【図１９】（ａ）〜（ｄ）は本発明の第２の実施形態に係る半導体装置の製造方法を示し、（ａ）は平面図であり、（ｂ）は（ａ）のXIXｂ−XIXｂ線における断面図であり、（ｃ）は（ａ）のXIXｃ−XIXｃ線における断面図であり、（ｄ）は（ｃ）の一変形例を示す断面図である。
【図２０】（ａ）〜（ｃ）は本発明の第２の実施形態に係る半導体装置の製造方法を示し、（ａ）は平面図であり、（ｂ）は（ａ）のXXｂ−XXｂ線における断面図であり、（ｃ）は（ａ）のXXｃ−XXｃ線における断面図である。
【図２１】（ａ）〜（ｃ）は本発明の第２の実施形態に係る半導体装置の製造方法を示し、（ａ）は平面図であり、（ｂ）は（ａ）のXXIｂ−XXIｂ線における断面図であり、（ｃ）は（ａ）のXXIｃ−XXIｃ線における断面図である。
【図２２】（ａ）〜（ｃ）は本発明の第２の実施形態に係る半導体装置の製造方法を示し、（ａ）は平面図であり、（ｂ）は（ａ）のXXIIｂ−XXIIｂ線における断面図であり、（ｃ）は（ａ）のXXIIｃ−XXIIｃ線における断面図である。
【図２３】（ａ）〜（ｃ）は本発明の第２の実施形態に係る半導体装置の製造方法を示し、（ａ）は平面図であり、（ｂ）は（ａ）のXXIIIｂ−XXIIIｂ線における断面図であり、（ｃ）は（ａ）のXXIIIｃ−XXIIIｃ線における断面図である。
【図２４】（ａ）〜（ｃ）は本発明の第２の実施形態に係る半導体装置の製造方法を示し、（ａ）は平面図であり、（ｂ）は（ａ）のXXIVｂ−XXIVｂ線における断面図であり、（ｃ）は（ａ）のXXIVｃ−XXIVｃ線における断面図である。
【図２５】（ａ）〜（ｃ）は本発明の第２の実施形態に係る半導体装置の製造方法を示し、（ａ）は平面図であり、（ｂ）は（ａ）のXXVｂ−XXVｂ線における断面図であり、（ｃ）は（ａ）のXXVｃ−XXVｃ線における断面図である。
【図２６】（ａ）及び（ｂ）は本発明の第３の実施形態に係る半導体装置を示し、（ａ）は平面図であり、（ｂ）は（ａ）のXXVIｂ−XXVIｂ線における断面図である。
【図２７】本発明の第３の実施形態の一変形例に係る半導体装置を示す平面図である。
【図２８】（ａ）〜（ｄ）は本発明の第３の実施形態に係る半導体装置の製造方法を示し、（ａ）は平面図であり、（ｂ）は（ａ）のXXVIIIｂ−XXVIIIｂ線における断面図であり、（ｃ）は（ａ）のXXVIIIｃ−XXVIIIｃ線における断面図であり、（ｄ）は（ｃ）の一変形例を示す断面図である。
【図２９】（ａ）〜（ｃ）は本発明の第３の実施形態に係る半導体装置の製造方法を示し、（ａ）は平面図であり、（ｂ）は（ａ）のXXIXｂ−XXIXｂ線における断面図であり、（ｃ）は（ａ）のXXIXｃ−XXIXｃ線における断面図である。
【図３０】（ａ）〜（ｃ）は本発明の第３の実施形態に係る半導体装置の製造方法を示し、（ａ）は平面図であり、（ｂ）は（ａ）のXXXｂ−XXXｂ線における断面図であり、（ｃ）は（ａ）のXXXｃ−XXXｃ線における断面図である。
【図３１】（ａ）〜（ｃ）は本発明の第３の実施形態に係る半導体装置の製造方法を示し、（ａ）は平面図であり、（ｂ）は（ａ）のXXXIｂ−XXXIｂ線における断面図であり、（ｃ）は（ａ）のXXXIｃ−XXXIｃ線における断面図である。
【図３２】（ａ）〜（ｃ）は本発明の第３の実施形態に係る半導体装置の製造方法を示し、（ａ）は平面図であり、（ｂ）は（ａ）のXXXIIｂ−XXXIIｂ線における断面図であり、（ｃ）は（ａ）のXXXIIｃ−XXXIIｃ線における断面図である。
【図３３】（ａ）〜（ｃ）は本発明の第３の実施形態に係る半導体装置の製造方法を示し、（ａ）は平面図であり、（ｂ）は（ａ）のXXXIIIｂ−XXXIIIｂ線における断面図であり、（ｃ）は（ａ）のXXXIIIｃ−XXXIIIｃ線における断面図である。
【図３４】（ａ）〜（ｄ）は従来のＦＵＳＩ構造を有するＦＥＴの製造工程を示す工程順の断面図である。
【図３５】従来のＦＵＳＩ化された共有ゲート電極を持つＦＥＴを示す平面図である。
【図３６】従来のＦＵＳＩ化された共有ゲート電極を持つＦＥＴにおける課題を示す断面図である。
【符号の説明】
【０１３１】
Ａ Ｎ型領域
Ｂ Ｐ型領域
Ｃ 抵抗素子領域
１０１ 半導体基板
１０２ 素子分離領域
１０３Ａ Ｎ型活性領域
１０３Ｂ Ｐ型活性領域
１０４ 共有ゲート電極
１０４ａ 第１のゲート電極
１０４ｂ 第２のゲート電極
１０４ｃ 中間相膜
１０５ 拡散防止膜
１０６ ゲート絶縁膜
１１０ 抵抗素子
１１０ａ 抵抗体本体
１１０ｂ コンタクト形成領域
１１０ｃ 中間相膜
１２０Ａ 第１のシリコンゲート電極
１２０ａ 第１の開口部
１２０Ｂ 第２のシリコンゲート電極
１２０Ｃ シリコン抵抗体
１２０ｃ 第２の開口部
１２１Ａ 第１の保護絶縁膜
１２１Ｃ 第２の保護絶縁膜
１２２ 第３の保護絶縁膜
１２３ 第１のレジスト膜
１２３ａ 第１の開口パターン
１２３ｃ 第２の開口パターン
１２４ 第２のレジスト膜
１２５ 第３のレジスト膜
１２５ａ 開口パターン
１２６ 金属膜
１３５ 拡散防止膜
【特許請求の範囲】
【請求項１】
第１のゲート電極を有する第１の電界効果トランジスタと第２のゲート電極を有する第２の電界効果トランジスタとを備えた半導体装置であって、
前記第１のゲート電極及び第２のゲート電極は、接続部により一体に形成され且つ金属により互いの金属組成比が異なるようにフルシリサイド化されており、
前記接続部の少なくとも一部には、前記第１のゲート電極及び第２のゲート電極同士の前記金属の拡散を防止する拡散防止膜が形成されていることを特徴とする半導体装置。
【請求項２】
前記拡散防止膜は、前記接続部の界面の全体を覆う第１の導電体からなることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記拡散防止膜は、前記接続部の界面の一部を覆う第１の導電体からなることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記接続部の下部には第２の導電体膜が設けられ、前記拡散防止膜は前記第２の導電体膜の上に設けられていることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記拡散防止膜の上に第３の導電体膜が形成されていることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記接続部の上部には第２の導電体膜が設けられ、前記拡散防止膜は前記第２の導電体膜の下に設けられていることを特徴とする請求項３に記載の半導体装置。
【請求項７】
前記第１の導電体は、シリサイド化されない他の金属又は金属化合物であることを特徴とする請求項２〜６のいずれか１項に記載の半導体装置。
【請求項８】
前記拡散防止膜は、前記接続部の界面の一部を覆う絶縁体からなることを特徴とする請求項１に記載の半導体装置。
【請求項９】
前記接続部の下部には第２の導電体膜が設けられ、前記拡散防止膜は前記第２の導電体膜の上に設けられていることを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記拡散防止膜の上に第３の導電体膜が形成されていることを特徴とする請求項８に記載の半導体装置。
【請求項１１】
前記第２の導電体膜は、前記第１のゲート電極及び第２のゲート電極における金属組成比の中間の金属組成比を有するシリサイドからなることを特徴とする請求項４、６及び９のいずれか１項に記載の半導体装置。
【請求項１２】
前記第３の導電体膜は、前記第１のゲート電極及び第２のゲート電極をシリサイド化する金属を含むことを特徴とする請求項５又は１０に記載の半導体装置。
【請求項１３】
前記接続部の一側部には第２の導電体膜が設けられ、前記拡散防止膜は前記接続部の残部に設けられていることを特徴とする請求項３又は８に記載の半導体装置。
【請求項１４】
前記拡散防止膜における前記第１のゲート電極及び第２のゲート電極との界面の面積は、前記接続部における前記第１のゲート電極及び第２のゲート電極との界面の面積よりも大きいことを特徴とする請求項３、８及び１３のいずれか１項に記載の半導体装置。
【請求項１５】
前記第１の電界効果トランジスタ及び第２の電界効果トランジスタのうち、一方の導電型はＮ型であり、他方の導電型はＰ型であることを特徴とする請求項１〜１４のいずれか１項に記載の半導体装置。
【請求項１６】
前記第１のゲート電極及び第２のゲート電極のうち前記金属組成比が高いゲート電極を有する電界効果トランジスタの導電型はＰ型であり、前記金属組成比が低いゲート電極を有する電界効果トランジスタの導電型はＮ型であることを特徴とする請求項１５に記載の半導体装置。
【請求項１７】
シリコンを含む抵抗体本体と、該抵抗体本体の一部が前記金属によりフルシリサイド化されてなるコンタクト形成領域とを有する抵抗素子をさらに備え、
前記抵抗体本体と前記コンタクト形成領域との接続部には、前記コンタクト形成領域から前記抵抗体本体への前記金属の拡散を防止する前記拡散防止膜が形成されていることを特徴とする請求項１〜１４のいずれか１項に記載の半導体装置。
【請求項１８】
第１のゲート電極を有する第１の電界効果トランジスタ及び第２のゲート電極を有する第２の電界効果トランジスタを含む半導体装置の製造方法であって、
半導体領域の上に、シリコンからなり、第１のゲート電極形成領域及び第２のゲート電極形成領域を有するシリコンゲート電極を形成する工程（ａ）と、
前記シリコンゲート電極における前記第１のゲート電極形成領域と前記第２のゲート電極形成領域との接続部に、前記第１のゲート電極形成領域と前記第２のゲート電極形成領域との界面の少なくとも一部を露出する第１の溝部を形成する工程（ｂ）と、
前記第１の溝部に、前記シリコンゲート電極をシリサイド化する金属の拡散を防止する拡散防止膜を形成する工程（ｃ）と、
前記拡散防止膜が形成された前記シリコンゲート電極の上に金属膜を形成する工程（ｄ）と、
前記金属膜に対して熱処理を行なって、前記第１のゲート電極形成領域及び第２のゲート電極形成領域を互いの金属組成比が異なるようにフルシリサイド化することにより、前記第１のゲート電極及び第２のゲート電極を形成する工程（ｅ）とを備えていることを特徴とする半導体装置の製造方法。
【請求項１９】
前記拡散防止膜は、前記金属膜によりシリサイド化されない他の金属又は金属化合物であることを特徴とする請求項１８に記載の半導体装置の製造方法。
【請求項２０】
前記工程（ａ）と前記工程（ｄ）との間に、
前記シリコンゲート電極における前記第１のゲート電極形成領域及び第２のゲート電極形成領域のいずれか一方に対してその上部をエッチングにより除去する工程（ｆ）をさらに備えていることを特徴とする請求項１８又は１９に記載の半導体装置の製造方法。
【請求項２１】
前記工程（ｄ）は、前記シリコンゲート電極における前記第１のゲート電極形成領域上及び第２のゲート電極形成領域上において、前記金属膜の膜厚を互いに異ならせる工程を含むことを特徴とする請求項１８又は１９に記載の半導体装置の製造方法。
【請求項２２】
第１のゲート電極を有する第１の電界効果トランジスタ及び第２のゲート電極を有する第２の電界効果トランジスタを含む半導体装置の製造方法であって、
半導体領域の上に、シリコンからなり、第１のゲート電極形成領域及び第２のゲート電極形成領域を有するシリコンゲート電極を形成する工程（ａ）と、
前記シリコンゲート電極における前記第１のゲート電極形成領域と前記第２のゲート電極形成領域との接続部に、前記第１のゲート電極形成領域と前記第２のゲート電極形成領域との界面の下部を残して第１の溝部を形成する工程（ｂ）と、
前記第１の溝部が形成された前記シリコンゲート電極の上に金属膜を形成する工程（ｃ）と、
前記金属膜に対して熱処理を行なって、前記第１のゲート電極形成領域及び第２のゲート電極形成領域を互いの金属組成比が異なるようにフルシリサイド化することにより、前記第１のゲート電極及び第２のゲート電極を形成する工程（ｄ）とを備えていることを特徴とする半導体装置の製造方法。
【請求項２３】
前記工程（ｂ）と前記工程（ｃ）との間に、
前記第１の溝部に、前記シリコンゲート電極をシリサイド化する金属の拡散を防止する拡散防止膜を形成する工程（ｅ）をさらに備えていることを特徴とする請求項２２に記載の半導体装置の製造方法。
【請求項２４】
前記拡散防止膜は、絶縁膜又は前記金属膜によりシリサイド化されない他の金属又は金属化合物であることを特徴とする請求項２２に記載の半導体装置の製造方法。
【請求項２５】
前記工程（ａ）と前記工程（ｃ）との間に、
前記シリコンゲート電極における前記第１のゲート電極形成領域及び第２のゲート電極形成領域のいずれか一方に対してその上部をエッチングにより除去する工程（ｆ）をさらに備えていることを特徴とする請求項２２〜２４のいずれか１項に記載の半導体装置の製造方法。
【請求項２６】
前記工程（ｃ）は、前記シリコンゲート電極における前記第１のゲート電極形成領域上及び第２のゲート電極形成領域上において、前記金属膜の膜厚を互いに異ならせる工程を含むことを特徴とする請求項２２〜２４のいずれか１項に記載の半導体装置の製造方法。
【請求項２７】
前記工程（ｂ）において、前記第１のゲート電極形成領域及び第２のゲート電極形成領域における前記第１の溝部の壁面から露出する面積は、前記第１のゲート電極形成領域及び第２のゲート電極形成領域同士の接続部における界面の面積よりも大きいことを特徴とする請求項１８又は２２に記載の半導体装置の製造方法。
【請求項２８】
前記工程（ａ）よりも前に、前記半導体領域の上部に素子分離領域を選択的に形成する工程（ｇ）をさらに備え、
前記工程（ａ）は、前記素子分離領域上に前記シリコンからなり、抵抗体本体と該抵抗体本体と接続されたコンタクト形成領域とを有するシリコン抵抗体を形成する工程を含み、
前記工程（ｂ）は、前記シリコン抵抗体における前記抵抗体本体と前記コンタクト形成領域との接続部に、前記抵抗体本体と前記コンタクト形成領域との界面の少なくとも一部を露出する第２の溝部を形成する工程を含み、
前記工程（ｃ）は、前記第２の溝部に前記拡散防止膜を形成する工程を含み、
前記工程（ｄ）は、前記拡散防止膜が形成された前記シリコン抵抗体における前記コンタクト形成領域の上に前記金属膜を選択的に形成する工程を含み、
前記工程（ｅ）は、前記熱処理により、前記金属膜により前記コンタクト形成領域をフルシリサイド化する工程を含むことを特徴とする請求項１８又は１９に記載の半導体装置の製造方法。
【請求項２９】
前記工程（ａ）よりも前に、前記半導体領域の上部に素子分離領域を選択的に形成する工程（ｇ）をさらに備え、
前記工程（ａ）は、前記素子分離領域上に前記シリコンからなり、抵抗体本体と該抵抗体本体と接続されたコンタクト形成領域とを有するシリコン抵抗体を形成する工程を含み、
前記工程（ｂ）は、前記シリコン抵抗体における前記抵抗体本体と前記コンタクト形成領域との接続部に、前記抵抗体本体と前記コンタクト形成領域との界面の一部を露出する第２の溝部を形成する工程を含み、
前記工程（ｃ）は、前記第２の溝部が形成された前記シリコン抵抗体における前記コンタクト形成領域の上に前記金属膜を選択的に形成する工程を含み、
前記工程（ｄ）は、前記熱処理により、前記金属膜により前記コンタクト形成領域をフルシリサイド化する工程を含むことを特徴とする請求項２２又は２３に記載の半導体装置の製造方法。
【請求項３０】
前記工程（ｅ）は、前記第２の溝部に前記拡散防止膜を形成する工程を含むことを特徴とする請求項２３に記載の半導体装置の製造方法。
【請求項１】
第１のゲート電極を有する第１の電界効果トランジスタと第２のゲート電極を有する第２の電界効果トランジスタとを備えた半導体装置であって、
前記第１のゲート電極及び第２のゲート電極は、接続部により一体に形成され且つ金属により互いの金属組成比が異なるようにフルシリサイド化されており、
前記接続部の少なくとも一部には、前記第１のゲート電極及び第２のゲート電極同士の前記金属の拡散を防止する拡散防止膜が形成されていることを特徴とする半導体装置。
【請求項２】
前記拡散防止膜は、前記接続部の界面の全体を覆う第１の導電体からなることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記拡散防止膜は、前記接続部の界面の一部を覆う第１の導電体からなることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記接続部の下部には第２の導電体膜が設けられ、前記拡散防止膜は前記第２の導電体膜の上に設けられていることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記拡散防止膜の上に第３の導電体膜が形成されていることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記接続部の上部には第２の導電体膜が設けられ、前記拡散防止膜は前記第２の導電体膜の下に設けられていることを特徴とする請求項３に記載の半導体装置。
【請求項７】
前記第１の導電体は、シリサイド化されない他の金属又は金属化合物であることを特徴とする請求項２〜６のいずれか１項に記載の半導体装置。
【請求項８】
前記拡散防止膜は、前記接続部の界面の一部を覆う絶縁体からなることを特徴とする請求項１に記載の半導体装置。
【請求項９】
前記接続部の下部には第２の導電体膜が設けられ、前記拡散防止膜は前記第２の導電体膜の上に設けられていることを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記拡散防止膜の上に第３の導電体膜が形成されていることを特徴とする請求項８に記載の半導体装置。
【請求項１１】
前記第２の導電体膜は、前記第１のゲート電極及び第２のゲート電極における金属組成比の中間の金属組成比を有するシリサイドからなることを特徴とする請求項４、６及び９のいずれか１項に記載の半導体装置。
【請求項１２】
前記第３の導電体膜は、前記第１のゲート電極及び第２のゲート電極をシリサイド化する金属を含むことを特徴とする請求項５又は１０に記載の半導体装置。
【請求項１３】
前記接続部の一側部には第２の導電体膜が設けられ、前記拡散防止膜は前記接続部の残部に設けられていることを特徴とする請求項３又は８に記載の半導体装置。
【請求項１４】
前記拡散防止膜における前記第１のゲート電極及び第２のゲート電極との界面の面積は、前記接続部における前記第１のゲート電極及び第２のゲート電極との界面の面積よりも大きいことを特徴とする請求項３、８及び１３のいずれか１項に記載の半導体装置。
【請求項１５】
前記第１の電界効果トランジスタ及び第２の電界効果トランジスタのうち、一方の導電型はＮ型であり、他方の導電型はＰ型であることを特徴とする請求項１〜１４のいずれか１項に記載の半導体装置。
【請求項１６】
前記第１のゲート電極及び第２のゲート電極のうち前記金属組成比が高いゲート電極を有する電界効果トランジスタの導電型はＰ型であり、前記金属組成比が低いゲート電極を有する電界効果トランジスタの導電型はＮ型であることを特徴とする請求項１５に記載の半導体装置。
【請求項１７】
シリコンを含む抵抗体本体と、該抵抗体本体の一部が前記金属によりフルシリサイド化されてなるコンタクト形成領域とを有する抵抗素子をさらに備え、
前記抵抗体本体と前記コンタクト形成領域との接続部には、前記コンタクト形成領域から前記抵抗体本体への前記金属の拡散を防止する前記拡散防止膜が形成されていることを特徴とする請求項１〜１４のいずれか１項に記載の半導体装置。
【請求項１８】
第１のゲート電極を有する第１の電界効果トランジスタ及び第２のゲート電極を有する第２の電界効果トランジスタを含む半導体装置の製造方法であって、
半導体領域の上に、シリコンからなり、第１のゲート電極形成領域及び第２のゲート電極形成領域を有するシリコンゲート電極を形成する工程（ａ）と、
前記シリコンゲート電極における前記第１のゲート電極形成領域と前記第２のゲート電極形成領域との接続部に、前記第１のゲート電極形成領域と前記第２のゲート電極形成領域との界面の少なくとも一部を露出する第１の溝部を形成する工程（ｂ）と、
前記第１の溝部に、前記シリコンゲート電極をシリサイド化する金属の拡散を防止する拡散防止膜を形成する工程（ｃ）と、
前記拡散防止膜が形成された前記シリコンゲート電極の上に金属膜を形成する工程（ｄ）と、
前記金属膜に対して熱処理を行なって、前記第１のゲート電極形成領域及び第２のゲート電極形成領域を互いの金属組成比が異なるようにフルシリサイド化することにより、前記第１のゲート電極及び第２のゲート電極を形成する工程（ｅ）とを備えていることを特徴とする半導体装置の製造方法。
【請求項１９】
前記拡散防止膜は、前記金属膜によりシリサイド化されない他の金属又は金属化合物であることを特徴とする請求項１８に記載の半導体装置の製造方法。
【請求項２０】
前記工程（ａ）と前記工程（ｄ）との間に、
前記シリコンゲート電極における前記第１のゲート電極形成領域及び第２のゲート電極形成領域のいずれか一方に対してその上部をエッチングにより除去する工程（ｆ）をさらに備えていることを特徴とする請求項１８又は１９に記載の半導体装置の製造方法。
【請求項２１】
前記工程（ｄ）は、前記シリコンゲート電極における前記第１のゲート電極形成領域上及び第２のゲート電極形成領域上において、前記金属膜の膜厚を互いに異ならせる工程を含むことを特徴とする請求項１８又は１９に記載の半導体装置の製造方法。
【請求項２２】
第１のゲート電極を有する第１の電界効果トランジスタ及び第２のゲート電極を有する第２の電界効果トランジスタを含む半導体装置の製造方法であって、
半導体領域の上に、シリコンからなり、第１のゲート電極形成領域及び第２のゲート電極形成領域を有するシリコンゲート電極を形成する工程（ａ）と、
前記シリコンゲート電極における前記第１のゲート電極形成領域と前記第２のゲート電極形成領域との接続部に、前記第１のゲート電極形成領域と前記第２のゲート電極形成領域との界面の下部を残して第１の溝部を形成する工程（ｂ）と、
前記第１の溝部が形成された前記シリコンゲート電極の上に金属膜を形成する工程（ｃ）と、
前記金属膜に対して熱処理を行なって、前記第１のゲート電極形成領域及び第２のゲート電極形成領域を互いの金属組成比が異なるようにフルシリサイド化することにより、前記第１のゲート電極及び第２のゲート電極を形成する工程（ｄ）とを備えていることを特徴とする半導体装置の製造方法。
【請求項２３】
前記工程（ｂ）と前記工程（ｃ）との間に、
前記第１の溝部に、前記シリコンゲート電極をシリサイド化する金属の拡散を防止する拡散防止膜を形成する工程（ｅ）をさらに備えていることを特徴とする請求項２２に記載の半導体装置の製造方法。
【請求項２４】
前記拡散防止膜は、絶縁膜又は前記金属膜によりシリサイド化されない他の金属又は金属化合物であることを特徴とする請求項２２に記載の半導体装置の製造方法。
【請求項２５】
前記工程（ａ）と前記工程（ｃ）との間に、
前記シリコンゲート電極における前記第１のゲート電極形成領域及び第２のゲート電極形成領域のいずれか一方に対してその上部をエッチングにより除去する工程（ｆ）をさらに備えていることを特徴とする請求項２２〜２４のいずれか１項に記載の半導体装置の製造方法。
【請求項２６】
前記工程（ｃ）は、前記シリコンゲート電極における前記第１のゲート電極形成領域上及び第２のゲート電極形成領域上において、前記金属膜の膜厚を互いに異ならせる工程を含むことを特徴とする請求項２２〜２４のいずれか１項に記載の半導体装置の製造方法。
【請求項２７】
前記工程（ｂ）において、前記第１のゲート電極形成領域及び第２のゲート電極形成領域における前記第１の溝部の壁面から露出する面積は、前記第１のゲート電極形成領域及び第２のゲート電極形成領域同士の接続部における界面の面積よりも大きいことを特徴とする請求項１８又は２２に記載の半導体装置の製造方法。
【請求項２８】
前記工程（ａ）よりも前に、前記半導体領域の上部に素子分離領域を選択的に形成する工程（ｇ）をさらに備え、
前記工程（ａ）は、前記素子分離領域上に前記シリコンからなり、抵抗体本体と該抵抗体本体と接続されたコンタクト形成領域とを有するシリコン抵抗体を形成する工程を含み、
前記工程（ｂ）は、前記シリコン抵抗体における前記抵抗体本体と前記コンタクト形成領域との接続部に、前記抵抗体本体と前記コンタクト形成領域との界面の少なくとも一部を露出する第２の溝部を形成する工程を含み、
前記工程（ｃ）は、前記第２の溝部に前記拡散防止膜を形成する工程を含み、
前記工程（ｄ）は、前記拡散防止膜が形成された前記シリコン抵抗体における前記コンタクト形成領域の上に前記金属膜を選択的に形成する工程を含み、
前記工程（ｅ）は、前記熱処理により、前記金属膜により前記コンタクト形成領域をフルシリサイド化する工程を含むことを特徴とする請求項１８又は１９に記載の半導体装置の製造方法。
【請求項２９】
前記工程（ａ）よりも前に、前記半導体領域の上部に素子分離領域を選択的に形成する工程（ｇ）をさらに備え、
前記工程（ａ）は、前記素子分離領域上に前記シリコンからなり、抵抗体本体と該抵抗体本体と接続されたコンタクト形成領域とを有するシリコン抵抗体を形成する工程を含み、
前記工程（ｂ）は、前記シリコン抵抗体における前記抵抗体本体と前記コンタクト形成領域との接続部に、前記抵抗体本体と前記コンタクト形成領域との界面の一部を露出する第２の溝部を形成する工程を含み、
前記工程（ｃ）は、前記第２の溝部が形成された前記シリコン抵抗体における前記コンタクト形成領域の上に前記金属膜を選択的に形成する工程を含み、
前記工程（ｄ）は、前記熱処理により、前記金属膜により前記コンタクト形成領域をフルシリサイド化する工程を含むことを特徴とする請求項２２又は２３に記載の半導体装置の製造方法。
【請求項３０】
前記工程（ｅ）は、前記第２の溝部に前記拡散防止膜を形成する工程を含むことを特徴とする請求項２３に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図２】
【図３】
【図４】
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【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【公開番号】特開２００７−１２３４３１（Ｐ２００７−１２３４３１Ａ）
【公開日】平成１９年５月１７日（２００７．５．１７）
【国際特許分類】
【出願番号】特願２００５−３１１５５２（Ｐ２００５−３１１５５２）
【出願日】平成１７年１０月２６日（２００５．１０．２６）
【出願人】（０００００５８２１）松下電器産業株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成１９年５月１７日（２００７．５．１７）
【国際特許分類】
【出願日】平成１７年１０月２６日（２００５．１０．２６）
【出願人】（０００００５８２１）松下電器産業株式会社 (73,050)
【Ｆターム（参考）】
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