【課題】マスク改変の回数を最低限に抑えた集積回路の抵抗体の抵抗値を調整する構造および方法を提供すること。
【解決手段】抵抗体は、抵抗材からなる領域を含み、複数の導電コンタクトまたはプラグがこの領域に電気的に接触しこの領域から延びている。プラグの上部を覆い、複数のプラグのうち１つまたは複数のプラグに導電的に接触する第１および第２の相互接続線が形成され、その結果、第１と第２の相互接続線の間の抵抗材の一部分によって所望の抵抗値が提供される。本発明の方法によれば、複数の導電コンタクトは、第１のフォトリソグラフィック・マスクを使用して形成され、第１および第２の相互接続線は、第２のフォトリソグラフィック・マスクを使用して形成される。第１と第２の相互接続線の間の抵抗材領域の１つまたは複数の寸法が変わるように、第１または第２のマスクを改変することによって所望する抵抗値に変更される。 （もっと読む）

【課題】 内部で自己補正的にトリミング抵抗の値を調整(トリミング)することを可能とした半導体装置を提供する。
【解決手段】 この半導体装置は、半導体集積回路内に形成されると共に所定の基準電圧Ｖ１を出力する定電圧源１と、半導体層１１からなるトリミング抵抗Ｒｔの抵抗値に応じたモニタ電圧Ｖ２を発生するモニタ用抵抗６と、基準電圧Ｖ１と、モニタ電圧Ｖ２とを比較して、トリミング抵抗Ｒｔの抵抗値が基準値からずれているズレ量を検出して、検出信号を出力するオペアンプ３を備える。バイアス電圧調整回路５はオペアンプ３が出力する検出信号に応じて、半導体層１１との間でＰＮ接合を形成する半導体の島１２にバイアス電圧Ｖ３を印加して、トリミング抵抗Ｒｔの抵抗値を補正する。 （もっと読む）

【課題】 飽和電圧特性の向上を可能とする半導体抵抗素子及びその製造方法を提供する。
【解決手段】 チャネル層１０４と、チャネル層１０４上に形成され、アンドープのＩｎＧａＰから構成されるショットキー層１０７と、ショットキー層１０７上に形成されたコンタクト層１０８とを有するＧａＡｓ ＦＥＴ１００と同一基板上に形成され、ＧａＡｓ ＦＥＴ１００と分離されたコンタクト層１０８の一部により構成されるコンタクト層１１５と、ＧａＡｓ ＦＥＴ１００と分離されたショットキー層１０７及びチャネル層１０４の一部を有する活性領域１１９と、コンタクト層１１５上に形成された２つのオーミック電極１２２とを備え、２つのオーミック電極１２２間において、ＧａＡｓ ＦＥＴ１００と分離されたショットキー層１０７が露出する。 （もっと読む）

【課題】 ＭＭＩＣを低コスト化することが可能な半導体抵抗素子及びその製造方法を提供する。
【解決手段】 チャネル層１０４と、チャネル層１０４上に形成されたショットキー層１０７と、ショットキー層１０７上に形成されたゲート電極１２１とを有するＦＥＴ１１０と同一基板１０１上に形成され、素子分離領域１２３によりＦＥＴ１１０と分離されたショットキー層１０７及びチャネル層１０４の一部を有する活性領域１１５と、活性領域１１５上に形成されたコンタクト層１１６及びゲート金属１２４と、コンタクト層１１６上に形成された２つのオーミック電極１２２とを備え、ゲート金属１２４は、ゲート電極１２１と同一の材料から構成され、２つのオーミック電極１２２間の露出するＡｌＧａＡｓ層１１４を被覆する。 （もっと読む）

【課題】高価な装置を使うことなく、また、高コストや、製造効率の低下を招かずに、同一ウェハでばらつきの少ない抵抗値を有する薄膜抵抗素子の製造方法を提供する。
【課題の解決手段】ウェハ面の抵抗素子形成膜上に設けたレジスト膜に対してステップ＆リピート方式で露光し、レジスト膜に形成したマスクを使用して薄膜抵抗素子を形成する方法において、ウェハの中心部に対応するレジスト膜に対するショット毎の露光量を、その周縁部に対応するレジスト膜に対するショット毎の露光量よりも多くして、同一幅のマスクで形成される薄膜抵抗素子の線幅をウェハの中心部では周縁部よりも細く形成し、ウェハの直径方向における抵抗値のばらつきを少なくする。 （もっと読む）

【課題】 要求される特性に応じてポリシリコン抵抗の結晶粒径を制御することの可能な半導体装置及びその製造方法を提供する。
【解決手段】 夫々半導体基板上の所定領域に形成され、所定の結晶粒径分布のピークを有する第１のポリシリコン抵抗３’と、前記第１のポリシリコン抵抗の結晶粒径分布のピークより大粒径側にピークを有する第２のポリシリコン抵抗３を具備する。 （もっと読む）

【課題】抵抗素子を有する半導体装置において、外部から静電気等の高電圧が印加した時の対策として、半導体装置がサージ破壊を起こさぬようサージ耐量の向上を図るため、狭い間隙部を形成する突起部を設けているが、この構成を備えるために抵抗素子部分の占有面積が増えてしまい、半導体装置自体の大きさが大きくなってしまうという問題がある。
【解決手段】つづら折り状の抵抗素子パターンコーナのエッジとエッジの間にツェナーダイオードを形成する構成を備えることにより、半導体装置の占有面積を増大させることなく、静電気等の高電圧印加時に対するサージ耐量を向上させることができる。 （もっと読む）

【課題】絶縁膜の膜厚にロットばらつきがあっても、トリミング残りやレーザ照射によるダメージ発生を防止することのできる半導体装置およびその製造方法を提供する。
【解決手段】半導体基板１上において、ストライプ状のパターンを有するＬＯＣＯＳ領域１１と、絶縁膜２〜４を介して、ＬＯＣＯＳ領域１１上に配置された薄膜抵抗２１とを有する半導体装置１００であって、前記ストライプ状のパターンが、それぞれのストライプのライン方向が同じで、ライン幅もしくはライン間隔の少なくともいずれか一方が異なる複数のパターン部分Ｐａ〜Ｐｃからなり、薄膜抵抗２１が、複数のパターン部分Ｐａ〜Ｐｃに渡って、ストライプのライン方向と交わるように配置され、ストライプのライン方向に沿って、レーザ照射によりトリミングＴ４，Ｔ５されてなる半導体装置とする。 （もっと読む）

本発明による周波数に独立な分圧器によると、抵抗器（２０）の分布寄生キャパシタンスを補償するための分布補償キャパシタンス構造（１０）は抵抗器（２０）と基板（５０）との間に配置される。このため、補償構造（１０）は抵抗器（２０）を基板（５０）から部分的に遮蔽し、従って寄生キャパシタンスを遮蔽する。これにより補償が改善される。
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【課題】半導体基板上でトランジスタ等と混載される高抵抗の抵抗素子を、製造工数を増やすことなく、しかもより制御性よく形成することができる半導体装置およびその製造方法を提供する。
【解決手段】半導体基板１上に、素子分離膜３を介してトランジスタＴＲ１が形成されるトランジスタ形成領域と抵抗素子Ｒ１が形成される抵抗素子形成領域とが区画形成されており、抵抗素子形成領域には、抵抗素子Ｒ１として半導体基板１中の低濃度拡散層１４ｃを利用した拡散抵抗が形成される。抵抗素子形成領域には、トランジスタＴＲ１のゲート電極を形成するゲート電極材料（ポリシリコン）からなって抵抗素子Ｒ１としての通電方向と直交する複数の線状パターン１１ａが等間隔に配列されており、それら複数の線状パターン１１ａの下方の各隣接する領域に形成された拡散抵抗が半導体基板１中で電気的に接続される。 （もっと読む）

【課題】 抵抗値変動が少なく安定的で出力電圧精度が高く、所要面積が小さい多結晶シリコン抵抗体からなる抵抗回路を提供する。
【解決手段】 多結晶シリコン抵抗体上を、抵抗回路の一方の端子に接続した１つの金属配線で覆い、それによって生じる金属配線と抵抗体との電位差に起因する抵抗値変化を、抵抗回路を形成するそれぞれの抵抗体の低濃度不純物領域及び高濃度不純物領域の長さを漸次変化させることで相殺し安定化させる。 （もっと読む）

集積回路構成部分を形成する方法が提供されている。第１のタイプの集積回路（ＩＣ）構成部分に対応したマスク特徴幾何学形状を有する第１のマスク特徴を含むフォトマスクが提供される。半導体ウェーハ上に第１のＩＣ構成部分を形成するために半導体ウェーハに第１のマスク特徴幾何学形状を転写するための第１のリソグラフィ・プロセスが行われる。半導体ウェーハ上の第１のＩＣ構成部分の少なくとも１つの電気特性が測定される。第１のＩＣ構成部分の少なくとも１つの電気特性を測定した結果に少なくとも基づき、第１のマスク特徴幾何学形状が物理的に修正される。
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【課題】 一度に複数の条件の回路素子のＣＡＤデータを生成し、それにより回路設計の効率を上げることができる回路設計ＣＡＤシステムを提供すること。
【解決手段】 １又は複数種類の回路素子のＣＡＤデータを利用して回路設計を行う回路設計ＣＡＤシステムにおいて、所定種類の回路素子の回路定数又は素子寸法の範囲を設定入力する設定入力手段と、前記設定入力手段により設定入力される範囲の回路定数又は素子寸法を有する前記所定種類の回路素子のＣＡＤデータを生成するＣＡＤデータ生成手段と、を含むことを特徴とする。 （もっと読む）

【課題】 抵抗及びトランジスタを有する半導体集積回路の製造において、トランジスタの特性に影響を与えることなく、特定の抵抗の特性のみを単独に制御する。
【解決手段】 この製造方法は、半導体基板内にウエルを形成するステップと、半導体基板に素子分離膜を形成するステップと、半導体基板上にゲート絶縁膜とポリシリコンとをパターン形成するステップと、第１及び第２のフォトマスクを用いて、半導体基板の所定の領域に不純物を注入することによりトランジスタのソース・ドレインとなる不純物拡散領域を形成するステップと、第３のフォトマスクを用いて、半導体基板上に形成された所定のポリシリコンパターン内に不純物を注入することにより、トランジスタの特性を変えることなく所望の特性を有する抵抗を形成するステップと、半導体基板上に層間絶縁膜を形成するステップと、層間絶縁膜上に配線をパターン形成するステップとを具備する。 （もっと読む）

【課題】
占有面積を大きくせずに、抵抗値のばらつきや比精度、経時特性の向上した多結晶シリコン薄膜抵抗素子の提供を目的とする。
【解決手段】
多結晶シリコン薄膜抵抗素子の高抵抗領域の少なくとも長辺方向全域の上面、側面、下面を半導体基板とメタルとで包囲する。 （もっと読む）

【課題】制御信号に応じた制御電圧が印加され、制御電圧に応じて容量が変化する可変容量素子と、可変容量素子の容量に応じた発振周波数で発振を行う発振手段とを有する電圧制御発振回路及びそれを搭載した半導体装置に関し、簡単な構成で、制御信号に対して発振周波数をリニアに応答させることができる電圧制御発振回路及びそれを搭載した半導体装置を提供することを目的とする。
【解決手段】本発明は、制御信号（Ｖcnt）に応じた制御電圧（Ｖｃ）が印加され、制御電圧（Ｖｃ）に応じて容量が変化する可変容量素子（Ｄ１、Ｄ２）と、可変容量素子（Ｄ１、Ｄ２）の容量に応じた発振周波数で発振を行う発振手段（１２、２３、２４）とを有する電圧制御発振回路において、制御信号（Ｖcnt）に対して任意の特性で発振周波数が変化するように、制御電圧（Ｖｃ）を非線形増幅する非線形増幅手段（２２、Ｒ１、Ｒ12）を有することを特徴とする。 （もっと読む）

【課題】熱安定性が高く、かつ高いシート抵抗をもつＣｒＳｉ薄膜抵抗体を形成する。
【解決手段】下地絶縁膜１９上にＣｒとＳｉを主成分とするＣｒＳｉ薄膜抵抗体２３を備えた半導体装置の製造方法において、Ｃｒ含有量が重量％で１０〜３０ｗｔ％のＣｒＳｉターゲットを用い、ＡｒとＮ₂を含んだ雰囲気中で、かつＮ₂の分圧が０.１〜２０％の条件でスパッタリングを行なって下地絶縁膜１９上にＣｒＳｉ薄膜抵抗体２３用のＣｒＳｉ薄膜３７を形成する。 （もっと読む）

【課題】 十分な精度の抵抗値が得られる抵抗素子およびそれを用いた半導体集積装置を提供する。
【解決手段】 半導体基板１１と、半導体基板１１の主面に絶縁膜１２を介して形成された導電体１３と、導電体１３上に絶縁膜１４を介して形成されたポリシリコン抵抗体１５と、ポリシリコン抵抗体１５上に絶縁膜１６を介して形成された導電体１７と、導電体１３、１７に電圧を印加する手段とを有する。
ポリシリコン抵抗体１５に電界を印加してストレスを生じさせ、ピエゾ抵抗効果により抵抗値が高い方向または低い方向にシフトさせる。 （もっと読む）

半導体基板を覆うように形成された抵抗構造（１０２）は、シリサイドブロック層（１２０）でマスクされ、シリサイド化されない抵抗構造部分とシリサイド化される抵抗構造の部分を限定する。シリサイドブロック層（１２０）は異なるプロセスを容易にするように変更される。
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【課題】 ＶＣＯ発振周波数の調整を容易にする。
【解決手段】 ＶＣＯ用共振回路が接続されるボンディングパッド５下のエピタキシャル層２Ａの電位を、従来のフローティング状態から抵抗６を介して所定（Ｖｃｃ）電位に固定することで、エピタキシャル層２Ａの電位変化を速くして、寄生容量値が速やかに安定することから、電源ＯＮ時のドリフトが改善する。 （もっと読む）