【課題】様々な電子デバイス、光学デバイス等でしばしば用いられている平行な２本線パターンを高精度に形成するパターン形成方法提供することを目的とする。
【解決手段】基板上に薄膜を形成し、薄膜の物性を変化させるような第１のエネルギー値１３と、前記第１のエネルギー値１３より大きく前記薄膜を取り除くような第２のエネルギー値１４とを有した凸型のエネルギーの強度分布１２を持った１本の収束エネルギービームを前記薄膜に照射し、前記薄膜の物性を変化させることにより、２本の互いに平行なパターンを同時に形成することを特徴とする。 （もっと読む）

【課題】アナログ周辺回路に用いられる抵抗素子の材料などが設計変更されても、他の部分への設計変更が波及しない半導体記憶装置を提供する。
【解決手段】第１の絶縁膜１２上に形成された第１の導電体１３と、第１の導電体１３上に形成され第１の開口１９を有する第２の絶縁膜１４と、第２の絶縁膜１４上に形成され第１の開口１９を介して第１の導電体１３と導通する第２の導電体２０と、第２の導電体２０の上に形成された第３の絶縁膜２１と、第３の絶縁膜２１を貫通し第２の導電体２０に導通する第１のコンタクト２３と、第３の絶縁膜２１と第２の絶縁膜１４とを貫通して第１の導電体１３と導通する第２のコンタクト２２と、を有する抵抗素子を有する。配線の存在する層とは異なる層に存在する第２の絶縁膜１４の有する第１の開口１９の位置を変更すれば、第１のコンタクト２３と第２のコンタクト２２との間の抵抗値を変更することができる。 （もっと読む）

【課題】積層型メモリセル構造を有した小型の半導体記憶装置を提供する。
【解決手段】電気的に書き換え可能な複数のメモリセルが直列に接続された複数のメモリストリングス、及び抵抗素子を構成する抵抗素子領域を備え、前記メモリストリングスは、基板上に積層された複数の第１導電層と、複数の前記第１導電層の上下間に形成された複数の層間絶縁層と、複数の前記第１導電層及び複数の前記層間絶縁層を貫通するように形成された半導体層と、前記第１導電層と前記半導体層との間に形成された電荷蓄積層とを備え、前記抵抗素子領域は、前記基板上に積層され且つ前記第１導電層と同層に形成された複数の第２導電層を備え、複数の前記第２導電層は直列に接続され前記抵抗素子を構成する。 （もっと読む）

【課題】 厳格な耐圧性を要求されず、且つ過電圧印加時においてもサージ電流による破壊が生じにくい半導体装置を提供する。
【解決手段】 高濃度Ｐ型のコンタクト領域１７及び１８の間に係るＰ型の第１不純物拡散領域１３によってＰ型の半導体基板１１の基板面に平行な方向に抵抗を構成し、第１不純物拡散領域１３とＮウェル１２の間、及びＮウェル１２と半導体基板１１の間において夫々異なる整流方向のダイオードを半導体基板１１の基板面に垂直な方向に構成し、第１不純物拡散領域１３とＮウェル１２若しくはウェル１２より高濃度Ｎ型の第２不純物拡散領域１４の間、並びに、Ｎウェル１２若しくは第２不純物拡散領域１４と基板より高濃度Ｐ型の第３不純物拡散領域２１の間において、夫々異なる整流方向のダイオードを半導体基板１１の基板面に平行な方向に構成する。 （もっと読む）

【課題】チップサイズを縮小することにより、ＬＣＤドライバの製造コストを低減させることのできる技術を提供する。
【解決手段】第１金属膜からなるバンプ６が形成されない領域のパッシベーション膜９上に、第２金属膜からなる容量素子７Ｃ、抵抗素子７Ｒまたはインダクタンス素子７Ｌ等の受動素子を形成する。第１金属膜は金膜、第２金属膜は金膜、ニッケル膜または銅膜であり、あるいは第１金属膜は下層をニッケル膜または銅膜とし上層を金膜とする積層膜、第２金属膜はニッケル膜または銅膜である。さらに、第１金属膜の厚さは第２金属膜の厚さと同じか、あるいは第２金属膜の厚さよりも厚く形成する。 （もっと読む）

【課題】ＥＳＤ保護機能を有した半導体装置を少ない工程で製造可能な半導体装置を提供する。
【解決手段】半導体基板上に異なる導電型の少なくとも２つのウェル（Ｎウェル１２ａ，Ｐウェル１２ｂ）を設け、ウェル内に、そのウェルと同一導電型であるウェルコンタクト用の拡散領域１３ａ，１３ｂと、ソース領域１６ａ，１６ｂまたはドレイン領域１７ａ，１７ｂの一方に電源を接続したＭＯＳＦＥＴと、ソース領域１６ａ，１６ｂまたはドレイン領域１７ａ，１７ｂと同じ導電型であり抵抗として機能するとともに、拡散領域１３ａ，１３ｂとの間でダイオードとして機能する拡散領域１４ａ，１４ｂとを設ける。ソース領域１６ａ，１６ｂまたはドレイン領域１７ａ，１７ｂの他方と拡散領域１４ａ，１４ｂの一端を接続し、拡散領域１４ａ，１４ｂの他端を出力端子ＯＵＴに接続する。 （もっと読む）

【課題】従来の電力スイッチ回路では、パワーＭＯＳトランジスタのゲート端子の電圧を精度良く制御することができなかった。
【解決手段】本発明の電力スイッチ回路は、第１の電源端子Ｖｃｃと出力端子ＯＵＴとの間に接続され、負荷２を駆動する出力トランジスタ１１と、出力トランジスタ１１の異常状態を検出する異常検出回路１５と、ウェル領域上に形成される拡散層によって抵抗成分を発生し、入力端子ＩＮと出力トランジスタ１１の制御端子との間に設けられる抵抗素子１２と、異常検出回路１５による検出結果に基づきウェル領域に出力端子ＯＵＴの電圧と第２の電源端子ＧＮＤの電圧とのいずれの電圧を供給するかを切り替えるウェル電位切替回路１４と、を有するものである。 （もっと読む）

【課題】 抵抗値変動が少なく安定的で出力電圧精度が高く、半導体製造工程に関わるプラズマチャージや熱・応力などの影響を抑制し、多結晶シリコン抵抗体からなる抵抗回路を提供する。
【解決手段】 抵抗回路を構成する多結晶シリコン抵抗体からなる複数の抵抗群のそれぞれの上に金属電極を形成し、その金属電極を、別の配線層を介して抵抗体の一端に接続する。そうすることで金属電極が受ける半導体プロセスの外的影響が直接抵抗体に作用することを防ぎ、抵抗値ばらつきを抑制する。 （もっと読む）

【課題】簡単な構造でＥＳＤ耐性を実現した半導体集積回路装置を提供する。
【解決手段】半導体集積回路装置は、第１回路、第２回路及び静電保護回路を有する。第１回路は、第１電源電圧に対応した第１耐圧を持つＭＯＳＦＥＴを用いて構成される。第２回路は、上記第１耐圧を持つＭＯＳＦＥＴがカスコード接続されて、上記第２電源電圧に対応した耐圧を持つようにされて構成される。静電保護回路は、第２電源電圧が供給される第２電源電圧端子と回路の接地電位点との間に設けられ、上記第１耐圧を持つＭＯＳＦＥＴがカスコード接続されて、上記第２電源電圧に対応した耐圧を持つようにされた静電保護ＭＯＳＦＥＴＥＴと、上記第２電源電圧端子からの静電気により発生した電圧に応答して上記保護ＭＯＳＦＥＴのバックゲートを一時的に上記接地電位よりも高い電位とする電圧供給回路とを有する。 （もっと読む）

【課題】 保護対象回路を静電気放電から保護するために保護対象回路に接続されている保護素子を備えている半導体装置において、保護素子の厚みを増やすことなく保護素子の素子面積を低減でき、かつＥＳＤ信号の印加部とゲート電極の間の抵抗値を容易に調整することができる保護素子を備えている半導体装置を提供する。
【解決手段】 半導体装置１００は、保護対象回路１２とパッド１０と保護素子９０を備えている。保護素子９０には、第１ドレイン電極１４とソース電極２と第２ドレイン電極６とゲート電極４と素子分離トレンチ１８が形成されている。ドレイン電極１４、６と素子分離トレンチ１８の間はアルミ配線８で接続されている。パッド１０から第１ドレイン電極１４にＥＳＤ信号が印加されると、第１ドレイン電極１４から素子分離トレンチ１８を経由して第２ドレイン電極６にＥＳＤ電流が流れる。 （もっと読む）

【課題】 本発明は、櫛型容量の下方にその他のアナログ回路素子を配置することで、より小型化されたアナログ回路を搭載できる半導体集積回路を提供することを目的とする。
【解決手段】 本発明に係る半導体集積回路は、電極１及び電極２を有し、導線層５〜８から構成される櫛型容量３と、半導体基板１１と、櫛型容量３の下方に配置される導線層９、１０と、トランジスタ１２、１３と、抵抗素子１４、１５とを有し、導線層９、１０によって、トランジスタ１２、１３及び抵抗素子１４のいずれかの端子が、櫛型容量３の電極１又は電極２、櫛型容量３の下方に配置される他のアナログ回路素子、櫛型容量３の下方に配置されない抵抗素子１５、電源２３、グラウンド、または外部信号線２４に接続されるようにした。これにより、櫛型容量３の下方にトランジスタ１２、１３及び抵抗素子１４を配置することができる。 （もっと読む）

【課題】半導体基板上に形成された二つの抵抗体の段差上にコンタクトプラグが形成された場合に、段差のある抵抗体のコンタクト抵抗を容易かつ正確に測定する方法の提供。
【解決手段】二つの抵抗体３および４が間に絶縁膜を介して一部重なる段差上にコンタクトプラグ８ａ、８ｂ、１０ａおよび１０ｂが形成され、その上に金属配線層７、９ａ、９ｂ、１１ａおよび１１ｂが設けられている。この二つの抵抗体３と４との段差とは反対側の各抵抗体３および４の端部をそれぞれ、抵抗体３および４の端部が互いに対称となるように二つに分岐し、その二つの分岐部にそれぞれ、コンタクトプラグ８ａと８ｂの組および１０ａと１０ｂの組とをれぞれ介して各対応する金属配線層９ａ、９ｂ、１１ａおよび１１ｂにそれぞれ接続して２ヶ所から端子をとる平面レイアウトにしている。 （もっと読む）

【課題】微細な抵抗値の調整が可能な抵抗素子を有しかつ小型の半導体装置を提供する。
【解決手段】第１の抵抗素子Ｒ１は第１のシート抵抗を有する第１の薄膜Ｆ１を含んでいる。第１の抵抗素子Ｒ１に直列接続される第２の抵抗素子Ｒ２の複数の単位セルＰは、同一の長方形状によって外縁が区画された平面パターンであり、第２の薄膜Ｆ２と絶縁部ＩＰとを含んでいる。第２の薄膜Ｆ２は、長方形状の第１の角部Ｃ１に位置する第１の端子領域Ｔ１と、第１の角部と対角線に沿って対向する第２の角部Ｃ２に位置する第２の端子領域Ｔ２と、第１および第２の端子領域Ｔ１，Ｔ２を繋ぐ線状領域とに設けられている。第２の薄膜Ｆ２は第１のシート抵抗よりも小さい第２のシート抵抗を有している。絶縁部ＩＰは長方形状の第３および第４の角部Ｃ３，Ｃ４を含むように設けられている。 （もっと読む）

【課題】
ビルディングブロック方式では、電源ライン及びグランドラインの配置によって、半導体集積回路装置の微細化が困難であった。
【解決手段】
アナログ信号処理機能を担う電子回路ブロックが集積化された半導体集積回路装置であって、電源ラインは、電子回路ブロックを構成する半導体素子上の領域を含んで配置され、グランドラインは、電子回路ブロック間に位置する分離領域上に形成され、グランドラインは、コンタクト孔において分離領域とコンタクトされる。 （もっと読む）

【課題】抵抗体の高抵抗化を妨げることなくレイアウト面積を小さくできるようにした半導体装置の製造方法及び半導体装置を提供する。
【解決手段】シリコン基板１にＳＴＩ層３を形成する工程と、ＳＴＩ層３を介してシリコン基板１上に第１ポリシリコン膜を形成する工程と、第１ポリシリコン膜を所定形状にパターニングして抵抗体１１を形成する工程と、抵抗体１１を覆うようにシリコン基板１上にシリコン酸化膜１３を形成する工程と、シリコン酸化膜１３を覆うようにシリコン基板１上に第２ポリシリコン膜を形成する工程と、第２ポリシリコン膜にドライエッチングを施して、抵抗体１１の側面に沿ってバイアス用電極１５を形成する工程と、を含む。 （もっと読む）

【課題】抵抗素子を備えた半導体装置の動作を安定化することが可能な半導体装置の製造方法を提供すること。
【解決手段】抵抗パターン１７ｂとその表面に形成された金属シリサイド層４０とで構成される抵抗素子４１を備えた半導体装置の製造方法であって、抵抗パターン１７ｂと金属シリサイド層４０との接触抵抗R_cを抵抗素子４１の設計抵抗値R_dに含めて抵抗素子４１を設計するステップＳ５を有することを特徴とする半導体装置の製造方法による。 （もっと読む）

【課題】ゲート形成溝内に埋め込んで形成される金属系ゲート電極を有するトランジスタ群と抵抗とを有する半導体装置で、抵抗値のばらつきをなくした抵抗形成を可能とする。
【解決手段】半導体基板１１に、第１トランジスタ群と、これよりも低い動作電圧の第２トランジスタ群と、抵抗３とを備え、第１トランジスタ群は、半導体基板１１上に第１ゲート絶縁膜１３を介してシリコン系材料層７１で形成された第１ゲート電極１５を有し、第２トランジスタ群は、半導体基板１１上の第１層間絶縁膜３８に形成したゲート形成溝４２内に第２ゲート絶縁膜４３を介して金属系ゲート材料を埋め込むように形成された第２ゲート電極４７、４８を有し、抵抗３は、半導体基板１１上に絶縁膜６１を介してシリコン系材料層７１と同一層で形成された抵抗本体部６２と、この上部に形成された抵抗保護層６３を有することを特徴とする。 （もっと読む）

【課題】抵抗素子を備える半導体装置の面積を従来に比して小さくすることが可能な技術を提供することを主たる目的とする。
【解決手段】Ｐ型の半導体基板１の表面にＮ型のエピタキシャル層２ａ，２ｂが形成されている。また、エピタキシャル層２ａとエピタキシャル層２ｂを電気的に分離するためのＰ＋分離層３が形成されている。Ｐ＋分離層３は、エピタキシャル層２ａ及びポリシリコン抵抗層５の一部を取り囲むようにして環状に形成されている。エピタキシャル層２ａ，２ｂ上には絶縁膜４が形成され、当該絶縁膜４を介してポリシリコン抵抗層５が形成されている。また、絶縁膜４上には、ポリシリコン抵抗層５を被覆して絶縁膜６が形成されている。当該絶縁膜６には、ポリシリコン抵抗層５に至るコンタクトホール７ａ，７ｂが形成されている。各コンタクトホール７ａ，７ｂ内には配線層８ａ，８ｂが形成されている。 （もっと読む）

【課題】抵抗値の設定精度を向上させる。
【解決手段】抵抗体チップ１Ａは、抵抗体２Ａと、その両端に電気的に接続された引き出し用電極パッド３Ａ，３Ｂとを有している。抵抗体２Ａは、抵抗値を設定する抵抗本体であり、半導体基板５上の絶縁膜に形成された抵抗形成溝４ａ内に埋め込まれている。引き出し用電極パッド３Ａ，３Ｂは、半導体基板５上の絶縁膜に形成されたパッド溝４ｂ内に埋め込まれている。上記抵抗体２Ａを半導体プロセス（リソグラフィ、エッチングおよび化学的機械的研磨等）を用いて形成することで、抵抗体２Ａの幅および膜厚の加工寸法誤差を低減できる。このため、抵抗体チップ１Ａの抵抗値の設定精度を向上させることができる。また、抵抗体チップ１Ａの微細化を図ることができるので、高集積化もできる。さらに、半導体装置の製造工程で用いられている製法を用いるので、抵抗体チップ１Ａの信頼性をも向上させることができる。 （もっと読む）

【課題】ＳＭＴ膜のレイアウトに関わらず、抵抗値のバラツキが小さく良好な特性を示す抵抗素子を有し、高速に動作可能な半導体装置及びその製造方法を提供する。
【解決手段】半導体装置は、半導体基板１１上に形成された素子分離領域１２と、素子分離領域に取り囲まれたｐ型領域を有する活性領域１３Ａ及びｎ型領域を有する活性領域１３Ｃと、ｐ型領域を有する活性領域１３Ａ上に形成されたｎ型ゲート電極１６Ａを有するｎ型ＭＯＳトランジスタと、ｎ型領域を有する活性領域１３Ｃ上に形成されたｐ型ゲート電極１６Ｃを有するｐ型ＭＯＳトランジスタと、素子分離領域１２上に形成されたｐ型抵抗体１６Ｄとを備えている。ｐ型抵抗体１６Ｄの内部応力は、ｐ型ゲート電極１６Ｃの内部応力よりも大きい。 （もっと読む）