【課題】 抵抗素子の形成された絶縁膜に加わる電界を緩和し、前記絶縁膜の破壊を防止する。
【解決手段】 スイッチングレギュレータの高電圧部を含む半導体装置であり、メインスイッチ用ＦＥＴ及び前記メインスイッチ用ＦＥＴのスタータースイッチ用ＦＥＴの周辺を複数のフィールド・リミッティング・リングで多重に囲み、前記フィールド・リミッティング・リング上にフィールド絶縁膜を形成し、前記フィールド絶縁膜上に、前記ＦＥＴのゲートと同層で、かつ前記スタータースイッチ用ＦＥＴのドレイン及びゲートと電気的に接続された抵抗素子と、前記抵抗素子を被う層間絶縁膜と、前記層間絶縁膜上に形成され、前記ＦＥＴのゲートおよびソースとそれぞれ電気的に接続される複数の配線と、前記半導体基板の裏面に形成され、前記メインスイッチ用ＦＥＴおよびスタータースイッチ用ＦＥＴのドレインと電気的に接続される裏面電極を含む半導体装置。 （もっと読む）

【課題】生産性の向上および生産コストの低減を図ることができる半導体装置の製造方法を提供する。
【解決手段】本発明に係る半導体装置の製造方法は，半導体層１０に素子分離領域２０を形成する工程と、第１抵抗部形成領域２００Ｒ、第２抵抗部形成領域３００Ｒ、および、第１導電型のトランジスタ形成領域１００Ｐであって、それらの全面にポリシリコン層を形成する工程と、ポリシリコン層の全体に第１導電型の不純物を注入する工程と、ポリシリコン層をパターニングして、第１抵抗部形成領域に第１抵抗層３２を形成し、第２抵抗部形成領域に第２抵抗層パターンを形成し、トランジスタ形成領域にゲート電極７２を形成する工程と、トランジスタ形成領域にゲート絶縁層７０を形成する工程と、トランジスタ形成領域の半導体層内に第１導電型の不純物を注入してソース領域７４およびドレイン領域７６を形成し、同時に、第２抵抗層パターンに第１導電型の不純物を注入して、第１抵抗層３２よりも抵抗値が低い第２抵抗層９２を形成する工程と，を含む。 （もっと読む）

【課題】増幅利得の向上（高出力動作）と熱暴走抑制効果の向上（安定動作）とを両立させた、半導体電力増幅器及びその製造方法を提供する。
【解決手段】各ＨＢＴ４０のエミッタは、並列接続された第１のエミッタバラスト抵抗体４１及び第２のエミッタバラスト抵抗体４２を介して、エミッタ（接地）端子３にそれぞれ接続される。第１のエミッタバラスト抵抗体４１と第２のエミッタバラスト抵抗体４２とは、温度変化に伴う抵抗値の変化傾向が相反する温度特性を有した材料で形成される。これにより、第１のエミッタバラスト抵抗体４１が有する温度上昇に従って抵抗値が減少（又は増加）する欠点を、第２のエミッタバラスト抵抗体４２が有する温度上昇に従って抵抗値が増加（又は減少）する欠点で緩和させることが可能となる。 （もっと読む）

【課題】生産性の向上および生産コストの低減を図ることができる半導体装置の製造方法を提供する。
【解決手段】本発明に係る半導体装置の製造方法は，（Ａ）半導体層１０に素子分離領域２０を形成する工程と、（Ｂ）第１抵抗部形成領域２００Ｒ、第２抵抗部形成領域３００Ｒ、および、第１導電型のトランジスタ形成領域１００Ｐであって、それらの全面にポリシリコン層を形成する工程と、（Ｃ）ポリシリコン層の全体に第２導電型の不純物を注入する工程と、（Ｄ）ポリシリコン層をパターニングして、第１抵抗部形成領域に第１抵抗層３２を形成し、第２抵抗部形成領域に第２抵抗層パターンを形成し、トランジスタ形成領域にゲート電極７２を形成する工程と、（Ｅ）トランジスタ形成領域にゲート絶縁層７０を形成する工程と、（Ｆ）トランジスタ形成領域の半導体層１０内に第１導電型の不純物を注入してソース領域７４およびドレイン領域７６を形成し、同時に、第２抵抗層パターンに第１導電型の不純物を注入して第２抵抗層９２を形成する工程と，を含む。 （もっと読む）

【課題】金属薄膜抵抗体を含む集積回路を備えた半導体装置において、金属薄膜抵抗体のレイアウト面積を増大させることなく、設計値どおりの抵抗値を得る。
【解決手段】下層側絶縁膜５と、下層側絶縁膜５上に形成された配線パターン７と、下層側絶縁膜５上及び配線パターン７上に形成された下地絶縁膜９と、下地絶縁膜９上に形成された複数本の金属薄膜抵抗体１３を備えている。配線パターン７上の下地絶縁膜９に接続孔１１が形成されている。接続孔１１を介して配線パターン７と金属薄膜抵抗体１３が電気的に接続されている。金属薄膜抵抗体１３は、接続孔１１とは離間して配置された帯状部１３ａと、帯状部１３ａに連続して形成され、かつ接続孔１１を介して配線パターン７に接続される接続部１３ｂを備えている。１つの接続孔１１に２本の金属薄膜抵抗体１３の接続部１３ｂが互いに間隔をもって形成されている。 （もっと読む）

【課題】メタル配線、コンタクトのバラツキ要因による電圧分圧比の精度の劣化を回避すると共に、曲げ応力の耐力を低下させることなく精度を向上させたラダー抵抗を形成した半導体装置を提供すること。
【解決手段】半導体基板上に形成されるラダー抵抗を有する半導体装置において、このラダー抵抗は、並設された複数の長手状の抵抗部と、この抵抗部の長手方向に所定間隔で、抵抗部間をそれぞれ接続する複数の接続部と、接続部ごとの電圧を取り出すために設けられた複数の電圧取出部とを備えた。そして、抵抗部を電流パスに設定し、接続部を電流パスとならないようにした。 （もっと読む）

【課題】薄膜抵抗素子において電極及び絶縁層上に成膜される抵抗膜のクラックを防止する。
【解決手段】本薄膜抵抗素子は、基板と、基板上に形成された絶縁層と、基板又は絶縁層の上に形成された電極と、電極と絶縁層との段差又は電極と絶縁層とが接する部分に生ずる不連続部を解消するように形成されたパッシベーション層と、パッシベーション層及び電極上に形成された抵抗薄膜とを有する。パッシベーション層によって、段差又は不連続部を解消して、抵抗薄膜への影響を押さえ込み、クラックを防止する。なお、パッシベーション層の端部には、テーパーが付されているようにしてもよい。これによって、パッシベーション層によって段差を形成しないようにして、抵抗薄膜への影響を押さえ込むようにする。 （もっと読む）

【課題】薄膜抵抗体と接する絶縁膜が高電界になるのを抑制する構成を得る。
【解決手段】第２層のアルミ電極４５ａ，４５ｂ間に電圧Ｖが印加されると、電極パターン４３ｂ側から電極パターン４３ａ側に電流が流れ、抵抗体として機能するようになる。このとき、ＣｒＳｉ膜４１の上部には、第３ＴＥＯＳ膜４４を介して第２層のアルミ電極４５ｂが位置しているので、ＣｒＳｉ膜４１に対して高電位Ｖ側が印加されることになる。ＣｒＳｉ膜４１とアルミ電極４５ｂとの間には大きな電圧がかからない状態とすることができる。 （もっと読む）

【課題】薄膜抵抗体と接する絶縁膜が高電界になるのを抑制する構成を得る。
【解決手段】図４（ｂ）の薄膜抵抗体４９は、アルミ電極４５ａ、４５ｃを形成すると共に、第１層のアルミ電極を形成する際に、同時にＣｒＳｉ膜４１の形成領域を囲むようにシリコン基板３３にトレンチ５０を形成した構成としている。トレンチ５０内部のシリコン基板３３に高電位を印加する構成としている。これによって、ＣｒＳｉ膜４１に高電界がかかるのを抑制し、水分などがＣｒＳｉ膜４１部分に浸入した場合でも、酸化反応が進行するのを抑制することができるようになる。 （もっと読む）

【課題】 従来より少ない占有面積及び測定端子数で多種の配線評価を可能とする。
【解決手段】 配線のオープン不良とショート不良とを評価するために複数のスネークアンドコム回路３を設ける。複数のスネークアンドコム回路３の各スネーク回路部の一端に電圧印加用端子４Ａを共通に接続し、各コム回路部の一端に電圧印加用端子４Ｂを共通に接続し、各スネーク回路部および各コム回路部の共通の他端にそれぞれ複数の抵抗７の一端を接続し、複数の抵抗７の他端に電流測定用端子５を共通に接続する。電圧印加用端子４Ａと各スネーク回路部の一端との間に第１の逆流阻止ダイオードを個別に挿入する。複数の抵抗の各々は、複数の評価素子の各々と複数の抵抗の各々とからなる直列回路の何れか一つの抵抗値または何れか二つ以上の並列合成抵抗値と直列回路の残りの何れか一つの抵抗値または何れか二つ以上の並列合成抵抗値とが一致しないように、抵抗値が設定されている。 （もっと読む）

【課題】 強誘電性薄膜素子の電極間の強誘電層の界面に沿って形成される漏洩通路を減少させ、制御する。
【解決手段】 開示されている強誘電性薄膜素子は、2つの電極の間における、該強誘電性薄膜素子と不動態層との間の界面に沿う漏洩通路を減少させまたは制御する不動態化構造を含む。また、このような素子を作製するための方法が開示されている。前記不動態化構造は開口を有する第1の不動態層を含み、該開口は、前記強誘電性薄膜層の一部分を露出させ、第2の不動態層が該開口を介して前記含み、該通路が前記強誘電性薄膜層に接することを可能にする。一実施の形態において、前記開口は、コンデンサの活性領域を包囲している矩形リングである。他の実施の形態において、第2の不動態層が第2の電極にも接し、該第2の電極の一部分も前記開口を介して露出する。他の実施の形態において、集積抵抗における前記薄膜層と不動態層との間の界面に沿って電流が流れる。 （もっと読む）

集積回路の薄膜抵抗器（５）は、電気接触パッド（１０、１１）間に延びる細長い抵抗膜（７）を含む。抵抗膜（７）の中間部分（２２）と平行に電流を伝導し、中間部分（２２）の電流密度を低減させるため、抵抗膜（７）の第２の側縁（１７）に隣接した抵抗膜（７）の中間部分（２２）の抵抗膜（７）の一部分の上に、低インピーダンス要素（２０）が置かれ、この部分に電気的に結合される。第１の側縁（１６）から抵抗膜（７）の中へ延びる間隔を置いて配置された第１および第２のスロット（２６、２７）によって形成された第１および第２の横断縁（２８、２９）が、抵抗膜（７）の第１の側縁（１６）および低インピーダンス要素（２０）とともに、中間部分（２２）に、第１および第２のトリミング可能領域（３０、３１）を画定する。
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【課題】 拡散抵抗素子を用いた電圧発生回路における電源電圧依存性を低減する。
【解決手段】 第１電流が流れる第１トランジスタ（Ｑ１）と、第１トランジスタのエミッタ電流よりも大きな電流密度とされる第２電流が流れる第２トランジスタ（Ｑ）と、それらを結合する第１抵抗素子（Ｒ３）と、上記第２トランジスタをグランドに結合する第２抵抗素子（Ｒ４）とを設ける。上記第１トランジスタ及び上記第２トランジスタのコレクタ電圧との差分に応じた基準電圧を形成するとともに、それを上記第１トランジスタと第２トランジスタのベースに帰還する差動増幅回路（２００）を設ける。上記第１抵抗素子及び上記第２抵抗素子を拡散抵抗素子とし、上記基準電圧に呼応して上記第１抵抗素子及び上記第２抵抗素子の基板電圧を調整可能な基板電圧制御回路（３００）を設ける。上記拡散抵抗素子の基板電圧を基準電圧に応じて制御することで抵抗値変調効果を抑制する。 （もっと読む）

【課題】 ＳＰＤＴスイッチにおけるスイッチ特性を改善し、大電力のスロットルの後の小電力のスロットルの立ち上がり遅延を低減する。
【解決手段】 ＳＰＤＴスイッチ２において、アンテナ用端子２ａと基準電位ＶＳＳとの間にリークパス用抵抗２７が接続されている。このリークパス用抵抗２７によって、送信信号端子２ｂ，２ｃ、ならびに受信信号端子２ｄ〜２ｇにそれぞれ接続されているＤＣカット容量として設けられている静電容量素子８〜１３，２８に蓄積した電荷容量を放電し、アンテナ端子２ａの電位を速やかに低下させることができる。 （もっと読む）

【課題】 最適動作容量からのばらつきを抑制し、製造コストを低減させることができるカスコード接続回路を得る。
【解決手段】 ２つの電界効果型トランジスタ（以下、「ＦＥＴ」という。）がカスコード接続されたカスコード接続回路であって、ソースが接地された第１のＦＥＴと、ソースが第１のＦＥＴのドレインに接続された第２のＦＥＴと、アノードが第１のＦＥＴのソースに接続され、カソードが第２のＦＥＴのゲートに接続されたショットキーバリアダイオードとを備えている。 （もっと読む）

【課題】 半導体集積回路におけるＥＳＤ保護回路のソース／ドレインのレイアウト面積をさほど広く取ることなく、拡散抵抗を高くする。
【解決手段】 本発明のＥＳＤ保護回路は、複数の保護トランジスタを直列又は並列に配置して形成される半導体集積回路のＥＳＤ保護回路において、複数の保護トランジスタ間に設けられる拡散領域にて、拡散領域を構成する部材からなる拡散部材部位と、拡散領域を構成する部材以外の部材からなる拡散部材外部位とが、交互に櫛状に配置されることを特徴とする。 （もっと読む）

【課題】 半導体装置の固有の特性をチップから容易に識別することができる半導体装置及びその製造方法を得る。
【解決手段】 本発明に係る半導体装置は、ロットごとに処理されたウェハをチップごとに分割して製造された半導体装置であって、半導体装置が属するロット名又はウェハ番号を示す識別子がチップの表面に付されている。または、半導体装置の固有の特性を示す識別子がチップの表面に付されている。そして、識別子の抵抗値により情報が識別されるように構成するのが好ましい。 （もっと読む）

【課題】マイクロ波ＦＥＴでは、内在するショットキー接合容量またはｐｎ接合容量が小さく、それらの接合が静電気に弱い。しかし、マイクロ波デバイスにおいては、保護ダイオードを接続することによる寄生容量の増加が、高周波特性の劣化を招き、その手法を取ることができなかったという問題があった。
【解決手段】制御抵抗にパッド形状の第１ｎ＋型領域を接続し、出力端子パッドに接続する第２ｎ＋型領域を設ける。これにより制御端子−出力端子間に保護素子を接続する。更に制御抵抗に高抵抗体を接続し、出力端子パッドから保護素子を介して制御抵抗に漏れる高周波信号を減衰させる。これにより、インサーションロスおよびアイソレーションを全く劣化させることなく、マシンモデルで４００Ｖの静電破壊電圧を得ることができる。 （もっと読む）

【課題】カソード共通で１パッケージに２つの可変容量ダイオードが内蔵された素子をＬＣ共振回路に使用する場合、直流的にＨレベルになるポイントと高周波的にＨレベルとなるポイントが異なるため、直流カットのためのコンデンサや、高いインピーダンスのバイアス抵抗が必要であり、基板実装面積の削減が進まず、セットのコストダウンが図れない問題があった。
【解決手段】カソード共通にした２つの可変容量ダイオードのアノード端子間に、高いインピーダンスの抵抗を接続し、１パッケージに封止する。抵抗は可変容量ダイオードのｐ−領域間に拡散領域にて形成するか、ポリシリコンでチップ上に配置できるので、可変容量ダイオードのチップサイズを維持したまま抵抗を内蔵させることができる。これにより高いインピーダンスのバイアス抵抗を別途設ける必要がなく、基板実装面積の削減および、セットのコストダウンを図ることができる。 （もっと読む）

【課題】 シリサイドプロセスを用いた半導体装置において、高抵抗値を有したポリシリコン抵抗を形成する技術に関する。
【解決手段】 半導体基板１上に絶縁膜を形成し、絶縁膜上にポリシリコン膜３を形成する工程と、ポリシリコン膜３の全面に第１の不純物を注入する工程と、ポリシリコン膜３をパターニングしてゲート電極３Ｂ及び抵抗層３Ａを形成する工程と、抵抗層３Ａ上をマスクした状態で、全面に第２の不純物を注入してゲート電極３Ｂに隣接するソース・ドレイン領域６を形成する工程と、ゲート電極３Ｂの側壁絶縁膜７を形成する工程と、抵抗層３Ａをマスクした状態で、全面に第３の不純物を注入してゲート電極３Ｂ及び側壁絶縁膜７に隣接するように高濃度のソース・ドレイン領域９を形成する工程と、抵抗層３Ａのコンタクト部、ゲート電極３Ｂ及び前記ソース・ドレイン領域８上にチタンシリサイド膜１０を形成する工程とを具備することを特徴とする。 （もっと読む）