【課題】製造コストを抑えた不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置は、データを記憶するメモリセルトランジスタＭＴｒ、及びメモリセルトランジスタＭＴｒの周辺に設けられた抵抗素子ＲＥを備える。メモリセルトランジスタＭＴｒは、Ｐ型半導体基板１０の上方に形成され且つ電荷を蓄積する電荷蓄積層２３と、電荷蓄積層２３の上方にブロック絶縁層２４を介して形成された半導体層２５と、半導体層２５の上面に形成されたシリサイド層２６とを備える。抵抗素子ＲＥは、半導体層２５と同層に形成された半導体層３２と、半導体層３２の上面であってシリサイド層２６と同層に形成されたシリサイド層３３ａ、３３ｂとを備える。半導体層３２は、Ｘ方向に延びるように形成されている。シリサイド層３３ａ、３３ｂは、半導体層３２のＸ方向の両端に形成されている。 （もっと読む）

電子デバイスは半導体基板及びその基板上の誘電体層を含む。基板上に配置された抵抗性リンクは第１の抵抗性領域及び第２の抵抗性領域を含む。第１の抵抗性領域は第１の抵抗及び第１の形態を有する。第２の抵抗性領域は第２の抵抗及び第２の異なる形態を有する。
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【課題】簡易なプロセスで抵抗層上の所定領域を選択的にサリサイド化することができ、かつ、抵抗の占有面積を小さくすることができる半導体装置の製造方法を提供する。
【解決手段】第１素子形成領域１と第２素子形成領域２とを有し、第２素子形成領域２に第１抵抗層３０を形成し、その上に第１絶縁層４０と導電層を形成し、第２素子形成領域２の導電層を高抵抗化し、導電層の一部を除去して、第１素子形成領域１にゲート電極５０を形成すると同時に、第２素子形成領域２に第２抵抗層５２を形成し、第２素子形成領域２の第２抵抗層５２の上方に第２絶縁層９０を形成し、第１素子形成領域１の半導体基板１０に不純物を注入して、ソース領域およびドレイン領域７０ａ，７０ｂを形成し、ソース領域およびドレイン領域７０ａ，７０ｂの上と、第２素子形成領域２の第１抵抗層３０および第２抵抗層５２の上と、にシリサイド層８０を形成する。 （もっと読む）

【課題】本発明は、配線抵抗成分をセンス抵抗として利用しながら、過電流保護回路の検出精度を向上することが可能な半導体装置を提供することを目的とする。
【解決手段】本発明に係る半導体装置は、監視対象となる電流ラインの配線抵抗成分であるセンス抵抗Ｒｓと、センス抵抗Ｒｓでの降下電圧と所定の閾値電圧を比較して過電流保護信号Ｓｏｃｐを生成する過電流保護回路ＯＣＰと、前記電流ラインの形成工程と同一の工程により、他の回路要素から電気的に分離して形成されたダミーラインの配線抵抗成分であって、センス抵抗Ｒｓよりも大きな抵抗値を有するダミー抵抗Ｒｄと；ダミー抵抗Ｒｄの両端に各々接続されたダミーパッドＴ１、Ｔ２と；を集積化して成り、過電流保護回路ＯＣＰは、前記閾値電圧を調整するための閾値電圧調整部を有する構成とされている。 （もっと読む）

【課題】外部からの高周波ノイズに対して誤動作しにくい半導体装置およびその製造方法を提供する。
【解決手段】ｎ型コレクタ層１１上に配置されたｐ型ベース層１２ｂと、ｐ型ベース層１２ｂ上に配置されたｎ型エミッタ層１３ｂと、ｐ型ベース層１２ｂ上にｐ型ベース層１２ｂを包囲するように配置されたｎ型ベースコンタクト層２１と、ｎ型コレクタ層１１上にｐ型ベース層１２ｂと離隔して配置されたｐ型アノード層１２ｃと、ｎ型エミッタ層１３ｂに接続されたエミッタ電極１６ｃと、ｐ型ベース層１２ｂおよびｎ型ベースコンタクト層２１に接続されたベース電極１６ａと、ｐ型アノード層１２ｃに接続され、かつエミッタ電極１６ｃと共通接続されたアノード電極１６ｂと、エミッタ電極１６ｃとベース電極１６ａ間に接続された第１抵抗Ｒ１と、ベース電極１６ａに接続された第２抵抗Ｒ２とを備える。 （もっと読む）

【課題】拡散抵抗領域の抵抗値が不安定になることを防ぐことのできる半導体装置およびその製造方法を提供すること。
【解決手段】前記拡散抵抗領域３は第二トレンチ６および一導電型の不純物領域により電気的に分離される構成を有し、さらに、前記第二トレンチ６の側壁に絶縁膜７を介して設けられている導電性ポリシリコン５が、前記拡散抵抗領域３のいずれかの端部４ａと短絡接続されている半導体装置とする。 （もっと読む）

【課題】高周波デバイスを形成する複数の素子を一つのチップに形成できる技術を提供する。
【解決手段】
基板１上にて抵抗素子および容量素子の下部電極を同一の多結晶シリコン膜から形成し、前記多結晶シリコン膜とは異なる同一の多結晶シリコン膜およびＷＳｉ膜からパワーＭＩＳＦＥＴのゲート電極、容量素子の上部電極、ｎチャネル型ＭＩＳＦＥＴのゲート電極およびｐチャネル型ＭＩＳＦＥＴのゲート電極を形成し、領域ＭＩＭにおいては基板１上に堆積された酸化シリコン膜３０上に形成された配線を下部電極とし酸化シリコン膜３４上に形成された配線を上部電極とする容量素子ＭＩＭＣを形成し、酸化シリコン膜３４上に堆積された酸化シリコン膜３７上に堆積された同一のアルミニウム合金膜を用い領域ＩＮＤにて配線３９Ａからなるスパイラルコイルを形成し、領域ＰＡＤでは配線３９Ｂからなるボンディングパッドを形成する。 （もっと読む）

【課題】合成抵抗を用いることなく、複数の抵抗値を得ることが可能な抵抗素子を備えた半導体装置を提供する。
【解決手段】半導体基体上に形成された抵抗率の異なる複数の導電層と、複数の絶縁層とからなる抵抗素子を備える半導体装置を構成する。そして、この抵抗素子は、開孔部と、開孔部内に形成された複数の導電層の何れか一層と接続する接続配線と、接続配線の側面に形成される絶縁層とを備える。 （もっと読む）

【課題】電極パッド間に形成された抵抗の焼損を抑制するとともに、ＦＥＴチップの直流動作測定を容易に行うことができる半導体装置を提供すること。
【解決手段】ＧａＡｓ基板１１上に形成された複数のドレイン電極１５、及び複数のソース電極１４と、これらのドレイン電極１５とソース電極１４との間にそれぞれ形成された複数のゲート電極１３と、これらのゲート電極１３に接続された複数のゲートバスライン１８と、これらのゲートバスライン１８にそれぞれ接続された複数のゲートパッド２０と、これらのゲートパッド２０と複数のゲートバスライン１８との間に形成され、複数のソース電極１４を接続するソースパッド１６と、このソースパッド１６に対向する位置に形成され、複数のドレイン電極１５を接続するドレインパッド１７と具備するＦＥＴチップにおいて、複数のゲートバスライン１８及び複数のゲートパッド２０は、それぞれＧａＡｓ基板１１に埋め込み形成された高抵抗層２２で接続されている。 （もっと読む）

【課題】本発明は、電流検出精度の低下を抑制し安定した定電流制御を行う半導体集積回路装置を提供することを目的とする。
【解決手段】第１ＭＯＳトランジスタＭ１と、第２ＭＯＳトランジスタＭ２と、第１演算増幅器２１と、第３ＭＯＳトランジスタＭ３と、第２演算増幅器２２を有し、出力端子の電流を一定に制御する半導体集積回路装置であって、第２ＭＯＳトランジスタのドレイン配線の配線抵抗Ｒ２を位相補償容量Ｃ１と平面位置が同一の領域で位相補償容量を形成した第１層４１と異なる第２層３３に形成し、第１層と第２層との間に位置する第３層３２に、位相補償容量の電極と対向し一定電圧を印加される電極４３を形成した。 （もっと読む）

【課題】アナログ回路を構成する抵抗体において、抵抗体の抵抗長が縮小化されることがあっても、アナログ回路を構成する各抵抗体の抵抗値間にバラツキが生じることを抑制する。
【解決手段】アナログ回路を構成する抵抗体３を有する半導体装置であって、半導体基板１上に形成され、長手方向に延びるボディ部３ａと該ボディ部３ａの端部に連接するヘッド部３ｂとを有し、且つシリコンからなる抵抗体３と、抵抗体３のヘッド部３ｂの上部に形成された金属シリサイド膜６と、抵抗体３を覆う層間絶縁膜７中に形成され、金属シリサイド膜６を介して、抵抗体３と電気的に接続するコンタクトプラグ８とを備え、ボディ部３ａとヘッド部３ｂとの境界長は、抵抗体３の抵抗幅よりも大きい。 （もっと読む）

【課題】抵抗体への水素侵入における抵抗値の変動を抑えるために、抵抗群上に金属を配置する方法より強固に水素の防止を行い、かつ金属部分のオーバーラップを短くし、ＩＣの縮小化を図る。
【解決手段】高濃度不純物領域と低濃度不純物領域からなる多結晶シリコンを被覆するように窒化シリコン保護膜を堆積し、次いで、窒化シリコン保護膜上に層間絶縁膜を堆積し、層間絶縁膜と窒化シリコン保護膜をエッチングしてコンタクトホールを形成し、コンタクトホールを介して多結晶シリコンからなる複数の抵抗体を金属配線で接続する。 （もっと読む）

【解決手段】 本発明による半導体装置は、メタル抵抗素子の下面に形成された下面酸化防止絶縁膜と、上面に形成された上面酸化防止絶縁膜と、下面酸化防止絶縁膜及び上面酸化防止絶縁膜とは別工程で、ウェハ全面に堆積した後に異方性エッチングを施しメタル抵抗素子の側面近傍にのみ形成された側面酸化防止絶縁膜とを有する。
【効果】 本発明によれば、メタル抵抗素子が酸化されて抵抗値が上昇するのを防止することができると同時に、加工プロセスを複雑にすることなく金属配線層間の寄生容量の増大を防止することができる。 （もっと読む）

【課題】 半導体層上に形成される絶縁膜の厚さを増大させることなく、絶縁膜の絶縁破壊に対する耐圧の向上を図る半導体装置を提供すること。
【解決手段】 エピタキシャル層３の表面に素子分離膜６を形成する。素子分離膜６の上には、抵抗素子７を形成する。また、エピタキシャル層３における素子分離膜６を挟んで抵抗素子７と対向する部分には、周囲から電気的にフローティングされたＮ型領域４を形成する。これにより、Ｎ型領域４内に広がる空乏層２０を、素子分離膜６を介して抵抗素子７と対向させる。 （もっと読む）

【課題】抵抗素子を備えた半導体集積回路の製造において、抵抗素子の抵抗値バラツキを抑えた製造方法を提供する。
【解決手段】抵抗素子形成工程に等倍露光機を用い一定周期毎に抵抗値の面内バラツキを測定し、そのバラツキを前述の等倍露光機のマスク(レチクル)に寸法補正として反映させることによって、抵抗値のバラツキを抑えた抵抗素子の製造を可能とする。 （もっと読む）

【課題】 基板が低濃度の半導体基板のみからなるＪ−ＦＥＴは、静電破壊耐量は高いが、ノイズ電圧が大きく、ノイズ特性のばらつきも大きい問題があった。一方、ノイズ対策として、高濃度の半導体基板に低濃度の半導体層を積層した基板構造のＪ−ＦＥＴでは、ゲート抵抗の低減によりノイズ電圧を小さくできノイズ特性も安定する反面、静電破壊耐量が劣化する問題があった。
【解決手段】 高濃度半導体基板の条件を、所望の静電破壊耐量が得られる比抵抗及び厚みとし、これに低濃度の半導体層を積層した基板構造とする。これにより静電破壊耐量を劣化させない範囲でノイズ特性のばらつきを抑え、ノイズ電圧を小さくすることができる。また同時にノイズ特性に影響を与えない範囲で静電破壊耐量を向上させることができる。従って、従来構造と比較して市場要求に比較的柔軟に対応できるＪ−ＦＥＴを提供できる。 （もっと読む）

【課題】チップサイズの増大を防ぎ、かつ、電源ノイズに対する耐性が向上した基本セルを提供する。
【解決手段】基板の表面から所定の深さまでの領域に第１の導電性不純物が拡散された第１のウェル拡散層と、第１のウェル拡散層の上に設けられた絶縁膜と、絶縁膜上に設けられた第１のダミーパターンとからなる容量素子を有する。 （もっと読む）

【課題】保持電圧を高くすること、及び小型化の両方を実現出来る横方向シリコン制御整流素子及びこれを備えるＥＳＤ保護素子を提供する。
【解決手段】第１の導電型であるＰ型シリコン基板２上に形成され、Ｐ型シリコン基板２上に形成される第２の導電型であるＮウェル領域３と、Ｎウェル領域３上に形成される第１の導電型であるＰ＋アノード領域４と、Ｐ型シリコン基板２上に形成される第２の導電型であるＮ＋カソード領域７とを備える横方向シリコン制御整流素子において、Ｎウェル領域３に接触して形成される第２の導電型であるＮ型半導体領域２２と、Ｎ型半導体領域２２上に形成される第１の導電型であるＰ型半導体領域２１とを備える。 （もっと読む）

【課題】不揮発性半導体記憶装置において、プロセス変更やパターン面積の増大を招くことなく高抵抗の抵抗素子を作りこむ。
【解決手段】ＮＡＮＤフラッシュメモリにおいて、シリコン基板１の周辺回路領域に抵抗素子Ｒを形成する長方形状の活性領域４を形成すべくＳＴＩ２で区画する。この活性領域４上に第１の絶縁膜７を介して２列に分割した抵抗体５ａ、５ｂを設けている。これは、上面に形成した第２の絶縁膜９に分割用のスリット状開口部９ｂを形成する工程と、第２の導電層１０を分割する工程とが必要となるが、いずれも他の部分の加工工程を利用して形成することができる。また、第１の導電層を２列に分割することで高抵抗を形成するので、パターン面積の増大もない。 （もっと読む）

【目的】低コストで薄い絶縁膜を形成でき、コンタクトホールの開口部を小さくしてチップサイズを縮小化できる半導体装置およびその製造方法を提供する。
【解決手段】隣接する小トレンチ分離抵抗群２２で挟まれた箇所にトレンチ４を形成しない半導体領域２６を形成することで、トレンチ４を埋め込む層間絶縁膜（第２絶縁膜９）の厚さを薄くできる。層間絶縁膜を薄くすることで、コンタクトホール１０の開口部を小さくできてチップサイズを小型化できる。また、コンタクトホール１０を形成するためのエッチング時間が短縮できて製造コストを低減できる。 （もっと読む）