【課題】半導体記憶装置の面積を縮小する技術を提供する。
【解決手段】高抵抗付加型ラッチ回路（１２）と、その高抵抗付加型ラッチ回路（１２）に保持されるデータの読み出しと書込みとを制御する選択回路（１３）とを具備する半導体記憶装置（１１）を構成する。その高抵抗付加型ラッチ回路（１２）は、第１駆動トランジスタ（２２）と、第２駆動トランジスタ（２４）と、第１抵抗（１２１）と、第２抵抗（１２３）とを備えることが好ましい。また、その選択回路（１３）は、第１選択トランジスタ（３１）と、第２選択トランジスタ（３２）とを備えることが好ましい。ここにおいて、その第１抵抗（１２１）と第２抵抗（１２３）とは、サイドウォール状の導電性材料（２１）（２３）で形成されるものである。 （もっと読む）

【課題】半導体装置のサイズの大型化を抑制しつつ、ポリシリコン抵抗の抵抗値が設計値からずれた場合に補正できるようにする。
【解決手段】ポリシリコン抵抗の設計方法は、シリサイド領域１ｂが両端にそれぞれ形成されたポリシリコンにより構成され、シリサイド領域１ｂがコンタクト３へ接続されるポリシリコン抵抗１の、抵抗値を判定する工程を有する。抵抗値が設計値よりも大きい場合には、コンタクト３の位置とポリシリコン抵抗１の形成範囲とを変更せずに、シリサイドブロック膜の形成範囲を狭める補正を行うことによって、ポリシリコン抵抗１の抵抗値を減少させる工程を行う。抵抗値が設計値よりも小さい場合には、コンタクト３の位置を変更せずに、ポリシリコン（シリサイドブロック領域１ａ）の幅を狭める補正を行うことによって、ポリシリコン抵抗１の抵抗値を増大させる工程を行う。 （もっと読む）

【課題】 ＩＣまたはＬＳＩの標準電源電圧用のトランジスタ構成部分ないしはプロセス技術を活用して高電圧動作電界効果トランジスタを該ＩＣ中に作りこむ。
【解決手段】 電界効果トランジスタの動作電圧を大きくするために、ゲートにドレイン電位に応じて変化する電位分布を設ける手段をとる。 （もっと読む）

【課題】バランス抵抗器の接続されたゲート間伝導領域を有するマルチゲート半導体デバイスにおいて、スイッチ素子として使用した際の低挿入損失と素子サイズを抑えつつ、オフ時の非線形性を改善する。
【解決手段】バランス抵抗器４０５のゲート間伝導領域への接続点をゲートの２つの両端より内側に設ける。好ましくはメアンダ状ゲートの屈曲領域４０６１に設ける。 （もっと読む）

【課題】正確な抵抗値を有する抵抗素子を備える半導体装置を提供する。
【解決手段】半導体装置は、半導体基板と、前記半導体基板上に配置された第１導電体と、第１方向における前記第１導電体の両端の上面に形成されたゲート間絶縁膜と、前記ゲート間絶縁膜が除去された第１接続領域を介して前記第１導電体に接続する第２導電体とを備える第１抵抗素子３−１と、前記半導体基板上に配置された第３導電体と、前記第１方向における前記第３導電体の両端の上面に形成された前記ゲート間絶縁膜と、前記ゲート間絶縁膜が除去された第２接続領域を介して前記第３導電体に接続する第４導電体とを備える第２抵抗素子３−２とを具備し、前記第１方向に沿った前記第２接続領域の長さは、前記第１接続領域の長さよりも長い（ＬＥＩ２＞ＬＥＩ１）。 （もっと読む）

【課題】フューズ開口部に起因する水分の浸入における長期信頼性の劣化を防止する半導体装置を提供する。
【解決手段】半導体基板上にフィールド酸化膜を介して抵抗体を設け、抵抗体上に第一の金属配線を設け、第一の金属配線上に吸湿性膜を含む平坦性の良い金属間層間膜を形成する。抵抗体のトリミング用フューズは吸湿性膜を含む金属間層間膜の上に形成することで吸湿性膜の露出を防止する。 （もっと読む）

【課題】サリサイド構造を有するＭＩＳ型電界効果トランジスタにおいて、ゲート電極とソース・ドレインコンタクトとの間の短絡を防止する。
【解決手段】ゲート電極１７５上にはシリサイド層２３０が形成されている。シリサイド層２３０の上面は、シリサイド層２３０の中央から両端に向けて低くなっており、当該両端におけるシリサイド層２３０の上面の高さは、オフセットスペーサ１８０の高さ以下である。 （もっと読む）

【課題】多結晶シリコン抵抗の特性バラツキを抑制する。
【解決手段】結晶粒を有する多結晶シリコン膜（２）と、多結晶シリコン膜（２）の上に設けられ、多結晶シリコン膜（２）の第１端部から第１距離（ｄ１）の位置に配置された第１接続領域（３）と、多結晶シリコン膜（２）の上に設けられ、第１端部と異なる第２端部から第２距離（ｄ２）の位置に設けられた第２接続領域（３）とを具備する多結晶シリコン抵抗（１）を構成する。その多結晶シリコン抵抗（１）おいて、多結晶シリコン膜（２）は、第１端部と第１接続領域（３）との間の第１部分（６）と、第２端部と第２接続領域（３）との間の第２部分（７）と、第１接続領域（３）と第２接続領域（３）との間の第３部分（８）とを具備するものとする。そして、第３部分（８）に含まれる結晶粒の結晶粒径は、第１部分（６）または第２部分（７）に含まれる結晶粒の結晶粒径よりも小さい。 （もっと読む）

【課題】半導体集積回路の設計ＴＡＴの増大を防止する。
【解決手段】レイアウト設計装置は、パッケージに起因して半導体チップに加わるパッケージ応力の応力値の分布を示す応力分布データを読み込む応力分布データ読込み手段３と、半導体チップのチップレイアウトデータから素子レイアウトデータを抽出する素子レイアウトデータ獲得手段７と、半導体チップに搭載される各素子について応力値と素子の特性変動の関係を示した検量線データを保持する検量線データ保持部９と、応力分布データ、素子レイアウトデータ及び検量線データに基づいて各素子についてパッケージ応力による素子特性変動を算出する素子特性変動計算手段１１と、素子特性変動を打ち消すように素子レイアウトデータを補正する素子レイアウト補正手段１３と、補正後素子レイアウトデータを用いてチップレイアウトデータを補正するチップレイアウト補正手段と、を備えている。 （もっと読む）

【課題】信号電圧が電源電圧を正負両方向に越えるようなチップ端子に対し適切に動作するＥＳＤ保護回路を提供する。
【解決手段】ＥＳＤ保護回路は、端子に一端のＰ側が接続されグラウンドに他端のＮ側が接続されるＰＮＰＮ接合と、グラウンドにＰ側が接続されるＰＮ接合のＮ側にソース及びゲートが接続され、前記の端子にドレインが接続されるＰＭＯＳトランジスタとを含む。 （もっと読む）

【課題】同一の不純物量の複数のポリシリコン層からなるが、異なる抵抗値を持つ複数の抵抗素子を有する半導体装置を提供すること。
【解決手段】不純物を含んだ第１ポリシリコン層からなる第１抵抗素子１０と、第１ポリシリコン層と同一面上に設けられ、第１ポリシリコン層と不純物量が同じ第２ポリシリコン層からなる第２抵抗素子２０と、第１抵抗素子１０及び第２抵抗素子２０を覆って設けられている第１層間絶縁層４１と、第１層間絶縁層４１上に、第１層間絶縁層４１を介して第２抵抗素子２０を覆って設けられている第１金属層２１と、を備える半導体装置。 （もっと読む）

【課題】使用した配線用マスクを簡単かつ確実に判別でき、確認工数を削減する。
【解決手段】所定の配線パターンと共に両端に端子を備えた抵抗素子の複数４１、４２、４３、を含む抵抗素子領域を形成するための所定配線用マスクを用いたリソグラフィステップと、半導体ウエハ特有の配線パターンと共に特有の配線パターンに応じて抵抗素子の端子間にて直列およびまたは並列接続された接続配線を含む識別領域５０を形成するための識別配線５１用マスクを用いたリソグラフィステップと、接続配線に接続され露出したパッド１９を形成するためのパッド配線用マスクを用いたリソグラフィステップと、を含む。第１配線層および第２配線層の抵抗素子領域および識別領域の組がＴＥＧチップまたはスクライブラインに形成されている。露出したパッドを介して抵抗素子の直列およびまたは並列接続された接続配線の抵抗値を測定するステップを更に含む。 （もっと読む）

【課題】アナログ回路に利用される抵抗素子の配置領域面積を低減し、抵抗素子の相対精度を向上させる半導体装置及び半導体装置のレイアウト設計方法を提供する。
【解決手段】一の方向に並列配置されたトランジスタ素子（トランジスタ素子Ｑ１及びトランジスタ素子Ｑ２）と、トランジスタ素子上に層間絶縁膜（層間絶縁膜１４）を介して形成された抵抗素子（抵抗素子Ｒ１及び抵抗素子Ｒ２）を有し、平面視において抵抗素子の長さ方向はトランジスタ素子のチャネル幅方向に直交する。 （もっと読む）

【課題】複数に分割された接続部とこれらの接続部の間に形成された抵抗体とが、電極パッドにより良好に接続される半導体装置の製造方法を提供すること。
【解決手段】複数のＦＥＴ１２が化合物半導体基板１１上に並列に形成され、ゲートパッド２７が複数に分割された半導体装置の製造方法であって、化合物半導体基板１１上に抵抗体２２を形成する工程と、抵抗体２２上にこの抵抗体２２を保護する保護パターン２３を形成する工程と、複数のＦＥＴ１２、抵抗体２２および保護パターン２３を含む化合物半導体基板１１上に保護膜２４を形成する工程と、複数のＦＥＴ１２の各電極１３、１４、１５をそれぞれ接続する電極接続部１７、１８、２１上および保護パターン２３上の保護膜２４をエッチングにより除去する工程と、エッチングにより除去した位置に電極パッド２５、２６、２７を形成する工程と、を具備する。 （もっと読む）

【課題】 従来のポリシリコン層を抵抗層とする抵抗素子は、抵抗素子のシート抵抗を例えば１０ＭΩ／□以上に高くしたい場合、所望のシート抵抗が得られない問題があった。この原因は、製造工程中にポリシリコン層上の絶縁膜が帯電することが考えられ、このため設計値より２桁以上も低い値となってしまっていた。また、同一ウエハ内であっても抵抗素子毎に抵抗層のばらつきが大きくなる問題があった。
【解決手段】 ポリシリコン層を抵抗層とする抵抗素子において、抵抗層を被覆する絶縁膜の上に、保護層を設ける。保護層は金属層であり、抵抗素子の配線層や、電極等の金属層と同一金属層で形成できる。保護層は、ポリシリコン層の曲折部が露出するパターンに設ける。また、保護層に固定電位を印加する。固定電位に応じて、異なるシート抵抗が得られる。 （もっと読む）

【課題】ダイオードと電流制限抵抗の配置関係を最適化することにより、半導体集積装置の短辺方向の縮小し、占有面積が狭く製造単価の安い半導体集積装置を実現する。
【解決手段】ダイオードを分割して個々のサイズを小さくし、横方向配置の分割ダイオード１，２間で、かつ横方向配置の分割ダイオード３，４間に電流制限抵抗６を横方向に配置することにより、半導体集積装置の短辺方向の寸法縮小が可能となる静電気保護回路１０のレイアウトを得ることができる。 （もっと読む）

【課題】所定レベルの電圧を早期に生成するとともに、回路規模の増大を防ぐことが可能な半導体装置を提供する。
【解決手段】半導体装置１０１は、第１の電源電圧が供給される第１電源ノードと第１の電源電圧よりも低い第２の電源電圧が供給される第２電源ノードとの間に接続され、第１電源ノードからキャパシタＣが電気的に接続されるべき基準ノードへ電流を流すことにより、キャパシタＣを充電し、基準ノードの電位を所定電圧レベルにするための基準電圧生成回路１１と、第１電源ノードと基準ノードとの間に直列接続された抵抗およびスイッチ、または第１電源ノードと基準ノードとの間に接続されたトランジスタを含み、第１電源ノードから基準ノード経由でキャパシタＣへ電流を流すことにより、基準電圧生成回路１１よりも速くキャパシタＣを充電することが可能な充電加速回路１０とを備える。 （もっと読む）

【課題】振動子が外付けされて発振回路を実現する半導体集積回路において、振動子が外付けされるパッドと内部回路間の配線による浮遊容量の影響を小さくする。
【解決手段】半導体集積回路は、半導体基板と、第１のパッドＰ１に第１の抵抗及Ｒ１及び第１のコンデンサＣ_ＡＣを介して接続の入力端子、及び、第２のパッドＰ２に第２の抵抗Ｒ２及び第３の抵抗Ｒ_Ｄを介して接続の出力端子を有するインバータ３２と、インバータ入力端子と第２の抵抗Ｒ２及び第３の抵抗Ｒ_Ｄの接続点との間に接続され、インバータと共に発振ブロックを構成する帰還素子３３と、第１の抵抗Ｒ１及び第１のコンデンサの接続点と基板電位との間に接続され、第１のパッドと発振ブロックとの間に配置された第２のコンデンサＣ_Ｇと、第２の抵抗Ｒ２及び第３の抵抗Ｒ_Ｄの接続点と基板電位との間に接続され、第２のパッドＰ２と発振ブロック間に配置された第３のコンデンサＣ_Ｄとを具備する。 （もっと読む）

【課題】静電破壊対策においてペレットサイズに影響を与えず、かつレイアウトに影響されない構成とする。
【解決手段】ＦＥＴ領域２００に形成されたＦＥＴと、周囲領域２０２において、基体表面に形成された第１の不純物拡散領域１０６ａと、それぞれ第１の不純物拡散領域１０６ａの一端１０７ａおよび他端１０７ｂ上に形成された第１のオーミックメタル端子１１４ａおよび第２のオーミックメタル端子１１４ｄとを含むゲート抵抗１０７と、平面視において、ゲート抵抗１０７の一端１０７ａとゲート電極１２２との間には、ドレイン不純物拡散領域１０６ｂおよびドレイン電極１１４ｂの組合せ、またはソース不純物拡散領域１０６ｃおよびソース電極１１４ｃの組合せの一方が存在し、当該組合せの一方は、ゲート抵抗１０７の一端１０７ａと他端１０７ｂとを結ぶ直線を遮るように、ＦＥＴ領域２００から延在して形成された遮断部１３４を含む。 （もっと読む）

【課題】SoCにおけるRF・アナログ集積回路のプロトタイピングにおいて，チップ毎に柔軟かつ簡便に短TATで素子パラメータを調整する手段を提供する。
【解決手段】本発明によれば，製造プロセス終了後にダイシングされた集積回路チップの最上部に，単一あるいは小数の金属層，絶縁層などの機能層を積層・パターニングし，インダクタンスや容量素子，抵抗素子，伝送線路などを構成して下地回路と結合したり，あらかじめ下地集積回路中に形成しておいた受動素子等を金属配線層でプログラミングすることにより，下地集積回路のRF・アナログ回路の特性を実チップ上でチップ毎に柔軟に，低コストかつ短TATで調整することができる。 （もっと読む）