【課題】抵抗素子の抵抗値バラツキを低減する。
【解決手段】半導体層３の上面に溝５ａ，５ｂ，５ｃが形成されている。半導体層３の上面に、溝５ａ，５ｂ，５ｃの深さよりも小さい厚みで形成された上層抵抗体７ａ，７ｂが形成されている。半導体層３の溝５ａ，５ｂ，５ｃの底部に、上層抵抗層７ａ，７ｂと同じ厚みで形成された下層抵抗体９ａ，９ｂ，９ｃが形成されている。上層抵抗体７ａ，７ｂと下層抵抗体９ａ，９ｂ，９ｃが直列に接続されて抵抗素子を形成している。溝５ａ，５ｂ，５ｃは半導体層３の上面に対して垂直な側壁をもつ。上層抵抗体７ａ，７ｂと下層抵抗体９ａ，９ｂ，９ｃは、半導体層３への不純物イオン注入によって同時に形成されたものであり、かつ、同じ抵抗率をもつ。 （もっと読む）

【課題】寄生容量が低く、かつ、熱処理による抵抗値の変動が小さい抵抗素子を有する半導体装置を得ることのできる技術を提供する。
【解決手段】スパッタリングターゲット材料としてタンタルを用い、スパッタリングガスとしてアルゴンと窒素との混合ガスを用いた反応性直流スパッタリング法により、窒化タンタル膜からなる厚さ２０ｎｍ、窒素濃度３０原子％未満の第１抵抗層５ａ、及び窒化タンタル膜からなる厚さ５ｎｍ、窒素濃度３０原子％以上の第２抵抗層５ｂを順次形成した後、第１及び第２抵抗層５ａ，５ｂを加工して抵抗素子Ｒ１を形成する。窒素濃度が３０原子％以上の上部領域を設けることにより、配線工程において熱負荷が与えられても抵抗素子Ｒ１の抵抗変動率を１％未満に抑えることができる。 （もっと読む）

【課題】周波数特性に優れた、大電力の入力信号に対応できる、高減衰率の減衰器を提供する。
【解決手段】基板上に設けられた減衰器であって、信号の入力側の第１接点とグランドとの間に設けられた第１配線抵抗と、第１接点より信号の出力側の第２接点とグランドとの間に設けられた第２配線抵抗と、第１接点および第２接点の間に設けられた第３配線抵抗と、を備え、第１配線抵抗は、第２配線抵抗と比較して断面積が大きい、減衰器を提供する。 （もっと読む）

【課題】画素を備える基板上に形成される抵抗素子を信頼性よく形成できる表示装置の提供。
【解決手段】基板上に少なくとも薄膜トランジスタと抵抗素子を備える表示装置であって、
前記基板上に、順次積層された、ゲート電極、絶縁膜、半導体層、および導電体層を有し、
前記抵抗素子は、前記導電体層からなる配線の端部間に形成された前記半導体層を抵抗体として形成され、
前記配線の端部間であって、前記半導体層の上に、当該端部から離間された少なくとも１つの前記導電体層が形成されている。 （もっと読む）

【課題】抵抗体素子の特性のバラつきを低減できるようにした半導体装置の製造方法を提供する。
【解決手段】ＭＯＳトランジスタ１０と薄膜抵抗素子３０とを同一のシリコン基板１上に有する半導体装置の製造方法であって、最上層電極２７を形成した後で、層間絶縁膜４０上に薄膜抵抗素子３０を形成する工程と、この薄膜抵抗素子３０にレーザーアニール処理を施してその特性を改質する工程と、を含む。このような方法によれば、ファーネス又はホットプレートを用いたバッチ式のアニール処理と比べて、ロット内のウエーハ間や、ウエーハ面内の各位置におけるアニール温度のバラつきを低減することができる。また、シリコン基板１全体を加熱するのではなく、薄膜抵抗素子３０のみを所望の温度まで加熱することができるので、レーザーアニールの処理温度を高温度に設定することができる。 （もっと読む）

【課題】バルクシリコン基板で動作が確認されている設計資産を最小限のレイアウト変更によりＳＯＩデバイスへ流用し、プロセスコストが増加しない完全空乏型ＭＯＳトランジスタと混載可能な半導体集積回路を提供する。
【解決手段】バルクシリコンデバイスの設計資産を利用して、ＳＯＩデバイスの回路を形成する半導体集積回路であって、バルクシリコンデバイスにおけるバイポーラトランジスタを、埋め込み酸化膜０１２上に形成するダイオードＤ１、Ｄ２に変えて回路構成したことを特徴とする。 （もっと読む）

【課題】本発明は、ボンディングによって圧力を加えても抵抗値が変動しない半導体装置を提供することを目的とする。
【解決手段】Ｎ形半導体からなる第１の抵抗素子２０及びＰ形半導体からなる第２の抵抗素子２２は、直列接続されている。集積回路１２に電気的に接続された電極１４上にはバンプ１８が設けられている。第１の抵抗素子２０は、バンプ１８とオーバーラップして第１の抵抗値を有する第１のオーバーラップ部２４を含む。第２の抵抗素子２２は、バンプ１８とオーバーラップして第２の抵抗値を有する第２のオーバーラップ部２６を含む。第１のオーバーラップ部２４は、受ける荷重に比例して第１の抵抗値が低下する性質を有する。第２のオーバーラップ部２６は、受ける荷重に比例して第２の抵抗値が増加する性質を有する。第１の抵抗値の低下率は、第２の抵抗値の増加率のｘ倍である。第１の抵抗値は、第２の抵抗値の１／ｘ倍である。 （もっと読む）

【課題】別電源系インタフェース回路を含む集積回路装置の静電破壊耐性を、無理なく、効果的に向上させること。
【解決手段】ゲート絶縁膜の静電破壊を防止するために、ＰＮ接合ダイオード（ＤＩＡ１，ＤＩＡ２）と、拡散抵抗（Ｒ１）とで構成される静電保護回路を形成する。この静電保護回路は、第２の回路ブロック（４００）を構成するゲートアレイの残余の基本セルを用いて構成する。また、第１および第２の低電位電源（ＶＳＳ１とＶＳＳ２）間には、双方向ダイオードからなる静電気保護回路（３５０）を接続する。 （もっと読む）

【課題】 ベースセルのセルサイズを増大させることなく、プルアップ抵抗またはプルダウン抵抗を備えた論理回路を形成することができるゲートアレイ半導体回路装置を実現する。
【解決手段】 ゲートアレイ半導体回路装置は、ゲート電極１３により形成される抵抗Ｒ１と、ポリシリコン抵抗として形成される抵抗Ｒ２と、ＰＭＯＳトランジスタ１１ａまたはＮＭＯＳトランジスタ１２ａのＯＮ抵抗としてそれぞれ形成される抵抗Ｒ３、Ｒ４と、Ｐ＋拡散領域１１またはＮ＋拡散領域１２に存在する抵抗を利用して形成される抵抗Ｒ５と、を形成可能に構成されており、論理回路と、電極配線６１または接地配線６２との間に、抵抗Ｒ１〜Ｒ５から選ばれる少なくとも１つの抵抗を挿入することにより、ベースセル１０のセルサイズを増大させることなく、プルアップ抵抗またはプルダウン抵抗を形成することができる。 （もっと読む）

【課題】金属抵抗素子の形成位置を画定するための写真製版技術における露光時にレジスト膜中に定在波が発生するのを防止して金属抵抗素子の寸法バラツキを低減する。
【解決手段】金属抵抗素子２７の下地絶縁膜２３は、金属抵抗素子２７の長手方向において、金属抵抗素子２７の接続孔２５，２５間における上面の４０％以上の部分を占める上側に凸の１つの曲面を備えている。金属抵抗素子２７はその長手方向において下地絶縁膜２３の曲面に起因して、コンタクト、コンタクト間における上面及び下面の４０％以上の部分を占める上側に凸の１つの曲面を備えている。金属抵抗素子２７の形成位置を画定するための写真製版技術における露光時に、金属抵抗素子２７を形成するための金属膜の上面及び下面で露光光の反射光は上記曲面により散乱されるので、反射光と入射光によるレジスト膜中での定在波の発生が防止される。 （もっと読む）

【課題】抵抗素子を形成するときのレイアウト的な制限が少なく、小面積で高抵抗を確保できる半導体装置を提供する。
【解決手段】抵抗回路１２０，１３０，１４０は、ＳＯＩ層１０３内に形成された、低濃度不純物領域すなわち抵抗素子１２１，１３１，１４１および高濃度不純物領域すなわち抵抗用配線１１２，１２２，１３２，１４２を有する。高濃度不純物領域１１２，１２２，１３２，１４２は、一方の端部が低濃度不純物領域１２１，１３１，１４１の端部に接し、且つ、他方の端部が他の素子（電界効果トランジスタ、他の抵抗素子等）の不純物領域と接する。さらに、高濃度不純物領域１１２，１２２，１３２，１４２上には、シリサイド層１１８，１２３，１３３，１４３が、選択的に形成される。コンタクトやメタル配線を用いずに配線できるのでレイアウトが容易であり、また、シリサイド層を選択的に形成するので高特性である。 （もっと読む）

【課題】トランジスタのゲート耐圧に合せた複数の降伏電圧をもつツェナーダイオードを用いることなく、ゲート保護特性の安定化及び集積回路の集積度向上を実現できるレイアウトを有する半導体集積回路を提供する。
【解決手段】半導体集積回路は、ハイサイドトランジスタ及びローサイドトランジスタよりなるプッシュプル回路と、レベルシフト回路と、ゲート保護回路とを有する高耐圧出力回路を備える。ゲート保護回路は、ツェナーダイオードと、Ｐ型の不純物がドーピングされたＰ型不純物領域よりなる、ツェナーダイオードによる降伏電圧を分圧する分圧抵抗とを有する。分圧抵抗は、Ｎ型の不純物がドーピングされたＮ型不純物領域に囲まれるように配置されている。 （もっと読む）

【課題】半導体装置に形成されている内部回路をＥＳＤによる高電圧から保護する保護回路を小型化する。
【解決手段】保護用のＭＯＳのドレイン領域３２に、ドレイン領域３２を通過する電流経路４４を蛇行させるパターンの絶縁領域４０，４２を配置する。絶縁領域４０，４２のパターン形状を調整することによって、ブレークダウンしたＭＯＳの抵抗値を調整することができる。大きな抵抗が必要とされる場合でも、ドレイン領域３２を長くする必要がない。 （もっと読む）

【課題】位置合わせ等の余裕を必要としない構造の半導体装置とその製造方法を提供する。
【解決手段】ドレイン領域を囲む外壁９とゲート電極４とを、エッチングによって同時に形成し、半導体基板１のドレイン領域とソース領域に低濃度の不純物を拡散して低濃度拡散層５を形成する。更に、ゲート電極５と外壁９の壁面にＴＥＯＳ等の絶縁物によるサイドウォール６，１０を形成し、このサイドウォール６，１０をマスクとして、高濃度不純物を拡散し、ソース電極７とドレイン電極８を形成する。サイドウォールの形成精度は、レジストパターンの位置合わせ精度よりも１桁小さいので、ドレイン電極８形成において、位置合わせのための余裕を殆ど見込む必要がなくなり、チップサイズの小型化が可能になる。 （もっと読む）

【課題】 トランジスタ回路とブリーダー抵抗回路とを備えた半導体装置において、ブリーダー抵抗の抵抗値変動を抑制することを目的とする。
【解決手段】 トランジスタ構造の上に層間絶縁膜１０７を介して金属膜としてバリアメタル膜１０４及び配線膜１０３を積層してなるトランジスタ回路と、ポリシリコン膜よりなるブリーダー抵抗１０２の上に層間絶縁膜１０７を介して金属膜として配線膜１０３を積層するか、ブリーダー抵抗１０２と接合する部分のみをバリアメタル膜１０４としたブブリーダー抵抗回路とを備えるので、ポリシリコン膜であるブリーダー抵抗１０２に及ぶ応力が少なくなり、ブリーダー抵抗１０２の抵抗値変動を抑えることができる。また、トランジスタ回路の配線として用いられる金属膜についてはバリアメタル膜が存在するので、配線の信頼性を損なう事もない。 （もっと読む）

【課題】薄膜抵抗の破壊耐量を低下させることなく薄膜抵抗のトリミングができる半導体装置を提供すること。
【解決手段】半導体基板１０の上に形成される薄膜抵抗５０と、薄膜抵抗５０の半導体基板１０と対向する側とは反対側に絶縁膜７０を介して形成される第１の放熱板８０とを備え、第１の放熱板８０は、薄膜抵抗５０に対向する領域の少なくとも一部を含み、抵抗トリミング用のレーザーが透過可能な第１の開口部８１を有する。 （もっと読む）

【課題】 トリミング位置がずれてもトリミング後の抵抗値がそれほどに変化しないロバストな技術を提供する。
【解決手段】 第１抵抗層パターン６の一端６ａと第２抵抗層パターン８の他端８ｂは第１給電パターン１２によって電源の高圧側に接続されており、第１抵抗層パターン６の他端６ｂと第２抵抗層パターン８の一端８ａは第２給電パターン１４によって電源の低圧側に接続されている。抵抗値調整用パターン１０は、第１抵抗層パターン６の積層部分１４ｂ側の他端６ｂと第１抵抗層パターン６の中間点１６の間が短絡され、第２抵抗層パターン８の中間点１８と一端８ａの間を短絡させることができる。第１抵抗層パターン６と第２抵抗層パターン８の合成抵抗では、一方の抵抗層パターンにおける抵抗値の増大傾向が他方の抵抗層パターンにおける抵抗値の減少傾向で打ち消され、抵抗値の変化を抑制することができる。 （もっと読む）

【課題】抵抗分割回路の実際の抵抗値を設計上の抵抗値に近づけ、より設計値に近い階調電圧を生成する。
【解決手段】抵抗分割回路は、基板上に設定された第１線分と第１線分に並列に隣接する第２線分との間の領域に形成された抵抗素子と、第１線分に接して抵抗素子に所定部位で接続されるタップ部とを備える。抵抗素子の所定部位に対応する箇所に抵抗素子を形成する導電部材が存在しない切り取りが形成される。 （もっと読む）

【課題】階調電圧生成回路の階調補正抵抗素子の抵抗値の変更に伴うコストを低減すること。
【解決手段】本発明の駆動ドライバ（３０）は、階調電圧生成回路（３７）と、制御部（３９）とを具備している。階調電圧生成回路（３７）は、直列接続された複数の階調補正抵抗素子（Ｒ０〜Ｒ６２）を備え、基準電圧（Ｖ０〜Ｖ７）を複数の階調補正抵抗素子（Ｒ０〜Ｒ６２）により分圧して複数の階調電圧を生成する。制御部（３９）は、複数の階調電圧のうちの、表示データ（ＤＡＴＡ）に応じた出力階調電圧を選択して表示部（１０）に出力する。複数の階調補正抵抗素子（Ｒ０〜Ｒ６２）（５５）のうちの、選択階調補正抵抗素子（５５’）と、それ以外の階調補正抵抗素子（５５）は、幅（Ｗ）が異なる。 （もっと読む）

【課題】スパイラルインダクタの占有面積を小さくし、スパイラルインダクタの外力に対する強度を高める。
【解決手段】本発明に係る半導体装置は、スパイラルインダクタと他の回路が同一の半導体基板上に設けられた半導体装置であって、スパイラルインダクタは、互いに分割された第１の導体膜パターン及び第２の導体膜パターンと、第１の導体膜パターンと第２の導体膜パターンを直列に接続し、第１，第２の導体膜パターンよりも高抵抗である高抵抗配線とを有する。 （もっと読む）