半導体装置
【課題】所定レベルの電圧を早期に生成するとともに、回路規模の増大を防ぐことが可能な半導体装置を提供する。
【解決手段】半導体装置101は、第1の電源電圧が供給される第1電源ノードと第1の電源電圧よりも低い第2の電源電圧が供給される第2電源ノードとの間に接続され、第1電源ノードからキャパシタCが電気的に接続されるべき基準ノードへ電流を流すことにより、キャパシタCを充電し、基準ノードの電位を所定電圧レベルにするための基準電圧生成回路11と、第1電源ノードと基準ノードとの間に直列接続された抵抗およびスイッチ、または第1電源ノードと基準ノードとの間に接続されたトランジスタを含み、第1電源ノードから基準ノード経由でキャパシタCへ電流を流すことにより、基準電圧生成回路11よりも速くキャパシタCを充電することが可能な充電加速回路10とを備える。
【解決手段】半導体装置101は、第1の電源電圧が供給される第1電源ノードと第1の電源電圧よりも低い第2の電源電圧が供給される第2電源ノードとの間に接続され、第1電源ノードからキャパシタCが電気的に接続されるべき基準ノードへ電流を流すことにより、キャパシタCを充電し、基準ノードの電位を所定電圧レベルにするための基準電圧生成回路11と、第1電源ノードと基準ノードとの間に直列接続された抵抗およびスイッチ、または第1電源ノードと基準ノードとの間に接続されたトランジスタを含み、第1電源ノードから基準ノード経由でキャパシタCへ電流を流すことにより、基準電圧生成回路11よりも速くキャパシタCを充電することが可能な充電加速回路10とを備える。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置に関し、特に、基準電圧生成回路を備えた半導体装置に関する。
【背景技術】
【0002】
アナログ回路の基準電圧(Vref)およびコモン電圧(Vcom)を生成するための方法として、しばしば抵抗分割が用いられる(たとえば、非特許文献1参照)。この生成方法は、回路規模が小さく簡単に実現できる一方で、電源からの電力とともに伝達されるノイズに対する耐性(Power Supply Rejection:PSR)が弱い。
【0003】
このようなノイズの影響を緩和するため、基準電圧またはコモン電圧が出力される基準ノードは、チップ内部の容量に接続されるだけでなく、しばしばチップ外部に設けられた大きな容量値を持つ容量に接続される。基準ノードの電位を所定電圧レベルにするためには、この容量を充電する必要がある。
【0004】
このため、アナログ回路のパワーダウンが解除されてから基準ノードの電位が所定電圧レベルになるまでには、抵抗値および容量値による時定数で決まる充電時間と、基準ノードの電位が所定電圧レベルに精度良く漸近するまでの時間とが必要となる。
【0005】
ここで、パワーダウンが解除されてから基準ノードの電位が所定電圧レベルに収束するまでの期間は、アナログ回路が精度良く動作しない期間である。このため、このアナログ回路を備えたシステムにおける待ち時間は、たとえば音楽用途のシステムではミュート期間になり、課題となることが多い。すなわち、この待ち時間は、ノイズ対策のために容量値を大きく設定するにつれて数秒等、非常に長くなり、システムの立ち上り時のミュート期間が増大することから、システム構築上問題となる。
【0006】
ノイズ防止用コンデンサを急速に充電することにより、出力電圧が所定の定電圧になるまでの時間を短縮するための構成の一例が、特開2006−42524号公報(特許文献1)に開示されている。すなわち、外部から入力された制御信号に応じて入力電圧を所定の定電圧に変換して出力する定電圧回路であって、上記制御信号に応じて、入力電圧を所定の定電圧に変換して出力する定電圧発生回路部と、上記定電圧を出力する上記定電圧発生回路部の出力端に接続された第1コンデンサと、上記第1コンデンサの充電を行なう第2コンデンサと、上記制御信号に応じて上記第2コンデンサの充放電制御を行なうスイッチ回路部とを備える。上記スイッチ回路部は、上記制御信号によって定電圧発生回路部が所定の定電圧の出力を停止する場合、第2コンデンサに上記入力電圧を印加して第2コンデンサの充電を行なうとともに第2コンデンサの第1コンデンサへの放電を遮断する。そして、上記スイッチ回路部は、上記制御信号によって定電圧発生回路部が所定の定電圧の出力を開始する場合、第2コンデンサへの上記入力電圧の印加を遮断するとともに第2コンデンサに充電された電荷を第1コンデンサに放電して第1コンデンサの充電を行なう。
【先行技術文献】
【特許文献】
【0007】
【特許文献1】特開2006−42524号公報
【非特許文献】
【0008】
【非特許文献1】"Delta-Sigma Data Converters Theory, Design, and Simulation",IEEE Press(ISBN 0-7803-1045-4)
【発明の概要】
【発明が解決しようとする課題】
【0009】
しかしながら、特許文献1に記載の構成では、急速充電用の容量が別途必要になり、チップ面積が増大してしまうか、あるいはチップの外付け部品が増加してしまうという問題点があった。
【0010】
この発明は、上述の課題を解決するためになされたもので、その目的は、所定レベルの電圧を早期に生成するとともに、回路規模の増大を防ぐことが可能な半導体装置を提供することである。
【課題を解決するための手段】
【0011】
本発明の一実施例の形態の半導体装置は、要約すれば、第1電源ノードと基準ノードとの間に直列接続された抵抗およびスイッチ、または上記第1電源ノードと上記基準ノードとの間に接続されたトランジスタを含み、上記第1電源ノードから上記基準ノード経由で上記キャパシタへ電流を流すことにより、基準電圧生成回路よりも速く上記キャパシタを充電することが可能な充電加速回路を備える。
【0012】
また本発明の他の実施例の形態の半導体装置は、要約すれば、第1電源ノードから基準ノードに流れる電流の経路をなす第1の素子と、上記基準ノードから第2電源ノードに流れる電流の経路をなす第2の素子とを含み、上記基準ノードに第1の電源電圧より小さく第2の電源電圧より大きい基準電圧を生成する基準電圧生成回路と、第1の期間において第1および第2のトランジスタを同時に導通させて上記第1のトランジスタを介して上記第1電源ノードから上記基準ノードに電流を流すと共に上記第2のトランジスタを介して上記基準ノードから上記第2電源ノードに電流を流し、第2の期間において上記第1および第2のトランジスタを同時に非導通とする充電加速回路とを備える。
【発明の効果】
【0013】
本発明の一実施例の形態によれば、急速充電用の容量を別途設けることなく、キャパシタを充電するための期間を短くすることができる。したがって、所定レベルの電圧を早期に生成するとともに、回路規模の増大を防ぐことができる。
【図面の簡単な説明】
【0014】
【図1】本発明の第1の実施の形態に係る半導体装置の構成を示す図である。
【図2】本発明の第1の実施の形態に係る基準電圧生成部の比較例の構成を示す図である。
【図3】基準電圧生成部100における各制御信号および基準ノード電位を示す図である。
【図4】本発明の第1の実施の形態に係る基準電圧生成部の構成を示す図である。
【図5】基準電圧生成部101における各制御信号および基準ノード電位を示す図である。
【図6】本発明の第2の実施の形態に係る基準電圧生成部の構成を示す図である。
【図7】基準電圧生成部102における各制御信号、基準ノード電位および電流を示す図である。
【図8】基準電圧生成部102のレイアウトを概念的に示す図である。
【図9】基準電圧生成部102のレイアウトの他の例を概念的に示す図である。
【図10】本発明の第2の実施の形態に係る基準電圧生成部の変形例の構成を示す図である。
【図11】本発明の第2の実施の形態に係る基準電圧生成部の変形例の構成を示す図である。
【図12】本発明の第3の実施の形態に係る基準電圧生成部の構成を示す図である。
【図13】基準電圧生成部103における各制御信号、基準ノード電位および電流を示す図である。
【図14】本発明の第3の実施の形態に係る基準電圧生成部の変形例の構成を示す図である。
【図15】図14に示す基準電圧生成部における各制御信号、基準ノード電位および電流を示す図である。
【図16】本発明の第4の実施の形態に係る基準電圧生成部の構成を示す図である。
【図17】本発明の第5の実施の形態に係る基準電圧生成部の構成を示す図である。
【図18】基準電圧生成部105における各制御信号および基準ノード電位を示す図である。
【図19】基準電圧生成部105のレイアウトを概念的に示す図である。
【図20】本発明の第6の実施の形態に係る基準電圧生成部の構成を示す図である。
【発明を実施するための形態】
【0015】
以下、本発明の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【0016】
<第1の実施の形態>
図1は、本発明の第1の実施の形態に係る半導体装置の構成を示す図である。
【0017】
図1を参照して、半導体装置201は、A/D変換器1と、信号処理部2と、D/A変換器3と、ロジックコントローラ4と、基準電圧生成部101A,101Bと、外部端子EXTIN,EXTOUT,EXTC1,EXTC2,EXTC3とを備える。
【0018】
半導体装置201の外部にキャパシタC1,C2が設けられている。キャパシタC1は、外部端子EXTC1に接続された第1端と、接地ノードVssに接続された第2端とを有する。キャパシタC2は、外部端子EXTC2,EXTC3に接続された第1端と、接地ノードVssに接続された第2端とを有する。キャパシタC1,C2の容量値はたとえば100μF程度である。
【0019】
基準電圧生成部101A,101Bは、基準電圧Vref1,Vref2をそれぞれ生成する。
【0020】
A/D変換器1は、外部端子EXTIN経由で外部から受けたアナログ信号AINをデジタル信号に変換して信号処理部2へ出力する。A/D変換器1は、基準電圧生成部101Aから受けた基準電圧Vref1を用いて上記アナログ/デジタル変換を行なう。アナログ信号AINは、たとえば音楽用メディアの再生データがデジタル/アナログ変換された信号である。具体的には、A/D変換器1は演算増幅器(いわゆるオペアンプ)を含み、この演算増幅器の一方入力端子に基準電圧Vref1が与えられ、他方入力端子にアナログ信号が与えられる。
【0021】
信号処理部2は、A/D変換器1から受けたデジタル信号に種々の信号処理を行ない、この信号処理によって得られたデジタル信号をD/A変換器3へ出力する。
【0022】
D/A変換器3は、信号処理部2から受けたデジタル信号をアナログ信号AOUTに変換し、アナログ信号AOUTを外部端子EXTOUT経由で外部へ出力する。D/A変換器3は、外部端子EXTC2,EXTC3経由で基準電圧生成部101Bから受けた基準電圧Vref2を用いて上記デジタル/アナログ変換を行なう。具体的には、D/A変換器3は演算増幅器(いわゆるオペアンプ)を含み、この演算増幅器の一方入力端子に基準電圧Vref2が与えられ、他方入力端子にアナログ信号が与えられる。
【0023】
ロジックコントローラ4は、半導体装置201における各機能ブロックを制御する。ロジックコントローラ4は、A/D変換器1、信号処理部2、D/A変換器3、ロジックコントローラ4および基準電圧生成部101A,101Bへパワーダウン信号等の制御信号を出力する。
【0024】
以下、基準電圧生成部101A,101Bの各々を基準電圧生成部101と称する場合がある。また、キャパシタC1,C2の各々をキャパシタCと称する場合がある。また、外部端子EXTC1,EXTC2の各々を外部端子EXTCと称する場合がある。また、基準電圧Vref1,Vref2の各々を基準電圧Vrefと称する場合がある。
【0025】
[比較例(基準電圧生成部100)]
図2は、本発明の第1の実施の形態に係る基準電圧生成部の比較例の構成を示す図である。
【0026】
図2を参照して、基準電圧生成部100は、基準電圧生成回路11を含む。基準電圧生成回路11は、抵抗R1,R2と、スイッチSW1,SW2とを含む。基準電圧生成部100は、半導体装置201における基準電圧生成部101A,101Bの比較例である。
【0027】
図2において、PDはロジックコントローラ4が出力するパワーダウン信号を示す。PDBは、パワーダウン信号PDの論理レベルを反転した信号を示す。
【0028】
基準電圧生成部100は、キャパシタCが電気的に接続されるべき基準ノードRefを有する。基準電圧生成回路11は、電源電圧Vddが供給される電源ノードVddと電源電圧Vddよりも低い接地電圧Vssが供給される接地ノードVssとの間に接続されている。基準電圧生成回路11は、電源ノードVddから基準ノードRefへ電流を流すことにより、キャパシタCを充電し、基準ノードRefの電位を所定電圧レベルにする。基準ノードRefにおける電圧が基準電圧Vrefである。
【0029】
抵抗R1およびスイッチSW1は、電源ノードVddと基準ノードRefとの間に直列接続されている。抵抗R2およびスイッチSW2は、接地ノードVssと基準ノードRefとの間に直列接続されている。より詳細には、スイッチSW1は、電源ノードVddに接続された第1端と、第2端とを有する。抵抗R1は、スイッチSW1の第2端に接続された第1端と、基準ノードRefを介して外部端子EXTCに接続された第2端とを有する。抵抗R2は、基準ノードRefを介して外部端子EXTCに接続された第1端と、第2端とを有する。スイッチSW2は、抵抗R2の第2端に接続された第1端と、接地ノードVssに接続された第2端とを有する。
【0030】
スイッチSW1は、たとえばPチャネルMOSトランジスタであり、パワーダウン信号PDBが論理ローレベルのときにオンし、論理ハイレベルのときにオフする。スイッチSW2は、たとえばNチャネルMOSトランジスタであり、パワーダウン信号PDが論理ハイレベルのときにオンし、論理ローレベルのときにオフする。
【0031】
抵抗R1および抵抗R2の各々は、基準ノードRefが所定レベルに収束した後の通常時において消費電力を低減できるように、十分に大きい抵抗値を有する。
【0032】
図3は、基準電圧生成部100における各制御信号および基準ノード電位を示す図である。
【0033】
図3を参照して、時刻t1においてパワーダウンが解除され、パワーダウン信号PDが論理ハイレベルに遷移し、パワーダウン信号PDBが論理ローレベルに遷移する。そうすると、スイッチSW1およびSW2がオンすることにより、電源ノードVddから抵抗R1を介して基準ノードRefへ電流が流れ、キャパシタCが充電され、基準ノードRefの電位が、抵抗R1の抵抗値および抵抗R2の抵抗値の比で決まる電圧値に制御される。
【0034】
基準電圧生成部100のパワーダウンが解除されてから基準ノードRefの電位が所定電圧レベルになるまでには、キャパシタCを充電するための期間T1と、基準ノードRefの電位が所定電圧レベルに精度良く漸近するまでの期間T2とが必要となり、長時間を要する。
【0035】
ここで、期間T1の長さは、抵抗値および容量値による時定数で決まる。すなわち、抵抗R1,R2の抵抗値をR1,R2とし、キャパシタCの容量値をCとすると、この時定数は、(R1//R2)×Cで決まる。ただし、(R1//R2)は、抵抗R1,R2の並列合成抵抗値を示す。
【0036】
基準電圧生成部100を備えたシステムにおける待ち時間すなわち期間T1およびT2は、たとえば音楽用途のシステムではミュート期間になり、課題となることが多い。この待ち時間は、ノイズ対策などのためにキャパシタCの容量値を大きく設定するにつれて数秒等、非常に長くなり、システムの立ち上り時のミュート期間が増大することから、システム構築上問題となる。
【0037】
本発明の第1の実施の形態に係る基準電圧生成部101では、上記のような基準電圧生成部100の問題点を解決する。
【0038】
[基準電圧生成部101]
次に、本発明の第1の実施の形態に係る基準電圧生成部について図面を用いて説明する。なお、本発明の第1の実施の形態において、基準電圧生成部100と同一または相当部分には基準電圧生成部100と同一符号を付してその説明は繰り返さない。すなわち、以下で説明する内容以外は基準電圧生成部100と同様である。
【0039】
図4は、本発明の第1の実施の形態に係る基準電圧生成部の構成を示す図である。
図4を参照して、基準電圧生成部101は、基準電圧生成部100と比べて、さらに、充電加速回路10を備える。充電加速回路10は、抵抗R11と、スイッチSW11とを含む。図4において、STUP_Pはロジックコントローラ4が出力する制御信号を示す。
【0040】
充電加速回路10は、電源ノードVddと基準ノードRefとの間に接続されている。充電加速回路10は、電源ノードVddから基準ノードRef経由でキャパシタCへ電流を流すことにより、基準電圧生成回路11よりも速くキャパシタCを充電することが可能である。
【0041】
抵抗R11は、電源ノードVddと基準ノードRefとの間において抵抗R1およびスイッチSW1と並列接続され、抵抗R1よりも抵抗値が小さい。スイッチSW11は、電源ノードVddと基準ノードRefとの間において抵抗R11と直列接続されている。より詳細には、スイッチSW11は、電源ノードVddに接続された第1端と、第2端とを有する。抵抗R11は、スイッチSW11の第2端に接続された第1端と、基準ノードRefを介して外部端子EXTCに接続された第2端とを有する。
【0042】
スイッチSW11は、たとえばPチャネルMOSトランジスタであり、制御信号STUP_Pが論理ローレベルのときにオンし、論理ハイレベルのときにオフする。
【0043】
図5は、基準電圧生成部101における各制御信号および基準ノード電位を示す図である。
【0044】
図5を参照して、充電加速回路10は、基準電圧生成回路11が基準ノードRefの電位を所定電圧レベルに到達させるためにキャパシタCを充電する期間T1において、電源ノードVddから基準ノードRef経由でキャパシタCへ電流を流す。たとえば、充電加速回路10は、パワーダウン解除に同期して、すなわち制御信号STUP_Pが論理ハイレベルから論理ローレベルになるとキャパシタCへの電流供給動作を開始する。そして、充電加速回路10は、基準ノードRefの電位が所定電圧レベルに到達した後、キャパシタCへ電流を流す動作を停止する。
【0045】
より詳細には、時刻t1においてパワーダウンが解除され、パワーダウン信号PDが論理ハイレベルに遷移し、パワーダウン信号PDBが論理ローレベルに遷移し、制御信号STUP_Pが論理ローレベルに遷移する。そうすると、スイッチSW1およびSW2がオンすることにより、電源ノードVddから抵抗R1を介して基準ノードRefへ電流が流れ、キャパシタCが充電され、基準ノードRefの電位が、抵抗R1の抵抗値および抵抗R2の抵抗値の比で決まる電圧値に制御される。また、スイッチSW11がオンすることにより、電源ノードVddから抵抗R11を介して基準ノードRefへ電流が流れ、キャパシタCが充電される。すなわち、時刻t1から時刻t2までの期間T1において、基準ノードRefは基準電圧生成回路11および充電加速回路12によって充電される。
【0046】
次に、基準ノードRefの電位が十分に上昇した時刻t2において、制御信号STUP_Pが論理ハイレベルに遷移する。そうすると、スイッチSW11がオフすることにより、充電加速回路10によるキャパシタCへの電流供給が停止する。このとき、基準ノードRefの電位は基準電圧生成回路11によって所定電圧レベルになるように制御されたままであり、基準ノードRefの電位は時刻t3において所定電圧レベルに収束する。時刻t2から時刻t3までの期間T2が基準ノードRefの所定レベルへの収束期間となる。
【0047】
ところで、特許文献1に記載の構成では、急速充電用の容量が別途必要になり、チップ面積が増大してしまうか、あるいはチップの外付け部品が増加してしまうという問題点があった。しかしながら、本発明の第1の実施の形態に係る基準電圧生成部では、充電加速回路10が、電源ノードVddから基準ノードRef経由でキャパシタCへ電流を流すことにより、基準電圧生成回路11よりも速くキャパシタCを充電する。このような構成により、急速充電用の容量を別途設けることなく、図5に示すように基準電圧生成部100と比べてキャパシタCを充電するための期間T1を短くすることができる。したがって、本発明の第1の実施の形態に係る基準電圧生成部では、所定レベルの電圧を早期に生成するとともに、回路規模の増大を防ぐことができる。
【0048】
なお、本発明の第1の実施の形態に係る基準電圧生成部101では、充電加速回路10は、電源ノードVddと基準ノードRefとの間に直列接続された抵抗R11およびスイッチSW11を含む構成であるとしたが、これに限定するものではない。充電加速回路10が、後述する図12に示すように、電源ノードVddと基準ノードRefとの間に直列接続されたNチャネルMOSトランジスタM15を含む構成であってもよい。NチャネルMOSトランジスタM15は、抵抗R11およびスイッチSW11の役割を兼ねるものである。
【0049】
次に、本発明の他の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【0050】
<第2の実施の形態>
本実施の形態は、第1の実施の形態に係る半導体装置と比べて充電加速回路の構成を変更した半導体装置に関する。以下で説明する内容以外は第1の実施の形態に係る半導体装置と同様である。
【0051】
基準電圧生成部101では、基準電圧生成部100と比べてキャパシタCを充電するための期間T1を短くすることが可能となった。しかしながら、基準電圧生成部101では、キャパシタCの充電レベルを制御することが困難である。たとえば、図5に示すように過充電などが起こってしまい、基準ノードRefの電位が所定電圧レベルに収束するまでの期間T2が長くなる場合がある。
【0052】
本発明の第2の実施の形態に係る基準電圧生成部102では、上記のような基準電圧生成部101の問題点を解決する。
【0053】
[基準電圧生成部102]
次に、本発明の第2の実施の形態に係る基準電圧生成部について図面を用いて説明する。なお、本発明の第2の実施の形態において、基準電圧生成部101と同一または相当部分には基準電圧生成部100と同一符号を付してその説明は繰り返さない。すなわち、以下で説明する内容以外は基準電圧生成部101と同様である。
【0054】
図6は、本発明の第2の実施の形態に係る基準電圧生成部の構成を示す図である。
図6を参照して、基準電圧生成部102は、基準電圧生成部101と比べて、充電加速回路10の代わりに充電加速回路12を備える。充電加速回路12は、抵抗R11,R12と、スイッチSW11,SW12とを含む。
【0055】
抵抗R1(第1の素子)は、電源電圧Vddが供給される電源ノードVddとキャパシタCが電気的に接続されるべき基準ノードRefとの間に接続されている。抵抗R1は、電源ノードVddから基準ノードRefに流れる電流の経路をなす。抵抗R2(第2の素子)は、基準ノードRefと接地電圧Vssが供給される接地ノードVssとの間に接続されている。抵抗R2は、基準ノードRefから接地ノードVssに流れる電流の経路をなす。基準電圧生成回路11は、基準ノードRefに電源電圧Vddより小さく接地電圧Vssより大きい基準電圧を生成する。
【0056】
図6において、STUP_Nはロジックコントローラ4が出力する制御信号を示す。
充電加速回路12は、電源ノードVddと接地ノードVssとの間に接続されている。充電加速回路12は、電源ノードVddから基準ノードRef経由でキャパシタCへ電流を流すことにより、基準電圧生成回路11よりも速くキャパシタCを充電することが可能である。さらに、充電加速回路12は、キャパシタCを充電するとき、電源ノードVddからの電流をキャパシタCと、接地ノードVss(抵抗R12経由)とへ分岐して流す。
【0057】
抵抗R11は、電源ノードVddと基準ノードRefとの間において抵抗R1およびスイッチSW1と並列接続され、抵抗R1よりも抵抗値が小さい。抵抗R12は、接地ノードVssと基準ノードRefとの間において抵抗R2と並列接続され、抵抗R2よりも抵抗値が小さい。スイッチSW11は、電源ノードVddと基準ノードRefとの間において抵抗R11と直列接続されている。スイッチSW12は、接地ノードVssと基準ノードRefとの間において抵抗R12と直列接続されている。より詳細には、スイッチSW11は、電源ノードVddに接続された第1端と、第2端とを有する。抵抗R11は、スイッチSW11の第2端に接続された第1端と、基準ノードRefを介して外部端子EXTCに接続された第2端とを有する。抵抗R12は、基準ノードRefを介して外部端子EXTCに接続された第1端と、第2端とを有する。スイッチSW12は、抵抗R12の第2端に接続された第1端と、接地ノードVssに接続された第2端とを有する。
【0058】
スイッチSW11は、たとえばPチャネルMOSトランジスタであり、制御信号STUP_Pが論理ローレベルのときにオンし、論理ハイレベルのときにオフする。スイッチSW12は、たとえばNチャネルMOSトランジスタであり、制御信号STUP_Nが論理ハイレベルのときにオンし、論理ローレベルのときにオフする。
【0059】
図7は、基準電圧生成部102における各制御信号、基準ノード電位および電流を示す図である。
【0060】
図7において、I1は、電源ノードVddから基準ノードRefへ向かって抵抗R1を通して流れる電流を示し、I11は、電源ノードVddから基準ノードRefへ向かって抵抗R11を通して流れる電流を示し、I2は、基準ノードRefから接地ノードVssへ向かって抵抗R2を通して流れる電流を示し、I12は、基準ノードRefから接地ノードVssへ向かって抵抗R12を通して流れる電流を示す。
【0061】
図7を参照して、期間T1にスイッチSW11を通して流れる電流I11は、期間T2において抵抗R1を通して流れる電流I1より大きい。また、期間T1にスイッチSW12を通して流れる電流I12は、期間T2において抵抗R2を通して流れる電流I2より大きい。
【0062】
電流I1,I2は、飽和すると同じ電流値i1になる。また、電流I11,I12は、飽和すると同じ電流値i0になる。
【0063】
充電加速回路12は、期間T1においてスイッチSW11およびSW12を同時に導通させてスイッチSW11を介して電源ノードVddから基準ノードRefに電流を流すと共にスイッチSW12を介して基準ノードRefから接地ノードVssに電流を流す。また、充電加速回路12は、期間T2においてはスイッチSW11およびSW12を同時に非導通とする。
【0064】
より詳細には、充電加速回路12は、基準電圧生成回路11が基準ノードRefの電位を所定電圧レベルに到達させるためにキャパシタCを充電する期間T1において、電源ノードVddから基準ノードRef経由でキャパシタCへ電流を流す。たとえば、充電加速回路12は、パワーダウン解除に同期して、すなわち制御信号STUP_Pが論理ハイレベルから論理ローレベルになり、制御信号STUP_Nが論理ローレベルから論理ハイレベルになるとキャパシタCへの電流供給動作を開始する。そして、充電加速回路12は、基準ノードRefの電位が所定電圧レベルに到達した後、キャパシタCへ電流を流す動作を停止する。
【0065】
さらに、充電加速回路12は、パワーダウンが再び指示されて基準電圧生成回路11が基準ノードRefへ電流を流す動作を停止すると、キャパシタCから抵抗R12を介して接地ノードVssへ電流を流すことによりキャパシタCを放電する。これにより、キャパシタCの放電を加速することが可能となる。
【0066】
より詳細には、時刻t1においてパワーダウンが解除され、パワーダウン信号PDが論理ハイレベルに遷移し、パワーダウン信号PDBが論理ローレベルに遷移し、制御信号STUP_Pが論理ローレベルに遷移し、制御信号STUP_Nが論理ハイレベルに遷移する。そうすると、スイッチSW1およびSW2がオンすることにより、電源ノードVddから抵抗R1を介して基準ノードRefへ電流が流れ、キャパシタCが充電され、基準ノードRefの電位が、抵抗R1の抵抗値および抵抗R2の抵抗値の比で決まる電圧値に制御される。また、スイッチSW11およびSW12がオンすることにより、電源ノードVddから抵抗R11を介して基準ノードRefへ電流が流れ、キャパシタCが充電され、基準ノードRefの電位が、抵抗R11の抵抗値および抵抗R12の抵抗値の比で決まる電圧値に制御される。すなわち、時刻t1から時刻t2までの期間T1において、基準ノードRefは基準電圧生成回路11および充電加速回路12によって所定電圧レベルへ向かって充電される。
【0067】
次に、基準ノードRefの電位が十分に上昇した時刻t2において、制御信号STUP_Pが論理ハイレベルに遷移し、制御信号STUP_Nが論理ローレベルに遷移する。そうすると、スイッチSW11およびSW12がオフすることにより、充電加速回路12によるキャパシタCへの電流供給が停止する。このとき、基準ノードRefの電位は基準電圧生成回路11によって所定電圧レベルになるように制御されたままであり、基準ノードRefの電位は時刻t3において所定電圧レベルに収束する。
【0068】
次に、時刻t4においてパワーダウンが再び指示され、パワーダウン信号PDが論理ローレベルに遷移し、パワーダウン信号PDBが論理ハイレベルに遷移し、制御信号STUP_Nが論理ハイレベルに遷移する。そうすると、スイッチSW1およびSW2がオフすることにより、基準電圧生成回路11による基準ノードRefの電位制御が停止する。また、スイッチSW11がオフした状態においてスイッチSW12がオンすることにより、キャパシタCに蓄えられた電荷が外部端子EXTC、抵抗R12およびスイッチSW12経由で接地ノードVssへ放電される。
【0069】
次に、キャパシタCの電荷が十分に放電された時刻t5において、制御信号STUP_Nが論理ローレベルに遷移する。そうすると、スイッチSW12がオフすることにより、充電加速回路12によるキャパシタCの放電動作が停止する。
【0070】
充電加速回路12は、基準電圧生成回路11と同じ回路構成を有し、パワーダウン解除後の一定期間、基準電圧生成回路11よりも多くの電流を基準ノードRefへ流す。たとえば、充電加速回路12が図6に示すように直列接続された複数の抵抗素子を用いて構成される場合には、充電加速回路12において、基準電圧生成回路11の抵抗比と略同じ抵抗比を有するように、かつ基準電圧生成回路11よりも低い抵抗値を有するように回路定数が設定される。すなわち、抵抗値に関し、抵抗R1は抵抗R11より大きく、抵抗R2は抵抗R12より大きい。また、抵抗値に関し、抵抗R1に対する抵抗R2の比は、抵抗R11に対する抵抗R12の比と略等しい。
【0071】
具体的には、抵抗R1,R2,R11,R12の抵抗値をそれぞれR1,R2,R11,R12とすると、R1:R2=R11:R12、R11<<R1、およびR12<<R2の関係を満たすように、抵抗R1,R2,R11,R12の抵抗値が設定される。
【0072】
このように、基準電圧生成部102では、充電加速回路12は、基準電圧生成回路11の抵抗比と略同じ抵抗比を有するため、時刻t2において、充電加速直後の基準ノードRefの電位を、所定レベルすなわち本来期待する電圧値に近い値に精度良く制御することが可能となる。このため、基準ノードRefの電位を所定レベルに設定するまでの期間T2を短縮することができる。
【0073】
したがって、本発明の第2の実施の形態に係る半導体装置では、基準ノードRefに接続される外部容量を急速に充電することができ、かつ急速充電直後の基準ノードRefの電位を所定電圧レベルに近い値に制御することが可能となるため、システムを構築した際の待ち時間を短縮することができる。
【0074】
特許文献1の図2におけるPMOSトランジスタM1およびNMOSトランジスタM3は、一見すると、図6に示すスイッチSW11およびSW12にそれぞれ対応する。しかしながら、特許文献1の図2において、PMOSトランジスタM1およびNMOSトランジスタM3がオンするとき、NMOSトランジスタM2はオフ状態であることから、入力電圧Vddの供給ノードからPMOSトランジスタM1およびNMOSトランジスタM2を経由して基準ノードRefに相当するノードBへ電流を流す経路は発生しない。
【0075】
一方、基準電圧生成部102では、キャパシタCへの充電は、電源ノードVddからスイッチSW11および抵抗R11を通して流れる電流によって行なわれる。図4に示す基準電圧生成部101のように、スイッチSW11および抵抗R11の経路のみを有する場合、キャパシタCを充電しすぎると基準ノードRefが所定電圧レベルを超えてしまい、充電加速回路10の非アクティブ後(図5のt2以降)に基準電圧発生回路11が基準ノードRefを所定電圧レベルに戻すまでに時間を要してしまう。
【0076】
これに対して、基準電圧生成部102では、電源ノードVddからスイッチSW11および抵抗R11を通して基準ノードRefへの経路で電流を流すと同時に基準ノードRefから抵抗R12およびスイッチSW12を通して接地ノードVssへの経路で電流を流すことで過充電を抑えることができる。
【0077】
本発明の第2の実施の形態に係る基準電圧生成部は、たとえば、A/DコンバータおよびD/Aコンバータの基準電圧を生成する回路ブロックに適用され、特に、オーディオ用など高精度なA/DコンバータおよびD/Aコンバータに有効である。
【0078】
図8は、基準電圧生成部102のレイアウトを概念的に示す図である。
図8を参照して、抵抗R1は、紙面横方向に配列された複数のユニット抵抗素子URを含み、各ユニット抵抗素子URは配線LNを介して接続されている。同様に、抵抗R2は、紙面横方向に配列された複数のユニット抵抗素子URを含み、各ユニット抵抗素子URは配線LNを介して接続されている。抵抗R1およびR2の各ユニット抵抗素子URは紙面横方向に整列して配置されている。
【0079】
抵抗R1およびR2と同一形状のユニット抵抗素子URが、抵抗R11およびR12として配置されている。これにより、ユニット抵抗素子のミスマッチによる電位のずれを緩和でき、キャパシタCの充放電時間を加速することができる。
【0080】
抵抗R11は、抵抗R1の左側に抵抗R1の各ユニット抵抗素子URと整列して配置されている。抵抗R12は、抵抗R2の右側に抵抗R2の各ユニット抵抗素子URと整列して配置されている。
【0081】
スイッチSW1およびSW11は、たとえばゲート電極Gを有するトランジスタによって構成され、抵抗R1およびR11の近傍に、紙面横方向に整列して配置されている。スイッチSW2およびSW12は、たとえばゲート電極Gを有するトランジスタによって構成され、抵抗R2およびR12の近傍に、紙面横方向に整列して配置されている。
【0082】
抵抗R1、抵抗R11、スイッチSW1およびスイッチSW11と、抵抗R2、抵抗R12、スイッチSW2およびスイッチSW12とは、基準ノードRefに対応する配線LNに対してそれぞれ線対称に配置されている。
【0083】
以上のようなレイアウトにより、基準電圧生成部102を小面積で実現することができる。
【0084】
図9は、基準電圧生成部102のレイアウトの他の例を概念的に示す図である。
図9を参照して、この基準電圧生成部102は、互いに並んで配置された複数のポリシリコン層を有する。これら複数のポリシリコン層は、抵抗R1,R2,R11,R12と、抵抗R1,R2,R11,R12を挟むように配置されたダミー素子DM1〜DM6とを構成する。すなわち、基準電圧生成部102は、抵抗R1の近傍に配置されたダミー素子DM1〜DM3と、抵抗R2の近傍に配置されたダミー素子DM4〜DM6とを含む。ダミー素子DM1〜DM3は、抵抗R1の左側に抵抗R1の各ユニット抵抗素子URと整列して配置されている。ダミー素子DM4〜DM6は、抵抗R2の右側に抵抗R2の各ユニット抵抗素子URと整列して配置されている。抵抗R11は、抵抗R1に最も近いダミー素子DM3によって形成される。抵抗R12は、抵抗R2に最も近いダミー素子DM6によって形成される。
【0085】
このように、ダミー素子を用いる構成により、高精度に基準電圧を生成することが可能となる。また、ダミー素子を抵抗R11およびR12に流用することで、基準電圧生成部102を小面積で実現することができる。
【0086】
その他の構成および動作は第1の実施の形態に係る半導体装置と同様であるため、ここでは詳細な説明を繰り返さない。
【0087】
なお、ダミー素子DM1〜DM6は接地ノードVssに接続されているが、電源ノードVddに接続されてもよい。
【0088】
また、基準電圧生成部におけるスイッチおよび抵抗の配置は、図6に示す配置に限定するものではなく、たとえば以下の図10および図11に示すようにしてもよい。
【0089】
図10は、本発明の第2の実施の形態に係る基準電圧生成部の変形例の構成を示す図である。
【0090】
図10を参照して、この基準電圧生成部は、基準電圧生成部102と比べて、スイッチSW2を含まない構成である。このような構成により、スイッチによって発生するノイズを低減することができる。
【0091】
図11は、本発明の第2の実施の形態に係る基準電圧生成部の変形例の構成を示す図である。
【0092】
図11を参照して、基準電圧生成回路11において、抵抗R1は、電源ノードVddに接続された第1端と、第2端とを有する。スイッチSW1は、抵抗R1の第2端に接続された第1端と、基準ノードRefを介して外部端子EXTCに接続された第2端とを有する。スイッチSW2は、基準ノードRefを介して外部端子EXTCに接続された第1端と、第2端とを有する。抵抗R2は、スイッチSW2の第2端に接続された第1端と、接地ノードVssに接続された第2端とを有する。
【0093】
充電加速回路12において、抵抗R11は、電源ノードVddに接続された第1端と、第2端とを有する。スイッチSW11は、抵抗R11の第2端に接続された第1端と、基準ノードRefを介して外部端子EXTCに接続された第2端とを有する。スイッチSW12は、基準ノードRefを介して外部端子EXTCに接続された第1端と、第2端とを有する。抵抗R12は、スイッチSW12の第2端に接続された第1端と、接地ノードVssに接続された第2端とを有する。
【0094】
このように、各スイッチを基準ノードRef側に配置することにより、各スイッチによって発生するノイズを低減することが可能となる。
【0095】
次に、本発明の他の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【0096】
<第3の実施の形態>
本実施の形態は、第2の実施の形態に係る半導体装置と比べて基準電圧生成部の実現方法を変更した半導体装置に関する。以下で説明する内容以外は第2の実施の形態に係る半導体装置と同様である。
【0097】
図12は、本発明の第3の実施の形態に係る基準電圧生成部の構成を示す図である。
図12を参照して、基準電圧生成部103は、基準電圧生成回路31と、充電加速回路13と、インタフェース回路21とを含む。基準電圧生成回路31は、PチャネルMOSトランジスタM1,M3と、NチャネルMOSトランジスタM2,M4,M5,M6とを含む。充電加速回路13は、PチャネルMOSトランジスタM11,M13と、NチャネルMOSトランジスタM12,M14,M15,M16とを含む。インタフェース回路21は、ダイオードD1,D2と、抵抗R21とを含む。なお、基準電圧生成部103がMOSトランジスタを含む構成に限らず、電界効果トランジスタを含む構成であればよい。
【0098】
本発明の第3の実施の形態に係る半導体装置におけるチップにはパッドPDCが設けられ、このパッドPDCは半導体装置のパッケージに設けられた外部端子EXTCにワイヤボンディングを介して接続されている。
【0099】
基準電圧生成回路31において、PチャネルMOSトランジスタM1は、電源ノードVddに接続されたソースと、ドレインと、パワーダウン信号PDBを受けるゲートとを有する。NチャネルMOSトランジスタM2は、PチャネルMOSトランジスタM1のドレインに接続されたドレインと、接地ノードVssに接続されたソースと、パワーダウン信号PDBを受けるゲートとを有する。PチャネルMOSトランジスタM3は、基準ノードRefに接続されたソースと、ドレインと、パワーダウン信号PDBを受けるゲートとを有する。NチャネルMOSトランジスタM4は、PチャネルMOSトランジスタM3のドレインに接続されたドレインと、接地ノードVssに接続されたソースと、パワーダウン信号PDBを受けるゲートとを有する。NチャネルMOSトランジスタM5(第1の素子)は、電源ノードVddに接続されたドレインと、基準ノードRefに接続されたソースと、PチャネルMOSトランジスタM1のドレインに接続されたゲートとを有する。NチャネルMOSトランジスタM6(第2の素子)は、基準ノードRefに接続されたドレインと、接地ノードVssに接続されたソースと、PチャネルMOSトランジスタM3のドレインに接続されたゲートとを有する。
【0100】
充電加速回路13において、PチャネルMOSトランジスタM11は、電源ノードVddに接続されたソースと、ドレインと、制御信号STUP_Pを受けるゲートとを有する。NチャネルMOSトランジスタM12は、PチャネルMOSトランジスタM11のドレインに接続されたドレインと、接地ノードVssに接続されたソースと、制御信号STUP_Pを受けるゲートとを有する。PチャネルMOSトランジスタM13は、基準ノードRefに接続されたソースと、ドレインと、制御信号STUP_Nを受けるゲートとを有する。NチャネルMOSトランジスタM14は、PチャネルMOSトランジスタM13のドレインに接続されたドレインと、接地ノードVssに接続されたソースと、制御信号STUP_Nを受けるゲートとを有する。NチャネルMOSトランジスタM15は、電源ノードVddに接続されたドレインと、基準ノードRefに接続されたソースと、PチャネルMOSトランジスタM11のドレインに接続されたゲートとを有する。NチャネルMOSトランジスタM16は、基準ノードRefに接続されたドレインと、接地ノードVssに接続されたソースと、PチャネルMOSトランジスタM13のドレインに接続されたゲートとを有する。
【0101】
インタフェース回路21において、ダイオードD1は、電源ノードVddに接続されたカソードと、パッドPDCに接続されたアノードとを有する。ダイオードD2は、パッドPDCに接続されたカソードと、接地ノードVssに接続されたアノードとを有する。抵抗R21は、基準ノードRefに接続された第1端と、パッドPDCに接続された第2端とを有する。
【0102】
PチャネルMOSトランジスタM5およびNチャネルMOSトランジスタM6の各々は、基準ノードRefが所定レベルに収束した後の通常時において消費電力を低減できるように、十分に大きいオン抵抗値を有する。
【0103】
図13は、基準電圧生成部103における各制御信号、基準ノード電位および電流を示す図である。
【0104】
図13において、I5は、電源ノードVddから基準ノードRefへ向かってNチャネルMOSトランジスタM5を通して流れる電流を示し、I15は、電源ノードVddから基準ノードRefへ向かってNチャネルMOSトランジスタM15を通して流れる電流を示し、I6は、基準ノードRefから接地ノードVssへ向かってNチャネルMOSトランジスタM6を通して流れる電流を示し、I16は、基準ノードRefから接地ノードVssへ向かってNチャネルMOSトランジスタM16を通して流れる電流を示す。
【0105】
図13を参照して、期間T1にNチャネルMOSトランジスタM15を通して流れる電流I15は、期間T2においてNチャネルMOSトランジスタM5を通して流れる電流I5より大きい。また、期間T1にNチャネルMOSトランジスタM16を通して流れる電流I16は、期間T2においてNチャネルMOSトランジスタM6を通して流れる電流I6より大きい。
【0106】
電流I5,I6は、飽和すると同じ電流値i1になる。また、電流I15,I16は、飽和すると同じ電流値i0になる。
【0107】
充電加速回路13は、期間T1において電源ノードVddとNチャネルMOSトランジスタM15の制御電極との接続経路を形成し、基準ノードRefとNチャネルMOSトランジスタM16の制御電極との接続経路を形成する。すなわち、充電加速回路13は、期間T1においてNチャネルMOSトランジスタM15およびM16を同時に導通させてNチャネルMOSトランジスタM15を介して電源ノードVddから基準ノードRefに電流を流すと共にNチャネルMOSトランジスタM16を介して基準ノードRefから接地ノードVssに電流を流す。また、充電加速回路13は、期間T2においてはNチャネルMOSトランジスタM15およびM16を同時に非導通とする。
【0108】
より詳細には、時刻t1においてパワーダウンが解除され、パワーダウン信号PDBが論理ローレベルに遷移し、制御信号STUP_Pが論理ローレベルに遷移し、制御信号STUP_Nが論理ローレベルに遷移する。そうすると、NチャネルMOSトランジスタM5およびM6がそれぞれダイオード接続される。すなわち、PチャネルMOSトランジスタM1がオンし、NチャネルMOSトランジスタM2がオフするため、NチャネルMOSトランジスタM5がオンする。また、PチャネルMOSトランジスタM3がオンし、NチャネルMOSトランジスタM4がオフするため、NチャネルMOSトランジスタM6がオンする。これにより、電源ノードVddからNチャネルMOSトランジスタM5を介して基準ノードRefへ電流が流れ、キャパシタCが充電され、基準ノードRefの電位が、NチャネルMOSトランジスタM5のオン抵抗値およびNチャネルMOSトランジスタM6のオン抵抗値の比で決まる電圧値に制御される。
【0109】
また、NチャネルMOSトランジスタM15およびM16がそれぞれダイオード接続される。すなわち、PチャネルMOSトランジスタM11がオンし、NチャネルMOSトランジスタM12がオフするため、NチャネルMOSトランジスタM15がオンする。また、PチャネルMOSトランジスタM13がオンし、NチャネルMOSトランジスタM14がオフするため、NチャネルMOSトランジスタM16がオンする。これにより、電源ノードVddからNチャネルMOSトランジスタM15を介して基準ノードRefへ電流が流れ、キャパシタCが充電され、基準ノードRefの電位が、NチャネルMOSトランジスタM15のオン抵抗値およびNチャネルMOSトランジスタM16のオン抵抗値の比で決まる電圧値に制御される。
【0110】
すなわち、時刻t1から時刻t2までの期間T1において、基準ノードRefは基準電圧生成回路31および充電加速回路13によって所定電圧レベルへ向かって充電される。
【0111】
次に、基準ノードRefの電位が十分に上昇した時刻t2において、制御信号STUP_Pが論理ハイレベルに遷移し、制御信号STUP_Nが論理ハイレベルに遷移する。そうすると、PチャネルMOSトランジスタM11がオフし、NチャネルMOSトランジスタM12がオンするため、NチャネルMOSトランジスタM15がオフする。また、PチャネルMOSトランジスタM13がオフし、NチャネルMOSトランジスタM14がオンするため、NチャネルMOSトランジスタM16がオフする。これにより、充電加速回路13によるキャパシタCへの電流供給が停止する。このとき、基準ノードRefの電位は基準電圧生成回路31によって所定電圧レベルになるように制御されたままであり、基準ノードRefの電位は時刻t3において所定電圧レベルに収束する。
【0112】
次に、時刻t4においてパワーダウンが再び指示され、パワーダウン信号PDBが論理ハイレベルに遷移し、制御信号STUP_Nが論理ローレベルに遷移する。そうすると、PチャネルMOSトランジスタM1がオフし、NチャネルMOSトランジスタM2がオンするため、NチャネルMOSトランジスタM5がオフする。また、PチャネルMOSトランジスタM3がオフし、NチャネルMOSトランジスタM4がオンするため、NチャネルMOSトランジスタM6がオフする。これにより、基準電圧生成回路31による基準ノードRefの電位制御が停止する。また、NチャネルMOSトランジスタM16がダイオード接続される。すなわち、PチャネルMOSトランジスタM13がオンし、NチャネルMOSトランジスタM14がオフするため、NチャネルMOSトランジスタM16がオンする。NチャネルMOSトランジスタM15がオフした状態においてNチャネルMOSトランジスタM16がオンすることにより、キャパシタCに蓄えられた電荷が外部端子EXTC、パッドPDC、インタフェース回路21およびNチャネルMOSトランジスタM16経由で接地ノードVssへ放電される。
【0113】
次に、キャパシタCの電荷が十分に放電された時刻t5において、制御信号STUP_Nが論理ハイレベルに遷移する。そうすると、NチャネルMOSトランジスタM16がオフすることにより、充電加速回路13によるキャパシタCの放電動作が停止する。
【0114】
充電加速回路13は、基準電圧生成回路31と同じ回路構成を有し、パワーダウン解除後の一定期間、基準電圧生成回路31よりも多くの電流を基準ノードRefへ流す。たとえば、充電加速回路13が図10に示すように直列接続された複数のトランジスタを用いて構成される場合には、充電加速回路13において、基準電圧生成回路31の抵抗比と略同じ抵抗比を有するように、かつ基準電圧生成回路31よりも低い抵抗値を有するように回路定数が設定される。
【0115】
具体的には、NチャネルMOSトランジスタM5,M6,M15,M16のオン抵抗値をそれぞれR5,R6,R15,R16とすると、R5:R6=R15:R16、R15<<R5、およびR16<<R6の関係を満たすように、NチャネルMOSトランジスタM5,M6,M15,M16のオン抵抗値が設定される。
【0116】
すなわち、(ゲート長/ゲート幅)の値に関し、NチャネルMOSトランジスタM15はNチャネルMOSトランジスタM5より小さく、NチャネルMOSトランジスタM16はNチャネルMOSトランジスタM6より小さい。また、(ゲート長/ゲート幅)の値に関し、NチャネルMOSトランジスタM15に対するNチャネルMOSトランジスタM16の比は、NチャネルMOSトランジスタM5に対するNチャネルMOSトランジスタM6の比と略等しい。
【0117】
具体的には、NチャネルMOSトランジスタM5,M6,M15,M16のゲート幅をそれぞれW5,W6,W15,W16とし、ゲート長をそれぞれL5,L6,L15,L16とすると、L5/W5:L6/W6=L15/W15:L16/W16、L15/W15<<L5/W5、およびL16/W16<<L6/W6の関係を満たすように、NチャネルMOSトランジスタM5,M6,M15,M16のゲート幅およびゲート長が設定される。
【0118】
このように、基準電圧生成部103では、充電加速回路13は、基準電圧生成回路31の抵抗比と略同じ抵抗比を有するため、時刻t2において、充電加速後の基準ノードRefの電位を、所定レベルすなわち本来期待する電圧値に近い値に精度良く制御することが可能となる。このため、基準ノードRefの電位を所定レベルに設定するまでの期間T2を短縮することができる。
【0119】
したがって、本発明の第3の実施の形態に係る基準電圧生成部では、基準ノードRefに接続される外部容量を急速に充電することができ、かつ急速充電直後の基準ノードRefの電位を所定電圧レベルに近い値に制御することが可能となるため、システムを構築した際の待ち時間を短縮することができる。
【0120】
特許文献1の図2におけるPMOSトランジスタM1およびNMOSトランジスタM3は、一見すると、図12に示すNチャネルMOSトランジスタM15およびM16にそれぞれ対応する。しかしながら、特許文献1の図2において、PMOSトランジスタM1およびNMOSトランジスタM3がオンするとき、NMOSトランジスタM2はオフ状態であることから、入力電圧Vddの供給ノードからPMOSトランジスタM1およびNMOSトランジスタM2を経由して基準ノードRefに相当するノードBへ電流を流す経路は発生しない。
【0121】
一方、基準電圧生成部103では、キャパシタCへの充電は、電源ノードVddからNチャネルMOSトランジスタM15を通して流れる電流によって行なわれる。図4に示す基準電圧生成部101のように、スイッチSW11および抵抗R11の経路のみを有する場合、キャパシタCを充電しすぎると基準ノードRefが所定電圧レベルを超えてしまい、充電加速回路10の非アクティブ後(図5のt2以降)に基準電圧発生回路11が基準ノードRefを所定電圧レベルに戻すまでに時間を要してしまう。
【0122】
これに対して、基準電圧生成部103では、電源ノードVddからNチャネルMOSトランジスタM15を通して基準ノードRefへの経路で電流を流すと同時に基準ノードRefからNチャネルMOSトランジスタM16を通して接地ノードVssへの経路で電流を流すことで過充電を抑えることができる。これは、後述する図14,16に示す各基準電圧生成部でも同様である。
【0123】
また、基準電圧生成部103では、ダイオード接続されるトランジスタを用いることにより、パワーダウンを行なうためのスイッチの役割をNチャネルMOSトランジスタM5,M6,M15,M16が兼ねることから、基準電圧生成部102のようにスイッチを別途設ける必要がなくなる。これにより、スイッチのオン抵抗の誤差を取り除くことができるため、基準ノードRefの電位を所望のレベルにより近い値に加速充電することが可能になる。
【0124】
なお、図12においてNチャネルMOSトランジスタM15およびM16はそれぞれ1つのトランジスタで示されている。しかしながら、NチャネルMOSトランジスタM15およびM16は、それぞれ並列に接続された複数のトランジスタで構成されてもよい。たとえばNチャネルMOSトランジスタM15およびM16の各々を、並列接続された複数のトランジスタで構成する場合、上記「L5/W5:L6/W6=L15/W15:L16/W16、L15/W15<<L5/W5、およびL16/W16<<L6/W6」の関係は、実効的なゲート長およびゲート幅で比較することになる。
【0125】
たとえば、L15/W15=1/20の場合、NチャネルMOSトランジスタM15として5つのトランジスタを並列に接続し、各トランジスタの(ゲート長/ゲート幅)=1/4とすれば、実効的なL15/W15は1/20となる。
【0126】
図14は、本発明の第3の実施の形態に係る基準電圧生成部の変形例の構成を示す図である。
【0127】
図14を参照して、この基準電圧生成部は、基準電圧生成回路31におけるPチャネルMOSトランジスタM3およびNチャネルMOSトランジスタM4のゲートがパワーダウン信号PDBを受けず、接地ノードVssに接続された構成である。
【0128】
PチャネルMOSトランジスタM3は常時オンし、NチャネルMOSトランジスタM4は常時オフする。
【0129】
これにより、キャパシタCの放電時、PチャネルMOSトランジスタM3およびNチャネルMOSトランジスタM4経由で接地ノードVssへ電流を流すことができるため、キャパシタCの放電時間を短縮することができる。
【0130】
図15は、図14に示す基準電圧生成部における各制御信号、基準ノード電位および電流を示す図である。
【0131】
図15を参照して、図14に示す基準電圧生成部でも、図13に示すようなパワーダウン信号および制御信号を採用してもよいが、前述のようにPチャネルMOSトランジスタM3およびNチャネルMOSトランジスタM4経由で接地ノードVssへ電流を流すことができるため、時刻t4において制御信号STUP_Nを論理ハイレベルに遷移する必要がなくなる。これにより、ロジックコントローラ4の制御の簡易化を図ることができる。
【0132】
また、時刻t4以降は、電流駆動能力の小さいNチャネルMOSトランジスタM6がキャパシタCを放電するための電流I6を流すため、基準ノードRefの波形は図13と比べてなだらかになる、すなわち基準ノードRefの電位低下は図13と比べて緩やかになる。
【0133】
その他の構成および動作は第2の実施の形態に係る半導体装置と同様であるため、ここでは詳細な説明を繰り返さない。
【0134】
次に、本発明の他の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【0135】
<第4の実施の形態>
本実施の形態は、第3の実施の形態に係る半導体装置と比べて基準電圧生成部の構成を変更した半導体装置に関する。以下で説明する内容以外は第3の実施の形態に係る半導体装置と同様である。
【0136】
図16は、本発明の第4の実施の形態に係る基準電圧生成部の構成を示す図である。
図16を参照して、基準電圧生成部104は、基準電圧生成回路32と、充電加速回路14と、インタフェース回路21,22とを含む。基準電圧生成回路32は、PチャネルMOSトランジスタM21と、抵抗R24(第1の素子)と、抵抗R25(第2の素子)とを含む。充電加速回路14は、充電加速回路13と比べて、さらに、NチャネルMOSトランジスタ15のソースと基準ノードRefとの間に接続された抵抗R26を含む。
【0137】
本発明の第4の実施の形態に係る半導体装置におけるチップにはパッドPDC1,PDC2が設けられ、パッドPDC1,PDC2は、半導体装置のパッケージに設けられた外部端子EXTC11,EXTC12にワイヤボンディングを介してそれぞれ接続されている。キャパシタCは、外部端子EXTC11,EXTC12に接続された第1端と、接地ノードVssに接続された第2端とを有する。
【0138】
基準電圧生成回路32において、PチャネルMOSトランジスタM21は、電源ノードVddに接続されたソースと、ドレインと、パワーダウン信号PDBを受けるゲートとを有する。抵抗R24は、PチャネルMOSトランジスタM21のドレインに接続された第1端と、基準ノードRefに接続された第2端とを有する。抵抗R25は、基準ノードRefに接続された第1端と、接地ノードVssに接続された第2端とを有する。
【0139】
インタフェース回路21において、ダイオードD1は、電源ノードVddに接続されたカソードと、パッドPDC1に接続されたアノードとを有する。ダイオードD2は、パッドPDC1に接続されたカソードと、接地ノードVssに接続されたアノードとを有する。抵抗R21は、基準ノードRefに接続された第1端と、パッドPDC1に接続された第2端とを有する。
【0140】
インタフェース回路22において、ダイオードD3は、電源ノードVddに接続されたカソードと、パッドPDC2に接続されたアノードとを有する。ダイオードD4は、パッドPDC2に接続されたカソードと、接地ノードVssに接続されたアノードとを有する。抵抗R22は、第1端と、パッドPDC2に接続された第2端とを有する。抵抗R22の第1端における電圧が基準電圧Vrefとなる。
【0141】
抵抗R24および抵抗R25の各々は、基準ノードRefが所定レベルに収束した後の通常時において消費電力を低減できるように、十分に大きい抵抗値を有する。また、抵抗R24および抵抗R25は、NチャネルMOSトランジスタM15およびM16のオン抵抗値よりも大きい抵抗値を有する。抵抗R24および抵抗R25は、たとえば略同じ抵抗値を有する。抵抗R26はPチャネルMOSトランジスタM21のオン抵抗の影響を補正するために設けられ、抵抗R24および抵抗R25よりもかなり小さい抵抗値を有する。なお、必要に応じて抵抗R26を削除し、NチャネルMOSトランジスタM15を基準ノードRefに直接接続してもよい。
【0142】
基準電圧生成部104における各制御信号および基準ノード電位は図13に示すものと同様である。基準電圧生成部104の動作について、図13を参照しながら基準電圧生成部103と異なる点についてのみ説明する。
【0143】
図13を参照して、時刻t1においてパワーダウンが解除され、パワーダウン信号PDBが論理ローレベルに遷移し、制御信号STUP_Pが論理ローレベルに遷移し、制御信号STUP_Nが論理ローレベルに遷移する。そうすると、PチャネルMOSトランジスタM21がオンすることにより、電源ノードVddからPチャネルMOSトランジスタM21および抵抗R24を介して基準ノードRefへ電流が流れ、キャパシタCが充電され、基準ノードRefの電位が、抵抗R24の抵抗値および抵抗R25の抵抗値の比で決まる電圧値に制御される。
【0144】
次に、時刻t4においてパワーダウンが再び指示され、パワーダウン信号PDが論理ローレベルに遷移し、パワーダウン信号PDBが論理ハイレベルに遷移し、制御信号STUP_Nが論理ローレベルに遷移する。そうすると、PチャネルMOSトランジスタM21がオフすることにより、基準電圧生成回路32による基準ノードRefの電位制御が停止する。
【0145】
その他の構成および動作は第3の実施の形態に係る半導体装置と同様であるため、ここでは詳細な説明を繰り返さない。
【0146】
抵抗分割によってちょうどVdd/2の電位を基準電圧Vrefとして生成するような場合には、基準電圧生成部104のような構成を採用することも可能である。
【0147】
次に、本発明の他の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【0148】
<第5の実施の形態>
本実施の形態は、第2の実施の形態に係る半導体装置と比べて充電加速回路の構成を変更した半導体装置に関する。以下で説明する内容以外は第2の実施の形態に係る半導体装置と同様である。
【0149】
基準電圧生成部102では、抵抗素子のばらつきによる影響はある程度許容されるものの、各スイッチのオン抵抗を合わせこむことが困難であるため、基準電圧Vrefの値を正確に設定することが困難な場合がある。
【0150】
本発明の第5の実施の形態に係る基準電圧生成部105では、上記のような基準電圧生成部102の問題点を解決する。
【0151】
本発明の第5の実施の形態において、基準電圧生成部102と同一または相当部分には基準電圧生成部102と同一符号を付してその説明は繰り返さない。すなわち、以下で説明する内容以外は基準電圧生成部102と同様である。
【0152】
図17は、本発明の第5の実施の形態に係る基準電圧生成部の構成を示す図である。
図17を参照して、基準電圧生成部105は、基準電圧生成部102と比べて、充電加速回路12の代わりに充電加速回路15を備える。充電加速回路15は、レプリカ回路K1〜Knを含む。レプリカ回路K1〜Knの各々は、基準電圧生成回路11と同一の回路構成および同一の回路定数を有し、互いに並列接続されている。レプリカ回路K1〜Knは、電源ノードVddと接地ノードVssとの間に接続されている。
【0153】
図18は、基準電圧生成部105における各制御信号および基準ノード電位を示す図である。
【0154】
図18を参照して、時刻t1においてパワーダウンが解除され、パワーダウン信号PDが論理ハイレベルに遷移し、パワーダウン信号PDBが論理ローレベルに遷移し、制御信号STUP_Pが論理ローレベルに遷移し、制御信号STUP_Nが論理ハイレベルに遷移する。そうすると、スイッチSW1およびSW2がオンすることにより、電源ノードVddから抵抗R1を介して基準ノードRefへ電流が流れ、キャパシタCが充電され、基準ノードRefの電位が、抵抗R1の抵抗値および抵抗R2の抵抗値の比で決まる電圧値に制御される。また、レプリカ回路K1〜Knの各々におけるスイッチSW11およびSW12がオンすることにより、電源ノードVddからレプリカ回路K1〜Knの各々における抵抗R11を介して基準ノードRefへ電流が流れ、キャパシタCが充電され、基準ノードRefの電位が、抵抗R11の抵抗値および抵抗R12の抵抗値の比で決まる電圧値に制御される。すなわち、時刻t1から時刻t2までの期間T1において、基準ノードRefは基準電圧生成回路11および充電加速回路15によって所定電圧レベルへ向かって充電される。
【0155】
次に、基準ノードRefの電位が十分に上昇した時刻t2において、制御信号STUP_Pが論理ハイレベルに遷移し、制御信号STUP_Nが論理ローレベルに遷移する。そうすると、レプリカ回路K1〜Knの各々におけるスイッチSW11およびSW12がオフすることにより、充電加速回路15によるキャパシタCへの電流供給が停止する。このとき、基準ノードRefの電位は基準電圧生成回路11によって所定電圧レベルになるように制御されたままであり、基準ノードRefの電位は時刻t3において所定電圧レベルに収束する。
【0156】
次に、時刻t4においてパワーダウンが再び指示され、パワーダウン信号PDが論理ローレベルに遷移し、パワーダウン信号PDBが論理ハイレベルに遷移し、制御信号STUP_Nが論理ハイレベルに遷移する。そうすると、スイッチSW1およびSW2がオフすることにより、基準電圧生成回路11による基準ノードRefの電位制御が停止する。また、レプリカ回路K1〜Knの各々におけるスイッチSW11がオフした状態においてスイッチSW12がオンすることにより、キャパシタCに蓄えられた電荷が外部端子EXTC、レプリカ回路K1〜Knの各々における抵抗R12およびスイッチSW12経由で接地ノードVssへ放電される。
【0157】
次に、キャパシタCの電荷が十分に放電された時刻t5において、制御信号STUP_Nが論理ローレベルに遷移する。そうすると、レプリカ回路K1〜Knの各々におけるスイッチSW12がオフすることにより、充電加速回路15によるキャパシタCの放電動作が停止する。
【0158】
図19は、基準電圧生成部105のレイアウトを概念的に示す図である。
図19を参照して、抵抗R1は、紙面横方向に配列された複数のユニット抵抗素子URを含み、各ユニット抵抗素子URは配線LNを介して接続されている。同様に、抵抗R2は、紙面横方向に配列された複数のユニット抵抗素子URを含み、各ユニット抵抗素子URは配線LNを介して接続されている。抵抗R1およびR2の各ユニット抵抗素子URは紙面横方向に整列して配置されている。
【0159】
レプリカ回路K1〜Knの各々において、抵抗R1およびR2と同一形状の、紙面横方向に配列された複数のユニット抵抗素子URが、抵抗R11およびR12として配置されている。これにより、ユニット抵抗素子のミスマッチによる電位のずれを緩和でき、キャパシタCの充放電時間を加速することができる。
【0160】
基準電圧生成回路11およびレプリカ回路K1〜Knは、基準ノードRefに対応する配線LN、電源ノードVddに対応する配線LN、および接地ノードVssに対応する配線LNを介して互いに接続され、紙面縦方向に整列して配置されている。
【0161】
スイッチSW1およびSW11は、たとえばゲート電極Gを有するトランジスタによって構成され、抵抗R1およびR11の近傍にそれぞれ配置されている。スイッチSW2およびSW12は、たとえばゲート電極Gを有するトランジスタによって構成され、抵抗R2およびR12の近傍にそれぞれ配置されている。
【0162】
基準電圧生成回路11において、抵抗R1およびスイッチSW1と、抵抗R2およびスイッチSW2とは、基準ノードRefに対応する配線LNに対してそれぞれ線対称に配置されている。また、レプリカ回路K1〜Knの各々において、抵抗R11およびスイッチSW11と、抵抗R12およびスイッチSW12とは、基準ノードRefに対応する配線LNに対してそれぞれ線対称に配置されている。
【0163】
その他の構成および動作は第2の実施の形態に係る半導体装置と同様であるため、ここでは詳細な説明を繰り返さない。
【0164】
本発明の第5の実施の形態に係る基準電圧生成部では、レプリカ回路K1〜Knを充電加速回路15として用いることにより、充電加速直後の基準ノードRefの電位をプロセスおよび温度等の条件に依存することなく所望の電位に設定することができる。すなわち、基準電圧生成部102と比べて、充電加速直後の基準ノードRefの電位をさらに高精度に制御することができ、システムを構築した際の待ち時間を短縮することができる。また、放電経路が増加することで、放電時間をさらに短縮することができる。
【0165】
次に、本発明の他の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【0166】
<第6の実施の形態>
本実施の形態は、第3の実施の形態に係る半導体装置と比べて充電加速回路の構成を変更した半導体装置に関する。以下で説明する内容以外は第3の実施の形態に係る半導体装置と同様である。
【0167】
基準電圧生成部103および104では、標準プロセス条件におけるオン抵抗の合わせこみは可能であるが、プロセスバラツキなどによる誤差が生じる場合がある。すなわち、基準電圧生成回路11による基準ノードRefの設定電位と、充電加速回路10による基準ノードRefの設定電位とを正確に一致させることが困難な場合がある。
【0168】
本発明の第6の実施の形態に係る基準電圧生成部105では、上記のような基準電圧生成部103および104の問題点を解決する。
【0169】
本発明の第6の実施の形態において、基準電圧生成部103と同一または相当部分には基準電圧生成部103と同一符号を付してその説明は繰り返さない。すなわち、以下で説明する内容以外は基準電圧生成部103と同様である。
【0170】
図20は、本発明の第6の実施の形態に係る基準電圧生成部の構成を示す図である。
図20を参照して、基準電圧生成部106は、基準電圧生成部103と比べて、充電加速回路13の代わりに充電加速回路16を備える。充電加速回路16は、レプリカ回路K1〜Knを含む。レプリカ回路K1〜Knの各々は、基準電圧生成回路31と同一の回路構成および同一の回路定数を有し、互いに並列接続されている。レプリカ回路K1〜Knは、電源ノードVddと接地ノードVssとの間に接続されている。
【0171】
基準電圧生成部106における各制御信号および基準ノード電位は図13に示すものと同様である。基準電圧生成部106の動作について、図13を参照しながら説明する。
【0172】
図13を参照して、時刻t1においてパワーダウンが解除され、パワーダウン信号PDBが論理ローレベルに遷移し、制御信号STUP_Pが論理ローレベルに遷移し、制御信号STUP_Nが論理ローレベルに遷移する。そうすると、NチャネルMOSトランジスタM5およびM6がそれぞれダイオード接続される。すなわち、PチャネルMOSトランジスタM1がオンし、NチャネルMOSトランジスタM2がオフするため、NチャネルMOSトランジスタM5がオンする。また、PチャネルMOSトランジスタM3がオンし、NチャネルMOSトランジスタM4がオフするため、NチャネルMOSトランジスタM6がオンする。これにより、電源ノードVddからNチャネルMOSトランジスタM5を介して基準ノードRefへ電流が流れ、キャパシタCが充電され、基準ノードRefの電位が、NチャネルMOSトランジスタM5のオン抵抗値およびNチャネルMOSトランジスタM6のオン抵抗値の比で決まる電圧値に制御される。
【0173】
また、レプリカ回路K1〜Knの各々におけるNチャネルMOSトランジスタM15およびM16がそれぞれダイオード接続される。すなわち、PチャネルMOSトランジスタM11がオンし、NチャネルMOSトランジスタM12がオフするため、NチャネルMOSトランジスタM15がオンする。また、PチャネルMOSトランジスタM13がオンし、NチャネルMOSトランジスタM14がオフするため、NチャネルMOSトランジスタM16がオンする。これにより、電源ノードVddからレプリカ回路K1〜Knの各々におけるNチャネルMOSトランジスタM15を介して基準ノードRefへ電流が流れ、キャパシタCが充電され、基準ノードRefの電位が、NチャネルMOSトランジスタM15のオン抵抗値およびNチャネルMOSトランジスタM16のオン抵抗値の比で決まる電圧値に制御される。
【0174】
すなわち、時刻t1から時刻t2までの期間T1において、基準ノードRefは基準電圧生成回路11および充電加速回路16によって所定電圧レベルへ向かって充電される。
【0175】
次に、基準ノードRefの電位が十分に上昇した時刻t2において、制御信号STUP_Pが論理ハイレベルに遷移し、制御信号STUP_Nが論理ハイレベルに遷移する。そうすると、レプリカ回路K1〜Knの各々において、PチャネルMOSトランジスタM11がオフし、NチャネルMOSトランジスタM12がオンするため、NチャネルMOSトランジスタM15がオフする。また、レプリカ回路K1〜Knの各々において、PチャネルMOSトランジスタM13がオフし、NチャネルMOSトランジスタM14がオンするため、NチャネルMOSトランジスタM16がオフする。これにより、充電加速回路16によるキャパシタCへの電流供給が停止する。このとき、基準ノードRefの電位は基準電圧生成回路31によって所定電圧レベルになるように制御されたままであり、基準ノードRefの電位は時刻t3において所定電圧レベルに収束する。
【0176】
次に、時刻t4においてパワーダウンが再び指示され、パワーダウン信号PDBが論理ハイレベルに遷移し、制御信号STUP_Nが論理ローレベルに遷移する。そうすると、PチャネルMOSトランジスタM1がオフし、NチャネルMOSトランジスタM2がオンするため、NチャネルMOSトランジスタM5がオフする。また、PチャネルMOSトランジスタM3がオフし、NチャネルMOSトランジスタM4がオンするため、NチャネルMOSトランジスタM6がオフする。これにより、基準電圧生成回路31による基準ノードRefの電位制御が停止する。また、レプリカ回路K1〜Knの各々におけるNチャネルMOSトランジスタM16がダイオード接続される。すなわち、PチャネルMOSトランジスタM13がオンし、NチャネルMOSトランジスタM14がオフするため、NチャネルMOSトランジスタM16がオンする。NチャネルMOSトランジスタM15がオフした状態においてNチャネルMOSトランジスタM16がオンすることにより、キャパシタCに蓄えられた電荷が外部端子EXTC、パッドPDC、インタフェース回路21およびレプリカ回路K1〜Knの各々におけるNチャネルMOSトランジスタM16経由で接地ノードVssへ放電される。
【0177】
次に、キャパシタCの電荷が十分に放電された時刻t5において、制御信号STUP_Nが論理ハイレベルに遷移する。そうすると、レプリカ回路K1〜Knの各々におけるNチャネルMOSトランジスタM16がオフすることにより、充電加速回路16によるキャパシタCの放電動作が停止する。
【0178】
その他の構成および動作は第3の実施の形態に係る半導体装置と同様であるため、ここでは詳細な説明を繰り返さない。
【0179】
本発明の第6の実施の形態に係る基準電圧生成部では、レプリカ回路K1〜Knを充電加速回路16として用いることにより、充電加速直後の基準ノードRefの電位をプロセスおよび温度等の条件に依存することなく所望の電位に設定することができる。すなわち、基準電圧生成部103と比べて、充電加速直後の基準ノードRefの電位をさらに高精度に制御することができ、システムを構築した際の待ち時間を短縮することができる。また、放電経路が増加することで、放電時間をさらに短縮することができる。
【0180】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【0181】
1 A/D変換器、2 信号処理部、3 D/A変換器、4 ロジックコントローラ、10,12,14,15,16 充電加速回路、11,32 基準電圧生成回路、21,22 インタフェース回路、31 基準電圧生成回路、100,101A,101B,102,103,104,105,106 基準電圧生成部、201 半導体装置、EXTIN,EXTOUT,EXTC,EXTC1,EXTC2,EXTC11,EXTC12 外部端子、R1,R2,R11,R12,R21,R24,R25,R26 抵抗、SW1,SW2,SW11,SW12 スイッチ、UR ユニット抵抗素子、LN 配線、DM1〜DM6 ダミー素子、M1,M3,M11,M13,M21 PチャネルMOSトランジスタ、M2,M4,M5,M6,M12,M14,M15,M16 NチャネルMOSトランジスタ、D1〜D4 ダイオード、PDC,PDC1,PDC2 パッド、K1〜Kn レプリカ回路。
【技術分野】
【0001】
本発明は、半導体装置に関し、特に、基準電圧生成回路を備えた半導体装置に関する。
【背景技術】
【0002】
アナログ回路の基準電圧(Vref)およびコモン電圧(Vcom)を生成するための方法として、しばしば抵抗分割が用いられる(たとえば、非特許文献1参照)。この生成方法は、回路規模が小さく簡単に実現できる一方で、電源からの電力とともに伝達されるノイズに対する耐性(Power Supply Rejection:PSR)が弱い。
【0003】
このようなノイズの影響を緩和するため、基準電圧またはコモン電圧が出力される基準ノードは、チップ内部の容量に接続されるだけでなく、しばしばチップ外部に設けられた大きな容量値を持つ容量に接続される。基準ノードの電位を所定電圧レベルにするためには、この容量を充電する必要がある。
【0004】
このため、アナログ回路のパワーダウンが解除されてから基準ノードの電位が所定電圧レベルになるまでには、抵抗値および容量値による時定数で決まる充電時間と、基準ノードの電位が所定電圧レベルに精度良く漸近するまでの時間とが必要となる。
【0005】
ここで、パワーダウンが解除されてから基準ノードの電位が所定電圧レベルに収束するまでの期間は、アナログ回路が精度良く動作しない期間である。このため、このアナログ回路を備えたシステムにおける待ち時間は、たとえば音楽用途のシステムではミュート期間になり、課題となることが多い。すなわち、この待ち時間は、ノイズ対策のために容量値を大きく設定するにつれて数秒等、非常に長くなり、システムの立ち上り時のミュート期間が増大することから、システム構築上問題となる。
【0006】
ノイズ防止用コンデンサを急速に充電することにより、出力電圧が所定の定電圧になるまでの時間を短縮するための構成の一例が、特開2006−42524号公報(特許文献1)に開示されている。すなわち、外部から入力された制御信号に応じて入力電圧を所定の定電圧に変換して出力する定電圧回路であって、上記制御信号に応じて、入力電圧を所定の定電圧に変換して出力する定電圧発生回路部と、上記定電圧を出力する上記定電圧発生回路部の出力端に接続された第1コンデンサと、上記第1コンデンサの充電を行なう第2コンデンサと、上記制御信号に応じて上記第2コンデンサの充放電制御を行なうスイッチ回路部とを備える。上記スイッチ回路部は、上記制御信号によって定電圧発生回路部が所定の定電圧の出力を停止する場合、第2コンデンサに上記入力電圧を印加して第2コンデンサの充電を行なうとともに第2コンデンサの第1コンデンサへの放電を遮断する。そして、上記スイッチ回路部は、上記制御信号によって定電圧発生回路部が所定の定電圧の出力を開始する場合、第2コンデンサへの上記入力電圧の印加を遮断するとともに第2コンデンサに充電された電荷を第1コンデンサに放電して第1コンデンサの充電を行なう。
【先行技術文献】
【特許文献】
【0007】
【特許文献1】特開2006−42524号公報
【非特許文献】
【0008】
【非特許文献1】"Delta-Sigma Data Converters Theory, Design, and Simulation",IEEE Press(ISBN 0-7803-1045-4)
【発明の概要】
【発明が解決しようとする課題】
【0009】
しかしながら、特許文献1に記載の構成では、急速充電用の容量が別途必要になり、チップ面積が増大してしまうか、あるいはチップの外付け部品が増加してしまうという問題点があった。
【0010】
この発明は、上述の課題を解決するためになされたもので、その目的は、所定レベルの電圧を早期に生成するとともに、回路規模の増大を防ぐことが可能な半導体装置を提供することである。
【課題を解決するための手段】
【0011】
本発明の一実施例の形態の半導体装置は、要約すれば、第1電源ノードと基準ノードとの間に直列接続された抵抗およびスイッチ、または上記第1電源ノードと上記基準ノードとの間に接続されたトランジスタを含み、上記第1電源ノードから上記基準ノード経由で上記キャパシタへ電流を流すことにより、基準電圧生成回路よりも速く上記キャパシタを充電することが可能な充電加速回路を備える。
【0012】
また本発明の他の実施例の形態の半導体装置は、要約すれば、第1電源ノードから基準ノードに流れる電流の経路をなす第1の素子と、上記基準ノードから第2電源ノードに流れる電流の経路をなす第2の素子とを含み、上記基準ノードに第1の電源電圧より小さく第2の電源電圧より大きい基準電圧を生成する基準電圧生成回路と、第1の期間において第1および第2のトランジスタを同時に導通させて上記第1のトランジスタを介して上記第1電源ノードから上記基準ノードに電流を流すと共に上記第2のトランジスタを介して上記基準ノードから上記第2電源ノードに電流を流し、第2の期間において上記第1および第2のトランジスタを同時に非導通とする充電加速回路とを備える。
【発明の効果】
【0013】
本発明の一実施例の形態によれば、急速充電用の容量を別途設けることなく、キャパシタを充電するための期間を短くすることができる。したがって、所定レベルの電圧を早期に生成するとともに、回路規模の増大を防ぐことができる。
【図面の簡単な説明】
【0014】
【図1】本発明の第1の実施の形態に係る半導体装置の構成を示す図である。
【図2】本発明の第1の実施の形態に係る基準電圧生成部の比較例の構成を示す図である。
【図3】基準電圧生成部100における各制御信号および基準ノード電位を示す図である。
【図4】本発明の第1の実施の形態に係る基準電圧生成部の構成を示す図である。
【図5】基準電圧生成部101における各制御信号および基準ノード電位を示す図である。
【図6】本発明の第2の実施の形態に係る基準電圧生成部の構成を示す図である。
【図7】基準電圧生成部102における各制御信号、基準ノード電位および電流を示す図である。
【図8】基準電圧生成部102のレイアウトを概念的に示す図である。
【図9】基準電圧生成部102のレイアウトの他の例を概念的に示す図である。
【図10】本発明の第2の実施の形態に係る基準電圧生成部の変形例の構成を示す図である。
【図11】本発明の第2の実施の形態に係る基準電圧生成部の変形例の構成を示す図である。
【図12】本発明の第3の実施の形態に係る基準電圧生成部の構成を示す図である。
【図13】基準電圧生成部103における各制御信号、基準ノード電位および電流を示す図である。
【図14】本発明の第3の実施の形態に係る基準電圧生成部の変形例の構成を示す図である。
【図15】図14に示す基準電圧生成部における各制御信号、基準ノード電位および電流を示す図である。
【図16】本発明の第4の実施の形態に係る基準電圧生成部の構成を示す図である。
【図17】本発明の第5の実施の形態に係る基準電圧生成部の構成を示す図である。
【図18】基準電圧生成部105における各制御信号および基準ノード電位を示す図である。
【図19】基準電圧生成部105のレイアウトを概念的に示す図である。
【図20】本発明の第6の実施の形態に係る基準電圧生成部の構成を示す図である。
【発明を実施するための形態】
【0015】
以下、本発明の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【0016】
<第1の実施の形態>
図1は、本発明の第1の実施の形態に係る半導体装置の構成を示す図である。
【0017】
図1を参照して、半導体装置201は、A/D変換器1と、信号処理部2と、D/A変換器3と、ロジックコントローラ4と、基準電圧生成部101A,101Bと、外部端子EXTIN,EXTOUT,EXTC1,EXTC2,EXTC3とを備える。
【0018】
半導体装置201の外部にキャパシタC1,C2が設けられている。キャパシタC1は、外部端子EXTC1に接続された第1端と、接地ノードVssに接続された第2端とを有する。キャパシタC2は、外部端子EXTC2,EXTC3に接続された第1端と、接地ノードVssに接続された第2端とを有する。キャパシタC1,C2の容量値はたとえば100μF程度である。
【0019】
基準電圧生成部101A,101Bは、基準電圧Vref1,Vref2をそれぞれ生成する。
【0020】
A/D変換器1は、外部端子EXTIN経由で外部から受けたアナログ信号AINをデジタル信号に変換して信号処理部2へ出力する。A/D変換器1は、基準電圧生成部101Aから受けた基準電圧Vref1を用いて上記アナログ/デジタル変換を行なう。アナログ信号AINは、たとえば音楽用メディアの再生データがデジタル/アナログ変換された信号である。具体的には、A/D変換器1は演算増幅器(いわゆるオペアンプ)を含み、この演算増幅器の一方入力端子に基準電圧Vref1が与えられ、他方入力端子にアナログ信号が与えられる。
【0021】
信号処理部2は、A/D変換器1から受けたデジタル信号に種々の信号処理を行ない、この信号処理によって得られたデジタル信号をD/A変換器3へ出力する。
【0022】
D/A変換器3は、信号処理部2から受けたデジタル信号をアナログ信号AOUTに変換し、アナログ信号AOUTを外部端子EXTOUT経由で外部へ出力する。D/A変換器3は、外部端子EXTC2,EXTC3経由で基準電圧生成部101Bから受けた基準電圧Vref2を用いて上記デジタル/アナログ変換を行なう。具体的には、D/A変換器3は演算増幅器(いわゆるオペアンプ)を含み、この演算増幅器の一方入力端子に基準電圧Vref2が与えられ、他方入力端子にアナログ信号が与えられる。
【0023】
ロジックコントローラ4は、半導体装置201における各機能ブロックを制御する。ロジックコントローラ4は、A/D変換器1、信号処理部2、D/A変換器3、ロジックコントローラ4および基準電圧生成部101A,101Bへパワーダウン信号等の制御信号を出力する。
【0024】
以下、基準電圧生成部101A,101Bの各々を基準電圧生成部101と称する場合がある。また、キャパシタC1,C2の各々をキャパシタCと称する場合がある。また、外部端子EXTC1,EXTC2の各々を外部端子EXTCと称する場合がある。また、基準電圧Vref1,Vref2の各々を基準電圧Vrefと称する場合がある。
【0025】
[比較例(基準電圧生成部100)]
図2は、本発明の第1の実施の形態に係る基準電圧生成部の比較例の構成を示す図である。
【0026】
図2を参照して、基準電圧生成部100は、基準電圧生成回路11を含む。基準電圧生成回路11は、抵抗R1,R2と、スイッチSW1,SW2とを含む。基準電圧生成部100は、半導体装置201における基準電圧生成部101A,101Bの比較例である。
【0027】
図2において、PDはロジックコントローラ4が出力するパワーダウン信号を示す。PDBは、パワーダウン信号PDの論理レベルを反転した信号を示す。
【0028】
基準電圧生成部100は、キャパシタCが電気的に接続されるべき基準ノードRefを有する。基準電圧生成回路11は、電源電圧Vddが供給される電源ノードVddと電源電圧Vddよりも低い接地電圧Vssが供給される接地ノードVssとの間に接続されている。基準電圧生成回路11は、電源ノードVddから基準ノードRefへ電流を流すことにより、キャパシタCを充電し、基準ノードRefの電位を所定電圧レベルにする。基準ノードRefにおける電圧が基準電圧Vrefである。
【0029】
抵抗R1およびスイッチSW1は、電源ノードVddと基準ノードRefとの間に直列接続されている。抵抗R2およびスイッチSW2は、接地ノードVssと基準ノードRefとの間に直列接続されている。より詳細には、スイッチSW1は、電源ノードVddに接続された第1端と、第2端とを有する。抵抗R1は、スイッチSW1の第2端に接続された第1端と、基準ノードRefを介して外部端子EXTCに接続された第2端とを有する。抵抗R2は、基準ノードRefを介して外部端子EXTCに接続された第1端と、第2端とを有する。スイッチSW2は、抵抗R2の第2端に接続された第1端と、接地ノードVssに接続された第2端とを有する。
【0030】
スイッチSW1は、たとえばPチャネルMOSトランジスタであり、パワーダウン信号PDBが論理ローレベルのときにオンし、論理ハイレベルのときにオフする。スイッチSW2は、たとえばNチャネルMOSトランジスタであり、パワーダウン信号PDが論理ハイレベルのときにオンし、論理ローレベルのときにオフする。
【0031】
抵抗R1および抵抗R2の各々は、基準ノードRefが所定レベルに収束した後の通常時において消費電力を低減できるように、十分に大きい抵抗値を有する。
【0032】
図3は、基準電圧生成部100における各制御信号および基準ノード電位を示す図である。
【0033】
図3を参照して、時刻t1においてパワーダウンが解除され、パワーダウン信号PDが論理ハイレベルに遷移し、パワーダウン信号PDBが論理ローレベルに遷移する。そうすると、スイッチSW1およびSW2がオンすることにより、電源ノードVddから抵抗R1を介して基準ノードRefへ電流が流れ、キャパシタCが充電され、基準ノードRefの電位が、抵抗R1の抵抗値および抵抗R2の抵抗値の比で決まる電圧値に制御される。
【0034】
基準電圧生成部100のパワーダウンが解除されてから基準ノードRefの電位が所定電圧レベルになるまでには、キャパシタCを充電するための期間T1と、基準ノードRefの電位が所定電圧レベルに精度良く漸近するまでの期間T2とが必要となり、長時間を要する。
【0035】
ここで、期間T1の長さは、抵抗値および容量値による時定数で決まる。すなわち、抵抗R1,R2の抵抗値をR1,R2とし、キャパシタCの容量値をCとすると、この時定数は、(R1//R2)×Cで決まる。ただし、(R1//R2)は、抵抗R1,R2の並列合成抵抗値を示す。
【0036】
基準電圧生成部100を備えたシステムにおける待ち時間すなわち期間T1およびT2は、たとえば音楽用途のシステムではミュート期間になり、課題となることが多い。この待ち時間は、ノイズ対策などのためにキャパシタCの容量値を大きく設定するにつれて数秒等、非常に長くなり、システムの立ち上り時のミュート期間が増大することから、システム構築上問題となる。
【0037】
本発明の第1の実施の形態に係る基準電圧生成部101では、上記のような基準電圧生成部100の問題点を解決する。
【0038】
[基準電圧生成部101]
次に、本発明の第1の実施の形態に係る基準電圧生成部について図面を用いて説明する。なお、本発明の第1の実施の形態において、基準電圧生成部100と同一または相当部分には基準電圧生成部100と同一符号を付してその説明は繰り返さない。すなわち、以下で説明する内容以外は基準電圧生成部100と同様である。
【0039】
図4は、本発明の第1の実施の形態に係る基準電圧生成部の構成を示す図である。
図4を参照して、基準電圧生成部101は、基準電圧生成部100と比べて、さらに、充電加速回路10を備える。充電加速回路10は、抵抗R11と、スイッチSW11とを含む。図4において、STUP_Pはロジックコントローラ4が出力する制御信号を示す。
【0040】
充電加速回路10は、電源ノードVddと基準ノードRefとの間に接続されている。充電加速回路10は、電源ノードVddから基準ノードRef経由でキャパシタCへ電流を流すことにより、基準電圧生成回路11よりも速くキャパシタCを充電することが可能である。
【0041】
抵抗R11は、電源ノードVddと基準ノードRefとの間において抵抗R1およびスイッチSW1と並列接続され、抵抗R1よりも抵抗値が小さい。スイッチSW11は、電源ノードVddと基準ノードRefとの間において抵抗R11と直列接続されている。より詳細には、スイッチSW11は、電源ノードVddに接続された第1端と、第2端とを有する。抵抗R11は、スイッチSW11の第2端に接続された第1端と、基準ノードRefを介して外部端子EXTCに接続された第2端とを有する。
【0042】
スイッチSW11は、たとえばPチャネルMOSトランジスタであり、制御信号STUP_Pが論理ローレベルのときにオンし、論理ハイレベルのときにオフする。
【0043】
図5は、基準電圧生成部101における各制御信号および基準ノード電位を示す図である。
【0044】
図5を参照して、充電加速回路10は、基準電圧生成回路11が基準ノードRefの電位を所定電圧レベルに到達させるためにキャパシタCを充電する期間T1において、電源ノードVddから基準ノードRef経由でキャパシタCへ電流を流す。たとえば、充電加速回路10は、パワーダウン解除に同期して、すなわち制御信号STUP_Pが論理ハイレベルから論理ローレベルになるとキャパシタCへの電流供給動作を開始する。そして、充電加速回路10は、基準ノードRefの電位が所定電圧レベルに到達した後、キャパシタCへ電流を流す動作を停止する。
【0045】
より詳細には、時刻t1においてパワーダウンが解除され、パワーダウン信号PDが論理ハイレベルに遷移し、パワーダウン信号PDBが論理ローレベルに遷移し、制御信号STUP_Pが論理ローレベルに遷移する。そうすると、スイッチSW1およびSW2がオンすることにより、電源ノードVddから抵抗R1を介して基準ノードRefへ電流が流れ、キャパシタCが充電され、基準ノードRefの電位が、抵抗R1の抵抗値および抵抗R2の抵抗値の比で決まる電圧値に制御される。また、スイッチSW11がオンすることにより、電源ノードVddから抵抗R11を介して基準ノードRefへ電流が流れ、キャパシタCが充電される。すなわち、時刻t1から時刻t2までの期間T1において、基準ノードRefは基準電圧生成回路11および充電加速回路12によって充電される。
【0046】
次に、基準ノードRefの電位が十分に上昇した時刻t2において、制御信号STUP_Pが論理ハイレベルに遷移する。そうすると、スイッチSW11がオフすることにより、充電加速回路10によるキャパシタCへの電流供給が停止する。このとき、基準ノードRefの電位は基準電圧生成回路11によって所定電圧レベルになるように制御されたままであり、基準ノードRefの電位は時刻t3において所定電圧レベルに収束する。時刻t2から時刻t3までの期間T2が基準ノードRefの所定レベルへの収束期間となる。
【0047】
ところで、特許文献1に記載の構成では、急速充電用の容量が別途必要になり、チップ面積が増大してしまうか、あるいはチップの外付け部品が増加してしまうという問題点があった。しかしながら、本発明の第1の実施の形態に係る基準電圧生成部では、充電加速回路10が、電源ノードVddから基準ノードRef経由でキャパシタCへ電流を流すことにより、基準電圧生成回路11よりも速くキャパシタCを充電する。このような構成により、急速充電用の容量を別途設けることなく、図5に示すように基準電圧生成部100と比べてキャパシタCを充電するための期間T1を短くすることができる。したがって、本発明の第1の実施の形態に係る基準電圧生成部では、所定レベルの電圧を早期に生成するとともに、回路規模の増大を防ぐことができる。
【0048】
なお、本発明の第1の実施の形態に係る基準電圧生成部101では、充電加速回路10は、電源ノードVddと基準ノードRefとの間に直列接続された抵抗R11およびスイッチSW11を含む構成であるとしたが、これに限定するものではない。充電加速回路10が、後述する図12に示すように、電源ノードVddと基準ノードRefとの間に直列接続されたNチャネルMOSトランジスタM15を含む構成であってもよい。NチャネルMOSトランジスタM15は、抵抗R11およびスイッチSW11の役割を兼ねるものである。
【0049】
次に、本発明の他の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【0050】
<第2の実施の形態>
本実施の形態は、第1の実施の形態に係る半導体装置と比べて充電加速回路の構成を変更した半導体装置に関する。以下で説明する内容以外は第1の実施の形態に係る半導体装置と同様である。
【0051】
基準電圧生成部101では、基準電圧生成部100と比べてキャパシタCを充電するための期間T1を短くすることが可能となった。しかしながら、基準電圧生成部101では、キャパシタCの充電レベルを制御することが困難である。たとえば、図5に示すように過充電などが起こってしまい、基準ノードRefの電位が所定電圧レベルに収束するまでの期間T2が長くなる場合がある。
【0052】
本発明の第2の実施の形態に係る基準電圧生成部102では、上記のような基準電圧生成部101の問題点を解決する。
【0053】
[基準電圧生成部102]
次に、本発明の第2の実施の形態に係る基準電圧生成部について図面を用いて説明する。なお、本発明の第2の実施の形態において、基準電圧生成部101と同一または相当部分には基準電圧生成部100と同一符号を付してその説明は繰り返さない。すなわち、以下で説明する内容以外は基準電圧生成部101と同様である。
【0054】
図6は、本発明の第2の実施の形態に係る基準電圧生成部の構成を示す図である。
図6を参照して、基準電圧生成部102は、基準電圧生成部101と比べて、充電加速回路10の代わりに充電加速回路12を備える。充電加速回路12は、抵抗R11,R12と、スイッチSW11,SW12とを含む。
【0055】
抵抗R1(第1の素子)は、電源電圧Vddが供給される電源ノードVddとキャパシタCが電気的に接続されるべき基準ノードRefとの間に接続されている。抵抗R1は、電源ノードVddから基準ノードRefに流れる電流の経路をなす。抵抗R2(第2の素子)は、基準ノードRefと接地電圧Vssが供給される接地ノードVssとの間に接続されている。抵抗R2は、基準ノードRefから接地ノードVssに流れる電流の経路をなす。基準電圧生成回路11は、基準ノードRefに電源電圧Vddより小さく接地電圧Vssより大きい基準電圧を生成する。
【0056】
図6において、STUP_Nはロジックコントローラ4が出力する制御信号を示す。
充電加速回路12は、電源ノードVddと接地ノードVssとの間に接続されている。充電加速回路12は、電源ノードVddから基準ノードRef経由でキャパシタCへ電流を流すことにより、基準電圧生成回路11よりも速くキャパシタCを充電することが可能である。さらに、充電加速回路12は、キャパシタCを充電するとき、電源ノードVddからの電流をキャパシタCと、接地ノードVss(抵抗R12経由)とへ分岐して流す。
【0057】
抵抗R11は、電源ノードVddと基準ノードRefとの間において抵抗R1およびスイッチSW1と並列接続され、抵抗R1よりも抵抗値が小さい。抵抗R12は、接地ノードVssと基準ノードRefとの間において抵抗R2と並列接続され、抵抗R2よりも抵抗値が小さい。スイッチSW11は、電源ノードVddと基準ノードRefとの間において抵抗R11と直列接続されている。スイッチSW12は、接地ノードVssと基準ノードRefとの間において抵抗R12と直列接続されている。より詳細には、スイッチSW11は、電源ノードVddに接続された第1端と、第2端とを有する。抵抗R11は、スイッチSW11の第2端に接続された第1端と、基準ノードRefを介して外部端子EXTCに接続された第2端とを有する。抵抗R12は、基準ノードRefを介して外部端子EXTCに接続された第1端と、第2端とを有する。スイッチSW12は、抵抗R12の第2端に接続された第1端と、接地ノードVssに接続された第2端とを有する。
【0058】
スイッチSW11は、たとえばPチャネルMOSトランジスタであり、制御信号STUP_Pが論理ローレベルのときにオンし、論理ハイレベルのときにオフする。スイッチSW12は、たとえばNチャネルMOSトランジスタであり、制御信号STUP_Nが論理ハイレベルのときにオンし、論理ローレベルのときにオフする。
【0059】
図7は、基準電圧生成部102における各制御信号、基準ノード電位および電流を示す図である。
【0060】
図7において、I1は、電源ノードVddから基準ノードRefへ向かって抵抗R1を通して流れる電流を示し、I11は、電源ノードVddから基準ノードRefへ向かって抵抗R11を通して流れる電流を示し、I2は、基準ノードRefから接地ノードVssへ向かって抵抗R2を通して流れる電流を示し、I12は、基準ノードRefから接地ノードVssへ向かって抵抗R12を通して流れる電流を示す。
【0061】
図7を参照して、期間T1にスイッチSW11を通して流れる電流I11は、期間T2において抵抗R1を通して流れる電流I1より大きい。また、期間T1にスイッチSW12を通して流れる電流I12は、期間T2において抵抗R2を通して流れる電流I2より大きい。
【0062】
電流I1,I2は、飽和すると同じ電流値i1になる。また、電流I11,I12は、飽和すると同じ電流値i0になる。
【0063】
充電加速回路12は、期間T1においてスイッチSW11およびSW12を同時に導通させてスイッチSW11を介して電源ノードVddから基準ノードRefに電流を流すと共にスイッチSW12を介して基準ノードRefから接地ノードVssに電流を流す。また、充電加速回路12は、期間T2においてはスイッチSW11およびSW12を同時に非導通とする。
【0064】
より詳細には、充電加速回路12は、基準電圧生成回路11が基準ノードRefの電位を所定電圧レベルに到達させるためにキャパシタCを充電する期間T1において、電源ノードVddから基準ノードRef経由でキャパシタCへ電流を流す。たとえば、充電加速回路12は、パワーダウン解除に同期して、すなわち制御信号STUP_Pが論理ハイレベルから論理ローレベルになり、制御信号STUP_Nが論理ローレベルから論理ハイレベルになるとキャパシタCへの電流供給動作を開始する。そして、充電加速回路12は、基準ノードRefの電位が所定電圧レベルに到達した後、キャパシタCへ電流を流す動作を停止する。
【0065】
さらに、充電加速回路12は、パワーダウンが再び指示されて基準電圧生成回路11が基準ノードRefへ電流を流す動作を停止すると、キャパシタCから抵抗R12を介して接地ノードVssへ電流を流すことによりキャパシタCを放電する。これにより、キャパシタCの放電を加速することが可能となる。
【0066】
より詳細には、時刻t1においてパワーダウンが解除され、パワーダウン信号PDが論理ハイレベルに遷移し、パワーダウン信号PDBが論理ローレベルに遷移し、制御信号STUP_Pが論理ローレベルに遷移し、制御信号STUP_Nが論理ハイレベルに遷移する。そうすると、スイッチSW1およびSW2がオンすることにより、電源ノードVddから抵抗R1を介して基準ノードRefへ電流が流れ、キャパシタCが充電され、基準ノードRefの電位が、抵抗R1の抵抗値および抵抗R2の抵抗値の比で決まる電圧値に制御される。また、スイッチSW11およびSW12がオンすることにより、電源ノードVddから抵抗R11を介して基準ノードRefへ電流が流れ、キャパシタCが充電され、基準ノードRefの電位が、抵抗R11の抵抗値および抵抗R12の抵抗値の比で決まる電圧値に制御される。すなわち、時刻t1から時刻t2までの期間T1において、基準ノードRefは基準電圧生成回路11および充電加速回路12によって所定電圧レベルへ向かって充電される。
【0067】
次に、基準ノードRefの電位が十分に上昇した時刻t2において、制御信号STUP_Pが論理ハイレベルに遷移し、制御信号STUP_Nが論理ローレベルに遷移する。そうすると、スイッチSW11およびSW12がオフすることにより、充電加速回路12によるキャパシタCへの電流供給が停止する。このとき、基準ノードRefの電位は基準電圧生成回路11によって所定電圧レベルになるように制御されたままであり、基準ノードRefの電位は時刻t3において所定電圧レベルに収束する。
【0068】
次に、時刻t4においてパワーダウンが再び指示され、パワーダウン信号PDが論理ローレベルに遷移し、パワーダウン信号PDBが論理ハイレベルに遷移し、制御信号STUP_Nが論理ハイレベルに遷移する。そうすると、スイッチSW1およびSW2がオフすることにより、基準電圧生成回路11による基準ノードRefの電位制御が停止する。また、スイッチSW11がオフした状態においてスイッチSW12がオンすることにより、キャパシタCに蓄えられた電荷が外部端子EXTC、抵抗R12およびスイッチSW12経由で接地ノードVssへ放電される。
【0069】
次に、キャパシタCの電荷が十分に放電された時刻t5において、制御信号STUP_Nが論理ローレベルに遷移する。そうすると、スイッチSW12がオフすることにより、充電加速回路12によるキャパシタCの放電動作が停止する。
【0070】
充電加速回路12は、基準電圧生成回路11と同じ回路構成を有し、パワーダウン解除後の一定期間、基準電圧生成回路11よりも多くの電流を基準ノードRefへ流す。たとえば、充電加速回路12が図6に示すように直列接続された複数の抵抗素子を用いて構成される場合には、充電加速回路12において、基準電圧生成回路11の抵抗比と略同じ抵抗比を有するように、かつ基準電圧生成回路11よりも低い抵抗値を有するように回路定数が設定される。すなわち、抵抗値に関し、抵抗R1は抵抗R11より大きく、抵抗R2は抵抗R12より大きい。また、抵抗値に関し、抵抗R1に対する抵抗R2の比は、抵抗R11に対する抵抗R12の比と略等しい。
【0071】
具体的には、抵抗R1,R2,R11,R12の抵抗値をそれぞれR1,R2,R11,R12とすると、R1:R2=R11:R12、R11<<R1、およびR12<<R2の関係を満たすように、抵抗R1,R2,R11,R12の抵抗値が設定される。
【0072】
このように、基準電圧生成部102では、充電加速回路12は、基準電圧生成回路11の抵抗比と略同じ抵抗比を有するため、時刻t2において、充電加速直後の基準ノードRefの電位を、所定レベルすなわち本来期待する電圧値に近い値に精度良く制御することが可能となる。このため、基準ノードRefの電位を所定レベルに設定するまでの期間T2を短縮することができる。
【0073】
したがって、本発明の第2の実施の形態に係る半導体装置では、基準ノードRefに接続される外部容量を急速に充電することができ、かつ急速充電直後の基準ノードRefの電位を所定電圧レベルに近い値に制御することが可能となるため、システムを構築した際の待ち時間を短縮することができる。
【0074】
特許文献1の図2におけるPMOSトランジスタM1およびNMOSトランジスタM3は、一見すると、図6に示すスイッチSW11およびSW12にそれぞれ対応する。しかしながら、特許文献1の図2において、PMOSトランジスタM1およびNMOSトランジスタM3がオンするとき、NMOSトランジスタM2はオフ状態であることから、入力電圧Vddの供給ノードからPMOSトランジスタM1およびNMOSトランジスタM2を経由して基準ノードRefに相当するノードBへ電流を流す経路は発生しない。
【0075】
一方、基準電圧生成部102では、キャパシタCへの充電は、電源ノードVddからスイッチSW11および抵抗R11を通して流れる電流によって行なわれる。図4に示す基準電圧生成部101のように、スイッチSW11および抵抗R11の経路のみを有する場合、キャパシタCを充電しすぎると基準ノードRefが所定電圧レベルを超えてしまい、充電加速回路10の非アクティブ後(図5のt2以降)に基準電圧発生回路11が基準ノードRefを所定電圧レベルに戻すまでに時間を要してしまう。
【0076】
これに対して、基準電圧生成部102では、電源ノードVddからスイッチSW11および抵抗R11を通して基準ノードRefへの経路で電流を流すと同時に基準ノードRefから抵抗R12およびスイッチSW12を通して接地ノードVssへの経路で電流を流すことで過充電を抑えることができる。
【0077】
本発明の第2の実施の形態に係る基準電圧生成部は、たとえば、A/DコンバータおよびD/Aコンバータの基準電圧を生成する回路ブロックに適用され、特に、オーディオ用など高精度なA/DコンバータおよびD/Aコンバータに有効である。
【0078】
図8は、基準電圧生成部102のレイアウトを概念的に示す図である。
図8を参照して、抵抗R1は、紙面横方向に配列された複数のユニット抵抗素子URを含み、各ユニット抵抗素子URは配線LNを介して接続されている。同様に、抵抗R2は、紙面横方向に配列された複数のユニット抵抗素子URを含み、各ユニット抵抗素子URは配線LNを介して接続されている。抵抗R1およびR2の各ユニット抵抗素子URは紙面横方向に整列して配置されている。
【0079】
抵抗R1およびR2と同一形状のユニット抵抗素子URが、抵抗R11およびR12として配置されている。これにより、ユニット抵抗素子のミスマッチによる電位のずれを緩和でき、キャパシタCの充放電時間を加速することができる。
【0080】
抵抗R11は、抵抗R1の左側に抵抗R1の各ユニット抵抗素子URと整列して配置されている。抵抗R12は、抵抗R2の右側に抵抗R2の各ユニット抵抗素子URと整列して配置されている。
【0081】
スイッチSW1およびSW11は、たとえばゲート電極Gを有するトランジスタによって構成され、抵抗R1およびR11の近傍に、紙面横方向に整列して配置されている。スイッチSW2およびSW12は、たとえばゲート電極Gを有するトランジスタによって構成され、抵抗R2およびR12の近傍に、紙面横方向に整列して配置されている。
【0082】
抵抗R1、抵抗R11、スイッチSW1およびスイッチSW11と、抵抗R2、抵抗R12、スイッチSW2およびスイッチSW12とは、基準ノードRefに対応する配線LNに対してそれぞれ線対称に配置されている。
【0083】
以上のようなレイアウトにより、基準電圧生成部102を小面積で実現することができる。
【0084】
図9は、基準電圧生成部102のレイアウトの他の例を概念的に示す図である。
図9を参照して、この基準電圧生成部102は、互いに並んで配置された複数のポリシリコン層を有する。これら複数のポリシリコン層は、抵抗R1,R2,R11,R12と、抵抗R1,R2,R11,R12を挟むように配置されたダミー素子DM1〜DM6とを構成する。すなわち、基準電圧生成部102は、抵抗R1の近傍に配置されたダミー素子DM1〜DM3と、抵抗R2の近傍に配置されたダミー素子DM4〜DM6とを含む。ダミー素子DM1〜DM3は、抵抗R1の左側に抵抗R1の各ユニット抵抗素子URと整列して配置されている。ダミー素子DM4〜DM6は、抵抗R2の右側に抵抗R2の各ユニット抵抗素子URと整列して配置されている。抵抗R11は、抵抗R1に最も近いダミー素子DM3によって形成される。抵抗R12は、抵抗R2に最も近いダミー素子DM6によって形成される。
【0085】
このように、ダミー素子を用いる構成により、高精度に基準電圧を生成することが可能となる。また、ダミー素子を抵抗R11およびR12に流用することで、基準電圧生成部102を小面積で実現することができる。
【0086】
その他の構成および動作は第1の実施の形態に係る半導体装置と同様であるため、ここでは詳細な説明を繰り返さない。
【0087】
なお、ダミー素子DM1〜DM6は接地ノードVssに接続されているが、電源ノードVddに接続されてもよい。
【0088】
また、基準電圧生成部におけるスイッチおよび抵抗の配置は、図6に示す配置に限定するものではなく、たとえば以下の図10および図11に示すようにしてもよい。
【0089】
図10は、本発明の第2の実施の形態に係る基準電圧生成部の変形例の構成を示す図である。
【0090】
図10を参照して、この基準電圧生成部は、基準電圧生成部102と比べて、スイッチSW2を含まない構成である。このような構成により、スイッチによって発生するノイズを低減することができる。
【0091】
図11は、本発明の第2の実施の形態に係る基準電圧生成部の変形例の構成を示す図である。
【0092】
図11を参照して、基準電圧生成回路11において、抵抗R1は、電源ノードVddに接続された第1端と、第2端とを有する。スイッチSW1は、抵抗R1の第2端に接続された第1端と、基準ノードRefを介して外部端子EXTCに接続された第2端とを有する。スイッチSW2は、基準ノードRefを介して外部端子EXTCに接続された第1端と、第2端とを有する。抵抗R2は、スイッチSW2の第2端に接続された第1端と、接地ノードVssに接続された第2端とを有する。
【0093】
充電加速回路12において、抵抗R11は、電源ノードVddに接続された第1端と、第2端とを有する。スイッチSW11は、抵抗R11の第2端に接続された第1端と、基準ノードRefを介して外部端子EXTCに接続された第2端とを有する。スイッチSW12は、基準ノードRefを介して外部端子EXTCに接続された第1端と、第2端とを有する。抵抗R12は、スイッチSW12の第2端に接続された第1端と、接地ノードVssに接続された第2端とを有する。
【0094】
このように、各スイッチを基準ノードRef側に配置することにより、各スイッチによって発生するノイズを低減することが可能となる。
【0095】
次に、本発明の他の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【0096】
<第3の実施の形態>
本実施の形態は、第2の実施の形態に係る半導体装置と比べて基準電圧生成部の実現方法を変更した半導体装置に関する。以下で説明する内容以外は第2の実施の形態に係る半導体装置と同様である。
【0097】
図12は、本発明の第3の実施の形態に係る基準電圧生成部の構成を示す図である。
図12を参照して、基準電圧生成部103は、基準電圧生成回路31と、充電加速回路13と、インタフェース回路21とを含む。基準電圧生成回路31は、PチャネルMOSトランジスタM1,M3と、NチャネルMOSトランジスタM2,M4,M5,M6とを含む。充電加速回路13は、PチャネルMOSトランジスタM11,M13と、NチャネルMOSトランジスタM12,M14,M15,M16とを含む。インタフェース回路21は、ダイオードD1,D2と、抵抗R21とを含む。なお、基準電圧生成部103がMOSトランジスタを含む構成に限らず、電界効果トランジスタを含む構成であればよい。
【0098】
本発明の第3の実施の形態に係る半導体装置におけるチップにはパッドPDCが設けられ、このパッドPDCは半導体装置のパッケージに設けられた外部端子EXTCにワイヤボンディングを介して接続されている。
【0099】
基準電圧生成回路31において、PチャネルMOSトランジスタM1は、電源ノードVddに接続されたソースと、ドレインと、パワーダウン信号PDBを受けるゲートとを有する。NチャネルMOSトランジスタM2は、PチャネルMOSトランジスタM1のドレインに接続されたドレインと、接地ノードVssに接続されたソースと、パワーダウン信号PDBを受けるゲートとを有する。PチャネルMOSトランジスタM3は、基準ノードRefに接続されたソースと、ドレインと、パワーダウン信号PDBを受けるゲートとを有する。NチャネルMOSトランジスタM4は、PチャネルMOSトランジスタM3のドレインに接続されたドレインと、接地ノードVssに接続されたソースと、パワーダウン信号PDBを受けるゲートとを有する。NチャネルMOSトランジスタM5(第1の素子)は、電源ノードVddに接続されたドレインと、基準ノードRefに接続されたソースと、PチャネルMOSトランジスタM1のドレインに接続されたゲートとを有する。NチャネルMOSトランジスタM6(第2の素子)は、基準ノードRefに接続されたドレインと、接地ノードVssに接続されたソースと、PチャネルMOSトランジスタM3のドレインに接続されたゲートとを有する。
【0100】
充電加速回路13において、PチャネルMOSトランジスタM11は、電源ノードVddに接続されたソースと、ドレインと、制御信号STUP_Pを受けるゲートとを有する。NチャネルMOSトランジスタM12は、PチャネルMOSトランジスタM11のドレインに接続されたドレインと、接地ノードVssに接続されたソースと、制御信号STUP_Pを受けるゲートとを有する。PチャネルMOSトランジスタM13は、基準ノードRefに接続されたソースと、ドレインと、制御信号STUP_Nを受けるゲートとを有する。NチャネルMOSトランジスタM14は、PチャネルMOSトランジスタM13のドレインに接続されたドレインと、接地ノードVssに接続されたソースと、制御信号STUP_Nを受けるゲートとを有する。NチャネルMOSトランジスタM15は、電源ノードVddに接続されたドレインと、基準ノードRefに接続されたソースと、PチャネルMOSトランジスタM11のドレインに接続されたゲートとを有する。NチャネルMOSトランジスタM16は、基準ノードRefに接続されたドレインと、接地ノードVssに接続されたソースと、PチャネルMOSトランジスタM13のドレインに接続されたゲートとを有する。
【0101】
インタフェース回路21において、ダイオードD1は、電源ノードVddに接続されたカソードと、パッドPDCに接続されたアノードとを有する。ダイオードD2は、パッドPDCに接続されたカソードと、接地ノードVssに接続されたアノードとを有する。抵抗R21は、基準ノードRefに接続された第1端と、パッドPDCに接続された第2端とを有する。
【0102】
PチャネルMOSトランジスタM5およびNチャネルMOSトランジスタM6の各々は、基準ノードRefが所定レベルに収束した後の通常時において消費電力を低減できるように、十分に大きいオン抵抗値を有する。
【0103】
図13は、基準電圧生成部103における各制御信号、基準ノード電位および電流を示す図である。
【0104】
図13において、I5は、電源ノードVddから基準ノードRefへ向かってNチャネルMOSトランジスタM5を通して流れる電流を示し、I15は、電源ノードVddから基準ノードRefへ向かってNチャネルMOSトランジスタM15を通して流れる電流を示し、I6は、基準ノードRefから接地ノードVssへ向かってNチャネルMOSトランジスタM6を通して流れる電流を示し、I16は、基準ノードRefから接地ノードVssへ向かってNチャネルMOSトランジスタM16を通して流れる電流を示す。
【0105】
図13を参照して、期間T1にNチャネルMOSトランジスタM15を通して流れる電流I15は、期間T2においてNチャネルMOSトランジスタM5を通して流れる電流I5より大きい。また、期間T1にNチャネルMOSトランジスタM16を通して流れる電流I16は、期間T2においてNチャネルMOSトランジスタM6を通して流れる電流I6より大きい。
【0106】
電流I5,I6は、飽和すると同じ電流値i1になる。また、電流I15,I16は、飽和すると同じ電流値i0になる。
【0107】
充電加速回路13は、期間T1において電源ノードVddとNチャネルMOSトランジスタM15の制御電極との接続経路を形成し、基準ノードRefとNチャネルMOSトランジスタM16の制御電極との接続経路を形成する。すなわち、充電加速回路13は、期間T1においてNチャネルMOSトランジスタM15およびM16を同時に導通させてNチャネルMOSトランジスタM15を介して電源ノードVddから基準ノードRefに電流を流すと共にNチャネルMOSトランジスタM16を介して基準ノードRefから接地ノードVssに電流を流す。また、充電加速回路13は、期間T2においてはNチャネルMOSトランジスタM15およびM16を同時に非導通とする。
【0108】
より詳細には、時刻t1においてパワーダウンが解除され、パワーダウン信号PDBが論理ローレベルに遷移し、制御信号STUP_Pが論理ローレベルに遷移し、制御信号STUP_Nが論理ローレベルに遷移する。そうすると、NチャネルMOSトランジスタM5およびM6がそれぞれダイオード接続される。すなわち、PチャネルMOSトランジスタM1がオンし、NチャネルMOSトランジスタM2がオフするため、NチャネルMOSトランジスタM5がオンする。また、PチャネルMOSトランジスタM3がオンし、NチャネルMOSトランジスタM4がオフするため、NチャネルMOSトランジスタM6がオンする。これにより、電源ノードVddからNチャネルMOSトランジスタM5を介して基準ノードRefへ電流が流れ、キャパシタCが充電され、基準ノードRefの電位が、NチャネルMOSトランジスタM5のオン抵抗値およびNチャネルMOSトランジスタM6のオン抵抗値の比で決まる電圧値に制御される。
【0109】
また、NチャネルMOSトランジスタM15およびM16がそれぞれダイオード接続される。すなわち、PチャネルMOSトランジスタM11がオンし、NチャネルMOSトランジスタM12がオフするため、NチャネルMOSトランジスタM15がオンする。また、PチャネルMOSトランジスタM13がオンし、NチャネルMOSトランジスタM14がオフするため、NチャネルMOSトランジスタM16がオンする。これにより、電源ノードVddからNチャネルMOSトランジスタM15を介して基準ノードRefへ電流が流れ、キャパシタCが充電され、基準ノードRefの電位が、NチャネルMOSトランジスタM15のオン抵抗値およびNチャネルMOSトランジスタM16のオン抵抗値の比で決まる電圧値に制御される。
【0110】
すなわち、時刻t1から時刻t2までの期間T1において、基準ノードRefは基準電圧生成回路31および充電加速回路13によって所定電圧レベルへ向かって充電される。
【0111】
次に、基準ノードRefの電位が十分に上昇した時刻t2において、制御信号STUP_Pが論理ハイレベルに遷移し、制御信号STUP_Nが論理ハイレベルに遷移する。そうすると、PチャネルMOSトランジスタM11がオフし、NチャネルMOSトランジスタM12がオンするため、NチャネルMOSトランジスタM15がオフする。また、PチャネルMOSトランジスタM13がオフし、NチャネルMOSトランジスタM14がオンするため、NチャネルMOSトランジスタM16がオフする。これにより、充電加速回路13によるキャパシタCへの電流供給が停止する。このとき、基準ノードRefの電位は基準電圧生成回路31によって所定電圧レベルになるように制御されたままであり、基準ノードRefの電位は時刻t3において所定電圧レベルに収束する。
【0112】
次に、時刻t4においてパワーダウンが再び指示され、パワーダウン信号PDBが論理ハイレベルに遷移し、制御信号STUP_Nが論理ローレベルに遷移する。そうすると、PチャネルMOSトランジスタM1がオフし、NチャネルMOSトランジスタM2がオンするため、NチャネルMOSトランジスタM5がオフする。また、PチャネルMOSトランジスタM3がオフし、NチャネルMOSトランジスタM4がオンするため、NチャネルMOSトランジスタM6がオフする。これにより、基準電圧生成回路31による基準ノードRefの電位制御が停止する。また、NチャネルMOSトランジスタM16がダイオード接続される。すなわち、PチャネルMOSトランジスタM13がオンし、NチャネルMOSトランジスタM14がオフするため、NチャネルMOSトランジスタM16がオンする。NチャネルMOSトランジスタM15がオフした状態においてNチャネルMOSトランジスタM16がオンすることにより、キャパシタCに蓄えられた電荷が外部端子EXTC、パッドPDC、インタフェース回路21およびNチャネルMOSトランジスタM16経由で接地ノードVssへ放電される。
【0113】
次に、キャパシタCの電荷が十分に放電された時刻t5において、制御信号STUP_Nが論理ハイレベルに遷移する。そうすると、NチャネルMOSトランジスタM16がオフすることにより、充電加速回路13によるキャパシタCの放電動作が停止する。
【0114】
充電加速回路13は、基準電圧生成回路31と同じ回路構成を有し、パワーダウン解除後の一定期間、基準電圧生成回路31よりも多くの電流を基準ノードRefへ流す。たとえば、充電加速回路13が図10に示すように直列接続された複数のトランジスタを用いて構成される場合には、充電加速回路13において、基準電圧生成回路31の抵抗比と略同じ抵抗比を有するように、かつ基準電圧生成回路31よりも低い抵抗値を有するように回路定数が設定される。
【0115】
具体的には、NチャネルMOSトランジスタM5,M6,M15,M16のオン抵抗値をそれぞれR5,R6,R15,R16とすると、R5:R6=R15:R16、R15<<R5、およびR16<<R6の関係を満たすように、NチャネルMOSトランジスタM5,M6,M15,M16のオン抵抗値が設定される。
【0116】
すなわち、(ゲート長/ゲート幅)の値に関し、NチャネルMOSトランジスタM15はNチャネルMOSトランジスタM5より小さく、NチャネルMOSトランジスタM16はNチャネルMOSトランジスタM6より小さい。また、(ゲート長/ゲート幅)の値に関し、NチャネルMOSトランジスタM15に対するNチャネルMOSトランジスタM16の比は、NチャネルMOSトランジスタM5に対するNチャネルMOSトランジスタM6の比と略等しい。
【0117】
具体的には、NチャネルMOSトランジスタM5,M6,M15,M16のゲート幅をそれぞれW5,W6,W15,W16とし、ゲート長をそれぞれL5,L6,L15,L16とすると、L5/W5:L6/W6=L15/W15:L16/W16、L15/W15<<L5/W5、およびL16/W16<<L6/W6の関係を満たすように、NチャネルMOSトランジスタM5,M6,M15,M16のゲート幅およびゲート長が設定される。
【0118】
このように、基準電圧生成部103では、充電加速回路13は、基準電圧生成回路31の抵抗比と略同じ抵抗比を有するため、時刻t2において、充電加速後の基準ノードRefの電位を、所定レベルすなわち本来期待する電圧値に近い値に精度良く制御することが可能となる。このため、基準ノードRefの電位を所定レベルに設定するまでの期間T2を短縮することができる。
【0119】
したがって、本発明の第3の実施の形態に係る基準電圧生成部では、基準ノードRefに接続される外部容量を急速に充電することができ、かつ急速充電直後の基準ノードRefの電位を所定電圧レベルに近い値に制御することが可能となるため、システムを構築した際の待ち時間を短縮することができる。
【0120】
特許文献1の図2におけるPMOSトランジスタM1およびNMOSトランジスタM3は、一見すると、図12に示すNチャネルMOSトランジスタM15およびM16にそれぞれ対応する。しかしながら、特許文献1の図2において、PMOSトランジスタM1およびNMOSトランジスタM3がオンするとき、NMOSトランジスタM2はオフ状態であることから、入力電圧Vddの供給ノードからPMOSトランジスタM1およびNMOSトランジスタM2を経由して基準ノードRefに相当するノードBへ電流を流す経路は発生しない。
【0121】
一方、基準電圧生成部103では、キャパシタCへの充電は、電源ノードVddからNチャネルMOSトランジスタM15を通して流れる電流によって行なわれる。図4に示す基準電圧生成部101のように、スイッチSW11および抵抗R11の経路のみを有する場合、キャパシタCを充電しすぎると基準ノードRefが所定電圧レベルを超えてしまい、充電加速回路10の非アクティブ後(図5のt2以降)に基準電圧発生回路11が基準ノードRefを所定電圧レベルに戻すまでに時間を要してしまう。
【0122】
これに対して、基準電圧生成部103では、電源ノードVddからNチャネルMOSトランジスタM15を通して基準ノードRefへの経路で電流を流すと同時に基準ノードRefからNチャネルMOSトランジスタM16を通して接地ノードVssへの経路で電流を流すことで過充電を抑えることができる。これは、後述する図14,16に示す各基準電圧生成部でも同様である。
【0123】
また、基準電圧生成部103では、ダイオード接続されるトランジスタを用いることにより、パワーダウンを行なうためのスイッチの役割をNチャネルMOSトランジスタM5,M6,M15,M16が兼ねることから、基準電圧生成部102のようにスイッチを別途設ける必要がなくなる。これにより、スイッチのオン抵抗の誤差を取り除くことができるため、基準ノードRefの電位を所望のレベルにより近い値に加速充電することが可能になる。
【0124】
なお、図12においてNチャネルMOSトランジスタM15およびM16はそれぞれ1つのトランジスタで示されている。しかしながら、NチャネルMOSトランジスタM15およびM16は、それぞれ並列に接続された複数のトランジスタで構成されてもよい。たとえばNチャネルMOSトランジスタM15およびM16の各々を、並列接続された複数のトランジスタで構成する場合、上記「L5/W5:L6/W6=L15/W15:L16/W16、L15/W15<<L5/W5、およびL16/W16<<L6/W6」の関係は、実効的なゲート長およびゲート幅で比較することになる。
【0125】
たとえば、L15/W15=1/20の場合、NチャネルMOSトランジスタM15として5つのトランジスタを並列に接続し、各トランジスタの(ゲート長/ゲート幅)=1/4とすれば、実効的なL15/W15は1/20となる。
【0126】
図14は、本発明の第3の実施の形態に係る基準電圧生成部の変形例の構成を示す図である。
【0127】
図14を参照して、この基準電圧生成部は、基準電圧生成回路31におけるPチャネルMOSトランジスタM3およびNチャネルMOSトランジスタM4のゲートがパワーダウン信号PDBを受けず、接地ノードVssに接続された構成である。
【0128】
PチャネルMOSトランジスタM3は常時オンし、NチャネルMOSトランジスタM4は常時オフする。
【0129】
これにより、キャパシタCの放電時、PチャネルMOSトランジスタM3およびNチャネルMOSトランジスタM4経由で接地ノードVssへ電流を流すことができるため、キャパシタCの放電時間を短縮することができる。
【0130】
図15は、図14に示す基準電圧生成部における各制御信号、基準ノード電位および電流を示す図である。
【0131】
図15を参照して、図14に示す基準電圧生成部でも、図13に示すようなパワーダウン信号および制御信号を採用してもよいが、前述のようにPチャネルMOSトランジスタM3およびNチャネルMOSトランジスタM4経由で接地ノードVssへ電流を流すことができるため、時刻t4において制御信号STUP_Nを論理ハイレベルに遷移する必要がなくなる。これにより、ロジックコントローラ4の制御の簡易化を図ることができる。
【0132】
また、時刻t4以降は、電流駆動能力の小さいNチャネルMOSトランジスタM6がキャパシタCを放電するための電流I6を流すため、基準ノードRefの波形は図13と比べてなだらかになる、すなわち基準ノードRefの電位低下は図13と比べて緩やかになる。
【0133】
その他の構成および動作は第2の実施の形態に係る半導体装置と同様であるため、ここでは詳細な説明を繰り返さない。
【0134】
次に、本発明の他の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【0135】
<第4の実施の形態>
本実施の形態は、第3の実施の形態に係る半導体装置と比べて基準電圧生成部の構成を変更した半導体装置に関する。以下で説明する内容以外は第3の実施の形態に係る半導体装置と同様である。
【0136】
図16は、本発明の第4の実施の形態に係る基準電圧生成部の構成を示す図である。
図16を参照して、基準電圧生成部104は、基準電圧生成回路32と、充電加速回路14と、インタフェース回路21,22とを含む。基準電圧生成回路32は、PチャネルMOSトランジスタM21と、抵抗R24(第1の素子)と、抵抗R25(第2の素子)とを含む。充電加速回路14は、充電加速回路13と比べて、さらに、NチャネルMOSトランジスタ15のソースと基準ノードRefとの間に接続された抵抗R26を含む。
【0137】
本発明の第4の実施の形態に係る半導体装置におけるチップにはパッドPDC1,PDC2が設けられ、パッドPDC1,PDC2は、半導体装置のパッケージに設けられた外部端子EXTC11,EXTC12にワイヤボンディングを介してそれぞれ接続されている。キャパシタCは、外部端子EXTC11,EXTC12に接続された第1端と、接地ノードVssに接続された第2端とを有する。
【0138】
基準電圧生成回路32において、PチャネルMOSトランジスタM21は、電源ノードVddに接続されたソースと、ドレインと、パワーダウン信号PDBを受けるゲートとを有する。抵抗R24は、PチャネルMOSトランジスタM21のドレインに接続された第1端と、基準ノードRefに接続された第2端とを有する。抵抗R25は、基準ノードRefに接続された第1端と、接地ノードVssに接続された第2端とを有する。
【0139】
インタフェース回路21において、ダイオードD1は、電源ノードVddに接続されたカソードと、パッドPDC1に接続されたアノードとを有する。ダイオードD2は、パッドPDC1に接続されたカソードと、接地ノードVssに接続されたアノードとを有する。抵抗R21は、基準ノードRefに接続された第1端と、パッドPDC1に接続された第2端とを有する。
【0140】
インタフェース回路22において、ダイオードD3は、電源ノードVddに接続されたカソードと、パッドPDC2に接続されたアノードとを有する。ダイオードD4は、パッドPDC2に接続されたカソードと、接地ノードVssに接続されたアノードとを有する。抵抗R22は、第1端と、パッドPDC2に接続された第2端とを有する。抵抗R22の第1端における電圧が基準電圧Vrefとなる。
【0141】
抵抗R24および抵抗R25の各々は、基準ノードRefが所定レベルに収束した後の通常時において消費電力を低減できるように、十分に大きい抵抗値を有する。また、抵抗R24および抵抗R25は、NチャネルMOSトランジスタM15およびM16のオン抵抗値よりも大きい抵抗値を有する。抵抗R24および抵抗R25は、たとえば略同じ抵抗値を有する。抵抗R26はPチャネルMOSトランジスタM21のオン抵抗の影響を補正するために設けられ、抵抗R24および抵抗R25よりもかなり小さい抵抗値を有する。なお、必要に応じて抵抗R26を削除し、NチャネルMOSトランジスタM15を基準ノードRefに直接接続してもよい。
【0142】
基準電圧生成部104における各制御信号および基準ノード電位は図13に示すものと同様である。基準電圧生成部104の動作について、図13を参照しながら基準電圧生成部103と異なる点についてのみ説明する。
【0143】
図13を参照して、時刻t1においてパワーダウンが解除され、パワーダウン信号PDBが論理ローレベルに遷移し、制御信号STUP_Pが論理ローレベルに遷移し、制御信号STUP_Nが論理ローレベルに遷移する。そうすると、PチャネルMOSトランジスタM21がオンすることにより、電源ノードVddからPチャネルMOSトランジスタM21および抵抗R24を介して基準ノードRefへ電流が流れ、キャパシタCが充電され、基準ノードRefの電位が、抵抗R24の抵抗値および抵抗R25の抵抗値の比で決まる電圧値に制御される。
【0144】
次に、時刻t4においてパワーダウンが再び指示され、パワーダウン信号PDが論理ローレベルに遷移し、パワーダウン信号PDBが論理ハイレベルに遷移し、制御信号STUP_Nが論理ローレベルに遷移する。そうすると、PチャネルMOSトランジスタM21がオフすることにより、基準電圧生成回路32による基準ノードRefの電位制御が停止する。
【0145】
その他の構成および動作は第3の実施の形態に係る半導体装置と同様であるため、ここでは詳細な説明を繰り返さない。
【0146】
抵抗分割によってちょうどVdd/2の電位を基準電圧Vrefとして生成するような場合には、基準電圧生成部104のような構成を採用することも可能である。
【0147】
次に、本発明の他の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【0148】
<第5の実施の形態>
本実施の形態は、第2の実施の形態に係る半導体装置と比べて充電加速回路の構成を変更した半導体装置に関する。以下で説明する内容以外は第2の実施の形態に係る半導体装置と同様である。
【0149】
基準電圧生成部102では、抵抗素子のばらつきによる影響はある程度許容されるものの、各スイッチのオン抵抗を合わせこむことが困難であるため、基準電圧Vrefの値を正確に設定することが困難な場合がある。
【0150】
本発明の第5の実施の形態に係る基準電圧生成部105では、上記のような基準電圧生成部102の問題点を解決する。
【0151】
本発明の第5の実施の形態において、基準電圧生成部102と同一または相当部分には基準電圧生成部102と同一符号を付してその説明は繰り返さない。すなわち、以下で説明する内容以外は基準電圧生成部102と同様である。
【0152】
図17は、本発明の第5の実施の形態に係る基準電圧生成部の構成を示す図である。
図17を参照して、基準電圧生成部105は、基準電圧生成部102と比べて、充電加速回路12の代わりに充電加速回路15を備える。充電加速回路15は、レプリカ回路K1〜Knを含む。レプリカ回路K1〜Knの各々は、基準電圧生成回路11と同一の回路構成および同一の回路定数を有し、互いに並列接続されている。レプリカ回路K1〜Knは、電源ノードVddと接地ノードVssとの間に接続されている。
【0153】
図18は、基準電圧生成部105における各制御信号および基準ノード電位を示す図である。
【0154】
図18を参照して、時刻t1においてパワーダウンが解除され、パワーダウン信号PDが論理ハイレベルに遷移し、パワーダウン信号PDBが論理ローレベルに遷移し、制御信号STUP_Pが論理ローレベルに遷移し、制御信号STUP_Nが論理ハイレベルに遷移する。そうすると、スイッチSW1およびSW2がオンすることにより、電源ノードVddから抵抗R1を介して基準ノードRefへ電流が流れ、キャパシタCが充電され、基準ノードRefの電位が、抵抗R1の抵抗値および抵抗R2の抵抗値の比で決まる電圧値に制御される。また、レプリカ回路K1〜Knの各々におけるスイッチSW11およびSW12がオンすることにより、電源ノードVddからレプリカ回路K1〜Knの各々における抵抗R11を介して基準ノードRefへ電流が流れ、キャパシタCが充電され、基準ノードRefの電位が、抵抗R11の抵抗値および抵抗R12の抵抗値の比で決まる電圧値に制御される。すなわち、時刻t1から時刻t2までの期間T1において、基準ノードRefは基準電圧生成回路11および充電加速回路15によって所定電圧レベルへ向かって充電される。
【0155】
次に、基準ノードRefの電位が十分に上昇した時刻t2において、制御信号STUP_Pが論理ハイレベルに遷移し、制御信号STUP_Nが論理ローレベルに遷移する。そうすると、レプリカ回路K1〜Knの各々におけるスイッチSW11およびSW12がオフすることにより、充電加速回路15によるキャパシタCへの電流供給が停止する。このとき、基準ノードRefの電位は基準電圧生成回路11によって所定電圧レベルになるように制御されたままであり、基準ノードRefの電位は時刻t3において所定電圧レベルに収束する。
【0156】
次に、時刻t4においてパワーダウンが再び指示され、パワーダウン信号PDが論理ローレベルに遷移し、パワーダウン信号PDBが論理ハイレベルに遷移し、制御信号STUP_Nが論理ハイレベルに遷移する。そうすると、スイッチSW1およびSW2がオフすることにより、基準電圧生成回路11による基準ノードRefの電位制御が停止する。また、レプリカ回路K1〜Knの各々におけるスイッチSW11がオフした状態においてスイッチSW12がオンすることにより、キャパシタCに蓄えられた電荷が外部端子EXTC、レプリカ回路K1〜Knの各々における抵抗R12およびスイッチSW12経由で接地ノードVssへ放電される。
【0157】
次に、キャパシタCの電荷が十分に放電された時刻t5において、制御信号STUP_Nが論理ローレベルに遷移する。そうすると、レプリカ回路K1〜Knの各々におけるスイッチSW12がオフすることにより、充電加速回路15によるキャパシタCの放電動作が停止する。
【0158】
図19は、基準電圧生成部105のレイアウトを概念的に示す図である。
図19を参照して、抵抗R1は、紙面横方向に配列された複数のユニット抵抗素子URを含み、各ユニット抵抗素子URは配線LNを介して接続されている。同様に、抵抗R2は、紙面横方向に配列された複数のユニット抵抗素子URを含み、各ユニット抵抗素子URは配線LNを介して接続されている。抵抗R1およびR2の各ユニット抵抗素子URは紙面横方向に整列して配置されている。
【0159】
レプリカ回路K1〜Knの各々において、抵抗R1およびR2と同一形状の、紙面横方向に配列された複数のユニット抵抗素子URが、抵抗R11およびR12として配置されている。これにより、ユニット抵抗素子のミスマッチによる電位のずれを緩和でき、キャパシタCの充放電時間を加速することができる。
【0160】
基準電圧生成回路11およびレプリカ回路K1〜Knは、基準ノードRefに対応する配線LN、電源ノードVddに対応する配線LN、および接地ノードVssに対応する配線LNを介して互いに接続され、紙面縦方向に整列して配置されている。
【0161】
スイッチSW1およびSW11は、たとえばゲート電極Gを有するトランジスタによって構成され、抵抗R1およびR11の近傍にそれぞれ配置されている。スイッチSW2およびSW12は、たとえばゲート電極Gを有するトランジスタによって構成され、抵抗R2およびR12の近傍にそれぞれ配置されている。
【0162】
基準電圧生成回路11において、抵抗R1およびスイッチSW1と、抵抗R2およびスイッチSW2とは、基準ノードRefに対応する配線LNに対してそれぞれ線対称に配置されている。また、レプリカ回路K1〜Knの各々において、抵抗R11およびスイッチSW11と、抵抗R12およびスイッチSW12とは、基準ノードRefに対応する配線LNに対してそれぞれ線対称に配置されている。
【0163】
その他の構成および動作は第2の実施の形態に係る半導体装置と同様であるため、ここでは詳細な説明を繰り返さない。
【0164】
本発明の第5の実施の形態に係る基準電圧生成部では、レプリカ回路K1〜Knを充電加速回路15として用いることにより、充電加速直後の基準ノードRefの電位をプロセスおよび温度等の条件に依存することなく所望の電位に設定することができる。すなわち、基準電圧生成部102と比べて、充電加速直後の基準ノードRefの電位をさらに高精度に制御することができ、システムを構築した際の待ち時間を短縮することができる。また、放電経路が増加することで、放電時間をさらに短縮することができる。
【0165】
次に、本発明の他の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【0166】
<第6の実施の形態>
本実施の形態は、第3の実施の形態に係る半導体装置と比べて充電加速回路の構成を変更した半導体装置に関する。以下で説明する内容以外は第3の実施の形態に係る半導体装置と同様である。
【0167】
基準電圧生成部103および104では、標準プロセス条件におけるオン抵抗の合わせこみは可能であるが、プロセスバラツキなどによる誤差が生じる場合がある。すなわち、基準電圧生成回路11による基準ノードRefの設定電位と、充電加速回路10による基準ノードRefの設定電位とを正確に一致させることが困難な場合がある。
【0168】
本発明の第6の実施の形態に係る基準電圧生成部105では、上記のような基準電圧生成部103および104の問題点を解決する。
【0169】
本発明の第6の実施の形態において、基準電圧生成部103と同一または相当部分には基準電圧生成部103と同一符号を付してその説明は繰り返さない。すなわち、以下で説明する内容以外は基準電圧生成部103と同様である。
【0170】
図20は、本発明の第6の実施の形態に係る基準電圧生成部の構成を示す図である。
図20を参照して、基準電圧生成部106は、基準電圧生成部103と比べて、充電加速回路13の代わりに充電加速回路16を備える。充電加速回路16は、レプリカ回路K1〜Knを含む。レプリカ回路K1〜Knの各々は、基準電圧生成回路31と同一の回路構成および同一の回路定数を有し、互いに並列接続されている。レプリカ回路K1〜Knは、電源ノードVddと接地ノードVssとの間に接続されている。
【0171】
基準電圧生成部106における各制御信号および基準ノード電位は図13に示すものと同様である。基準電圧生成部106の動作について、図13を参照しながら説明する。
【0172】
図13を参照して、時刻t1においてパワーダウンが解除され、パワーダウン信号PDBが論理ローレベルに遷移し、制御信号STUP_Pが論理ローレベルに遷移し、制御信号STUP_Nが論理ローレベルに遷移する。そうすると、NチャネルMOSトランジスタM5およびM6がそれぞれダイオード接続される。すなわち、PチャネルMOSトランジスタM1がオンし、NチャネルMOSトランジスタM2がオフするため、NチャネルMOSトランジスタM5がオンする。また、PチャネルMOSトランジスタM3がオンし、NチャネルMOSトランジスタM4がオフするため、NチャネルMOSトランジスタM6がオンする。これにより、電源ノードVddからNチャネルMOSトランジスタM5を介して基準ノードRefへ電流が流れ、キャパシタCが充電され、基準ノードRefの電位が、NチャネルMOSトランジスタM5のオン抵抗値およびNチャネルMOSトランジスタM6のオン抵抗値の比で決まる電圧値に制御される。
【0173】
また、レプリカ回路K1〜Knの各々におけるNチャネルMOSトランジスタM15およびM16がそれぞれダイオード接続される。すなわち、PチャネルMOSトランジスタM11がオンし、NチャネルMOSトランジスタM12がオフするため、NチャネルMOSトランジスタM15がオンする。また、PチャネルMOSトランジスタM13がオンし、NチャネルMOSトランジスタM14がオフするため、NチャネルMOSトランジスタM16がオンする。これにより、電源ノードVddからレプリカ回路K1〜Knの各々におけるNチャネルMOSトランジスタM15を介して基準ノードRefへ電流が流れ、キャパシタCが充電され、基準ノードRefの電位が、NチャネルMOSトランジスタM15のオン抵抗値およびNチャネルMOSトランジスタM16のオン抵抗値の比で決まる電圧値に制御される。
【0174】
すなわち、時刻t1から時刻t2までの期間T1において、基準ノードRefは基準電圧生成回路11および充電加速回路16によって所定電圧レベルへ向かって充電される。
【0175】
次に、基準ノードRefの電位が十分に上昇した時刻t2において、制御信号STUP_Pが論理ハイレベルに遷移し、制御信号STUP_Nが論理ハイレベルに遷移する。そうすると、レプリカ回路K1〜Knの各々において、PチャネルMOSトランジスタM11がオフし、NチャネルMOSトランジスタM12がオンするため、NチャネルMOSトランジスタM15がオフする。また、レプリカ回路K1〜Knの各々において、PチャネルMOSトランジスタM13がオフし、NチャネルMOSトランジスタM14がオンするため、NチャネルMOSトランジスタM16がオフする。これにより、充電加速回路16によるキャパシタCへの電流供給が停止する。このとき、基準ノードRefの電位は基準電圧生成回路31によって所定電圧レベルになるように制御されたままであり、基準ノードRefの電位は時刻t3において所定電圧レベルに収束する。
【0176】
次に、時刻t4においてパワーダウンが再び指示され、パワーダウン信号PDBが論理ハイレベルに遷移し、制御信号STUP_Nが論理ローレベルに遷移する。そうすると、PチャネルMOSトランジスタM1がオフし、NチャネルMOSトランジスタM2がオンするため、NチャネルMOSトランジスタM5がオフする。また、PチャネルMOSトランジスタM3がオフし、NチャネルMOSトランジスタM4がオンするため、NチャネルMOSトランジスタM6がオフする。これにより、基準電圧生成回路31による基準ノードRefの電位制御が停止する。また、レプリカ回路K1〜Knの各々におけるNチャネルMOSトランジスタM16がダイオード接続される。すなわち、PチャネルMOSトランジスタM13がオンし、NチャネルMOSトランジスタM14がオフするため、NチャネルMOSトランジスタM16がオンする。NチャネルMOSトランジスタM15がオフした状態においてNチャネルMOSトランジスタM16がオンすることにより、キャパシタCに蓄えられた電荷が外部端子EXTC、パッドPDC、インタフェース回路21およびレプリカ回路K1〜Knの各々におけるNチャネルMOSトランジスタM16経由で接地ノードVssへ放電される。
【0177】
次に、キャパシタCの電荷が十分に放電された時刻t5において、制御信号STUP_Nが論理ハイレベルに遷移する。そうすると、レプリカ回路K1〜Knの各々におけるNチャネルMOSトランジスタM16がオフすることにより、充電加速回路16によるキャパシタCの放電動作が停止する。
【0178】
その他の構成および動作は第3の実施の形態に係る半導体装置と同様であるため、ここでは詳細な説明を繰り返さない。
【0179】
本発明の第6の実施の形態に係る基準電圧生成部では、レプリカ回路K1〜Knを充電加速回路16として用いることにより、充電加速直後の基準ノードRefの電位をプロセスおよび温度等の条件に依存することなく所望の電位に設定することができる。すなわち、基準電圧生成部103と比べて、充電加速直後の基準ノードRefの電位をさらに高精度に制御することができ、システムを構築した際の待ち時間を短縮することができる。また、放電経路が増加することで、放電時間をさらに短縮することができる。
【0180】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【0181】
1 A/D変換器、2 信号処理部、3 D/A変換器、4 ロジックコントローラ、10,12,14,15,16 充電加速回路、11,32 基準電圧生成回路、21,22 インタフェース回路、31 基準電圧生成回路、100,101A,101B,102,103,104,105,106 基準電圧生成部、201 半導体装置、EXTIN,EXTOUT,EXTC,EXTC1,EXTC2,EXTC11,EXTC12 外部端子、R1,R2,R11,R12,R21,R24,R25,R26 抵抗、SW1,SW2,SW11,SW12 スイッチ、UR ユニット抵抗素子、LN 配線、DM1〜DM6 ダミー素子、M1,M3,M11,M13,M21 PチャネルMOSトランジスタ、M2,M4,M5,M6,M12,M14,M15,M16 NチャネルMOSトランジスタ、D1〜D4 ダイオード、PDC,PDC1,PDC2 パッド、K1〜Kn レプリカ回路。
【特許請求の範囲】
【請求項1】
第1の電源電圧が供給される第1電源ノードと前記第1の電源電圧よりも低い第2の電源電圧が供給される第2電源ノードとの間に接続され、前記第1電源ノードからキャパシタが電気的に接続されるべき基準ノードへ電流を流すことにより、前記キャパシタを充電し、前記基準ノードの電位を所定電圧レベルにするための基準電圧生成回路と、
前記第1電源ノードと前記基準ノードとの間に直列接続された抵抗およびスイッチ、または前記第1電源ノードと前記基準ノードとの間に接続されたトランジスタを含み、前記第1電源ノードから前記基準ノード経由で前記キャパシタへ電流を流すことにより、前記基準電圧生成回路よりも速く前記キャパシタを充電することが可能な充電加速回路とを備える半導体装置。
【請求項2】
前記充電加速回路は、
前記第1電源ノードと前記第2電源ノードとの間に接続され、前記キャパシタを充電するとき、前記第1電源ノードからの電流を前記キャパシタおよび前記第2電源ノードへ分岐して流す請求項1に記載の半導体装置。
【請求項3】
前記充電加速回路は、
前記基準電圧生成回路が前記基準ノードの電位を所定電圧レベルに到達させるために前記キャパシタを充電する期間において前記キャパシタへ電流を流し、前記基準ノードの電位が前記所定電圧レベルに到達した後、前記キャパシタへ電流を流す動作を停止する請求項1または2に記載の半導体装置。
【請求項4】
前記充電加速回路は、
前記基準電圧生成回路が前記基準ノードへ電流を流す動作を停止した後、前記キャパシタから自己を介して前記第2電源ノードへ電流を流すことにより前記キャパシタを放電する請求項1から3のいずれかに記載の半導体装置。
【請求項5】
前記充電加速回路は、
前記基準電圧生成回路と同一の回路構成および同一の回路定数を有する互いに並列接続された複数の回路を含む請求項1から4のいずれかに記載の半導体装置。
【請求項6】
第1の電源電圧が供給される第1電源ノードとキャパシタが電気的に接続されるべき基準ノードとの間に接続され、前記第1電源ノードから前記基準ノードに流れる電流の経路をなす第1の素子と、前記基準ノードと第2の電源電圧が供給される第2電源ノードとの間に接続され、前記基準ノードから前記第2電源ノードに流れる電流の経路をなす第2の素子とを含み、前記基準ノードに前記第1の電源電圧より小さく前記第2の電源電圧より大きい基準電圧を生成する基準電圧生成回路と、
前記第1の素子と並列に前記第1電源ノードと前記基準ノードとの間に接続された第1のトランジスタと、前記第2の素子と並列に前記基準ノードと前記第2電源ノードとの間に接続された第2のトランジスタとを含み、第1の期間において前記第1および第2のトランジスタを同時に導通させて前記第1のトランジスタを介して前記第1電源ノードから前記基準ノードに電流を流すと共に前記第2のトランジスタを介して前記基準ノードから前記第2電源ノードに電流を流し、第2の期間において前記第1および第2のトランジスタを同時に非導通とする充電加速回路とを備える半導体装置。
【請求項7】
前記第1の期間に前記第1のトランジスタを通して流れる電流は、前記第2の期間において前記第1の素子を通して流れる電流より大きく、前記第1の期間に前記第2のトランジスタを通して流れる電流は、前記第2の期間において前記第2の素子を通して流れる電流より大きい請求項6に記載の半導体装置。
【請求項8】
前記第1のトランジスタおよび前記第2のトランジスタは同じ導電型の電界効果トランジスタである請求項6または7に記載の半導体装置。
【請求項9】
前記充電加速回路は、前記第1の期間において前記第1電源ノードと前記第1のトランジスタの制御電極との接続経路を形成し、前記基準ノードと前記第2のトランジスタの制御電極との接続経路を形成する請求項8に記載の半導体装置。
【請求項10】
前記充電加速回路は、
前記第1電源ノードに接続された第1導通電極と、前記第1のトランジスタの制御電極に接続された第2導通電極とを有する第3のトランジスタと、
前記第1のトランジスタの制御電極に接続された第1導通電極と、前記第2電源ノードに接続された第2導通電極と、前記第3のトランジスタの制御電極と接続された制御電極とを有する第4のトランジスタと、
前記基準ノードに接続された第1導通電極と、前記第2のトランジスタの制御電極に接続された第2導通電極とを有する第5のトランジスタと、
前記第2のトランジスタの制御電極に接続された第1導通電極と、前記第2電源ノードに接続された第2導通電極と、前記第5のトランジスタの制御電極と接続された制御電極とを有する第6のトランジスタとを含む請求項6または7に記載の半導体装置。
【請求項11】
前記充電加速回路は、
前記第1のトランジスタと直列に前記第1電源ノードと前記基準ノードとの間に接続された第1の抵抗素子と、
前記第2のトランジスタと直列に前記基準ノードと前記第2電源ノードとの間に接続された第2の抵抗素子とを含む請求項6または7に記載の半導体装置。
【請求項12】
前記第1および第2の素子はそれぞれ第3および第4の抵抗素子であり、
抵抗値に関し、前記第3の抵抗素子は前記第1の抵抗素子より大きく、前記第4の抵抗素子は前記第2の抵抗素子より大きい請求項11に記載の半導体装置。
【請求項13】
抵抗値に関し、前記第3の抵抗素子に対する前記第4の抵抗素子の比は、前記第1の抵抗素子に対する前記第2の抵抗素子の比と略等しい請求項12に記載の半導体装置。
【請求項14】
前記半導体装置は、互いに並んで配置された複数のポリシリコン層を備え、
前記複数のポリシリコン層は、前記第1ないし第4の抵抗素子と、前記第1ないし第4の抵抗素子を挟むように配置された複数のダミー素子とを構成する請求項12に記載の半導体装置。
【請求項15】
前記第1および第2のトランジスタはそれぞれ第1および第2の電界効果トランジスタであり、
前記第1および第2の素子はそれぞれ第3および第4の電界効果トランジスタであり、
(ゲート長/ゲート幅)の値に関し、前記第1の電界効果トランジスタは前記第3の電界効果トランジスタより小さく、前記第2の電界効果トランジスタは前記第4の電界効果トランジスタより小さい請求項6または7に記載の半導体装置。
【請求項16】
(ゲート長/ゲート幅)の値に関し、前記第1の電界効果トランジスタに対する前記第2の電界効果トランジスタの比は、前記第3の電界効果トランジスタに対する前記第4の電界効果トランジスタの比と略等しい請求項15に記載の半導体装置。
【請求項1】
第1の電源電圧が供給される第1電源ノードと前記第1の電源電圧よりも低い第2の電源電圧が供給される第2電源ノードとの間に接続され、前記第1電源ノードからキャパシタが電気的に接続されるべき基準ノードへ電流を流すことにより、前記キャパシタを充電し、前記基準ノードの電位を所定電圧レベルにするための基準電圧生成回路と、
前記第1電源ノードと前記基準ノードとの間に直列接続された抵抗およびスイッチ、または前記第1電源ノードと前記基準ノードとの間に接続されたトランジスタを含み、前記第1電源ノードから前記基準ノード経由で前記キャパシタへ電流を流すことにより、前記基準電圧生成回路よりも速く前記キャパシタを充電することが可能な充電加速回路とを備える半導体装置。
【請求項2】
前記充電加速回路は、
前記第1電源ノードと前記第2電源ノードとの間に接続され、前記キャパシタを充電するとき、前記第1電源ノードからの電流を前記キャパシタおよび前記第2電源ノードへ分岐して流す請求項1に記載の半導体装置。
【請求項3】
前記充電加速回路は、
前記基準電圧生成回路が前記基準ノードの電位を所定電圧レベルに到達させるために前記キャパシタを充電する期間において前記キャパシタへ電流を流し、前記基準ノードの電位が前記所定電圧レベルに到達した後、前記キャパシタへ電流を流す動作を停止する請求項1または2に記載の半導体装置。
【請求項4】
前記充電加速回路は、
前記基準電圧生成回路が前記基準ノードへ電流を流す動作を停止した後、前記キャパシタから自己を介して前記第2電源ノードへ電流を流すことにより前記キャパシタを放電する請求項1から3のいずれかに記載の半導体装置。
【請求項5】
前記充電加速回路は、
前記基準電圧生成回路と同一の回路構成および同一の回路定数を有する互いに並列接続された複数の回路を含む請求項1から4のいずれかに記載の半導体装置。
【請求項6】
第1の電源電圧が供給される第1電源ノードとキャパシタが電気的に接続されるべき基準ノードとの間に接続され、前記第1電源ノードから前記基準ノードに流れる電流の経路をなす第1の素子と、前記基準ノードと第2の電源電圧が供給される第2電源ノードとの間に接続され、前記基準ノードから前記第2電源ノードに流れる電流の経路をなす第2の素子とを含み、前記基準ノードに前記第1の電源電圧より小さく前記第2の電源電圧より大きい基準電圧を生成する基準電圧生成回路と、
前記第1の素子と並列に前記第1電源ノードと前記基準ノードとの間に接続された第1のトランジスタと、前記第2の素子と並列に前記基準ノードと前記第2電源ノードとの間に接続された第2のトランジスタとを含み、第1の期間において前記第1および第2のトランジスタを同時に導通させて前記第1のトランジスタを介して前記第1電源ノードから前記基準ノードに電流を流すと共に前記第2のトランジスタを介して前記基準ノードから前記第2電源ノードに電流を流し、第2の期間において前記第1および第2のトランジスタを同時に非導通とする充電加速回路とを備える半導体装置。
【請求項7】
前記第1の期間に前記第1のトランジスタを通して流れる電流は、前記第2の期間において前記第1の素子を通して流れる電流より大きく、前記第1の期間に前記第2のトランジスタを通して流れる電流は、前記第2の期間において前記第2の素子を通して流れる電流より大きい請求項6に記載の半導体装置。
【請求項8】
前記第1のトランジスタおよび前記第2のトランジスタは同じ導電型の電界効果トランジスタである請求項6または7に記載の半導体装置。
【請求項9】
前記充電加速回路は、前記第1の期間において前記第1電源ノードと前記第1のトランジスタの制御電極との接続経路を形成し、前記基準ノードと前記第2のトランジスタの制御電極との接続経路を形成する請求項8に記載の半導体装置。
【請求項10】
前記充電加速回路は、
前記第1電源ノードに接続された第1導通電極と、前記第1のトランジスタの制御電極に接続された第2導通電極とを有する第3のトランジスタと、
前記第1のトランジスタの制御電極に接続された第1導通電極と、前記第2電源ノードに接続された第2導通電極と、前記第3のトランジスタの制御電極と接続された制御電極とを有する第4のトランジスタと、
前記基準ノードに接続された第1導通電極と、前記第2のトランジスタの制御電極に接続された第2導通電極とを有する第5のトランジスタと、
前記第2のトランジスタの制御電極に接続された第1導通電極と、前記第2電源ノードに接続された第2導通電極と、前記第5のトランジスタの制御電極と接続された制御電極とを有する第6のトランジスタとを含む請求項6または7に記載の半導体装置。
【請求項11】
前記充電加速回路は、
前記第1のトランジスタと直列に前記第1電源ノードと前記基準ノードとの間に接続された第1の抵抗素子と、
前記第2のトランジスタと直列に前記基準ノードと前記第2電源ノードとの間に接続された第2の抵抗素子とを含む請求項6または7に記載の半導体装置。
【請求項12】
前記第1および第2の素子はそれぞれ第3および第4の抵抗素子であり、
抵抗値に関し、前記第3の抵抗素子は前記第1の抵抗素子より大きく、前記第4の抵抗素子は前記第2の抵抗素子より大きい請求項11に記載の半導体装置。
【請求項13】
抵抗値に関し、前記第3の抵抗素子に対する前記第4の抵抗素子の比は、前記第1の抵抗素子に対する前記第2の抵抗素子の比と略等しい請求項12に記載の半導体装置。
【請求項14】
前記半導体装置は、互いに並んで配置された複数のポリシリコン層を備え、
前記複数のポリシリコン層は、前記第1ないし第4の抵抗素子と、前記第1ないし第4の抵抗素子を挟むように配置された複数のダミー素子とを構成する請求項12に記載の半導体装置。
【請求項15】
前記第1および第2のトランジスタはそれぞれ第1および第2の電界効果トランジスタであり、
前記第1および第2の素子はそれぞれ第3および第4の電界効果トランジスタであり、
(ゲート長/ゲート幅)の値に関し、前記第1の電界効果トランジスタは前記第3の電界効果トランジスタより小さく、前記第2の電界効果トランジスタは前記第4の電界効果トランジスタより小さい請求項6または7に記載の半導体装置。
【請求項16】
(ゲート長/ゲート幅)の値に関し、前記第1の電界効果トランジスタに対する前記第2の電界効果トランジスタの比は、前記第3の電界効果トランジスタに対する前記第4の電界効果トランジスタの比と略等しい請求項15に記載の半導体装置。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【公開番号】特開2011−118602(P2011−118602A)
【公開日】平成23年6月16日(2011.6.16)
【国際特許分類】
【出願番号】特願2009−274664(P2009−274664)
【出願日】平成21年12月2日(2009.12.2)
【出願人】(302062931)ルネサスエレクトロニクス株式会社 (8,021)
【Fターム(参考)】
【公開日】平成23年6月16日(2011.6.16)
【国際特許分類】
【出願日】平成21年12月2日(2009.12.2)
【出願人】(302062931)ルネサスエレクトロニクス株式会社 (8,021)
【Fターム(参考)】
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