【課題】ＶＩＡホール形成工程におけるプラズマダメージにより引き起こされるＶｔ変動量の抑制が可能な高耐圧半導体デバイス、及びその製造方法を提供する。
【解決手段】半導体基板上に形成された膜厚が３５０Å以上のゲート絶縁膜１６を有するトランジスタのゲート電極１７と、半導体基板の表層領域に形成された第１導電型ウェル領域１５と前記半導体基板の表層領域であって前記ウェル領域１５上に形成された第２導電型の拡散層２０とからなるダイオードと、がそれぞれの上に形成されたコンタクト２１を介して、前記コンタクト２１に直接接続された配線２２Ｂにより電気的に接続されていることを特徴とする高耐圧半導体デバイス。 （もっと読む）

【課題】センスセルのゲート絶縁膜が高速サージにより破壊されることを防止する。
【解決手段】メインセルにおけるＩＧＢＴ５ａおよびセンスセルにおけるＩＧＢＴ５ｂのゲート電極２６を分割せずに共通化させる。これにより、センスセルの前段において、ＣＲ並列回路の段数が増えた状態になり、高速サージ電流がセンスセルだけでなくメインセルにも連続的に流れることになる。このため、センスセル側から見たインピーダンスが低減されたことになって、センスセルにおけるＩＧＢＴ５ｂのゲート電位の上昇を抑えることが可能となる。これにより、ゲート電極２６の電圧上昇に伴いゲート絶縁膜２５が破壊されてしまうことを防止することが可能となる。 （もっと読む）

【課題】ウェハ形状の半導体装置に対する電気的検査において、検査プログラムの不備による過電流が発生した場合でも、その過電流によるプローブ針の破損を防止し、かつ、過電流が発生した場合に対応する検査プログラム上の箇所を容易に特定することができる半導体装置および半導体装置の検査方法を提供する。
【解決手段】ウェハ基板上のスクライブライン１０５領域に、ウェハ検査専用のＰＡＤ１０２を形成し、そのＰＡＤ１０２と半導体チップ１０６内の電源ＰＡＤ１０３の間に、ヒューズ回路１０４を直列に接続することにより、ウェハ検査時には、プローブ針１０１は電源ＰＡＤ１０３に直接接触させずにＰＡＤ１０２に接触させて、検査プログラムに従って半導体装置に対する電気的検査を行う。 （もっと読む）

【課題】 製造コストの増大や半導体装置性能を損なうことのなく、静電気放電耐量の高い静電気放電保護半導体装置を提供することを目的とする。
【解決手段】 半導体基板に形成した半導体装置上に導電体を配設し、前記導電体を電源ラインもしくはグランドラインに接続し、前記半導体装置が構成されている集積回路上に配設されている導電体と、半導体装置配線は別配線である多層配線により構成することで、前記半導体装置における前記導電体の占有面積を増大させることが可能となり、気中放電モデルにおける静電気放電耐量を向上させることができる。さらに、集積回路に占める導電体面積比を４０％以上とすることで面積効率の良い静電気放電保護半導体装置とする。 （もっと読む）

【課題】ＥＳＤなどによって外部から流入したサージ電流がダイレクトに支持基板に流入してしまうことを防止する。
【解決手段】半導体装置１は、ＳＯＩ層１１ａをアクティブ領域１０４Ａとフィールド領域とに区画する素子分離絶縁膜１１Ａと、フィールド領域に形成された抵抗素子１３と、ＳＯＩ基板１１上に形成された１層以上の層間絶縁膜（１２−１及び／又は１２−２）と、層間絶縁膜上に形成された基板コンタクト用グランド端子ＧＮＤ２と、素子分離絶縁膜１１ＡとＢＯＸ層１１ｂとを貫通して支持基板１１ｃと電気的に接続された基板コンタクト１５−１ａと、基板コンタクト１５−１ａと抵抗素子１３とを電気的に接続する第１配線（１６−１ａ、１５−１ｂ）と、抵抗素子１３と基板コンタクト用グランド端子ＧＮＤ２とを電気的に接続する第２配線（１５−１ｃ、１６−１ｂ、１５−２、１６−２）とを有する。 （もっと読む）

【課題】少ない枚数のレチクルセットで、シングルコアデバイスとマルチコアデバイスの両方のデバイスを製造できる、新規な耐湿リングレイアウトを提案する。
【解決手段】同一回路構成を有するチップを複数含む半導体デバイスにおいて、複数チップを個々に囲うように形成された複数の第一耐湿リングと、複数チップの全体を囲うように形成された第二耐湿リングとを有する。 （もっと読む）

【課題】制御信号を使用せずに簡単な回路で、入力された２つの電圧の内、いずれか大きい方又は小さい方の電圧を自動的に出力することができる電圧制御回路及びその電圧制御回路を使用した半導体集積回路を得る。
【解決手段】２つのエンハンスメント型のＰＭＯＳトランジスタＰ１及びＰ２で構成され、ＰＭＯＳトランジスタＰ１のソースとＰＭＯＳトランジスタＰ２のゲートがそれぞれ入力端ＩＮｐ１に接続されると共に、ＰＭＯＳトランジスタＰ１のゲートとＰＭＯＳトランジスタＰ２のソースがそれぞれ入力端ＩＮｐ２に接続され、ＰＭＯＳトランジスタＰ１及びＰ２の各ドレインと各サブストレートゲートがそれぞれ出力端ＯＵＴｐに接続されるようにした。 （もっと読む）

【課題】精度の高い電流検出装置を得ることが困難であった。
【解決手段】 本発明に従う電流検出装置は、被測定電流が流れる電流通路に接続され且つアルミニウムで形成された電流検出抵抗と、第１及び第２の入力端子を有し且つ第１の入力端子の信号と第２の入力端子の信号との差を示す出力を得るための出力端子を有する増幅器と、電流検出抵抗の一端と増幅器の前記第１の入力端子との間に接続され且つアルミニウムで形成された第１の入力抵抗と、
電流検出抵抗の他端と増幅器の第２の入力端子との間に接続され且つアルミニウム又はアルミニウムで形成された第２の入力抵抗と、増幅器の第２の入力端子と共通電源端子との間に接続された第３の入力抵抗と、増幅器の第１の入力端子と出力端子との間に接続された帰還抵抗とを有している。電流検出抵抗と第１及び第２の入力抵抗とは互いに同一の温度係数を有するので、電流検出精度が向上する。 （もっと読む）

【課題】半導体装置の設計における配線処理が終了するまでに、アンテナエラー発生箇所を予測し、アンテナエラー対策を施し、またタイミングも考慮しながら半導体装置を設計する方法を提供するものである。
【解決手段】RTL記述工程１０１と、ネットリスト工程１０２と、配置工程１０３と、概略配線工程１０４と、詳細配線工程１０５からなる半導体装置の設計工程において、いずれかの工程においてアンテナエラー発生箇所を予測し、アンテナエラー対策を行う。 （もっと読む）

【課題】過電流によりＭＯＳＦＥＴが破壊されることを防止する保護回路を備えた半導体装置において、感度よくかつ迅速に、半導体素子に流れる電流を検出してＭＯＳＦＥＴを保護すると共に、消費電流を低減する。
【解決手段】出力用のＭＯＳＦＥＴ２のソース側に出力電流を検出するための検出抵抗３を設け、検出抵抗３の高電位側が所定の電位に達した瞬間に、保護回路ＩＣ４を動作させてＭＯＳＦＥＴ２のゲート−ソース間を所定時間だけ短絡させる。これにより、ＭＯＳＦＥＴ２をオンからオフ状態へと移行させ、タイムラグを生ずることなく、過電流が防止される。また、ＭＯＳＦＥＴ２の温度を検知するためのダイオード等が不要となるので、消費電力が低減される。 （もっと読む）

【課題】複数の半導体素子が並列接続された半導体電力変換装置において、いずれか一つのＩＧＢＴが故障した場合でも、簡易な回路構成で残りのＩＧＢＴを故障から防止する。
【解決手段】温度検出手段３を有する第１のＩＧＢＴ１と電流検出手段４を有する第２のＩＧＢＴ２を並列接続し、第１及び第２の半導体素子１，２をスイッチ動作させる半導体電力変換回路１０と、第１のＩＧＢＴ１の温度検出手段３から得られる温度情報にもとづき第１及び第２のＩＧＢＴ１，２の過熱保護を行う過熱保護回路５と、第２のＩＧＢＴ２の電流検出手段４から得られる電流情報にもとづき第１及び第２のＩＧＢＴ１，２の過電流保護を行う過電流保護回路６とを備えた。 （もっと読む）

【課題】製造プロセスにおけるゲート電極への帯電に起因するチャージアップを防ぐことが可能な半導体素子を提供する。
【解決手段】半導体基板内に形成されたｎ型の不純物からなるソース領域４と、半導体基板内に形成されたｎ型の不純物からなるドレイン領域５と、ソース領域４及びドレイン領域５間の半導体基板上にゲート絶縁膜３を介して形成されたゲート電極６とを含むＭＯＳトランジスタを有する半導体素子であって、半導体基板内に形成されたｎ型の不純物領域７と、半導体基板内に形成されたｐ型の不純物領域１０と、ｎ型の不純物領域７及びｐ型の不純物領域１１の各々とゲート電極６とを接続するために設けられた配線Ｈ１及びＨ２とを備える。 （もっと読む）

【課題】スイッチ回路として動作するトランジスタを確実に保護する。
【解決手段】乗算回路９は、ＭＯＳＦＥＴＱｍのソース・ドレイン間電圧ΔＶｘと抵抗Ｒｓの両端子間の電圧ΔＶｙとを乗算して、電力検出信号に相当する電圧ΔＶｏを出力する。コンパレータ１０は、ＭＯＳＦＥＴＱｍの許容ドレイン損失Ｐｄに対応した基準レベルＶａに相当するオフセット電圧を有しており、電圧ΔＶｏが当該オフセット電圧を超えると駆動回路８に対しオフ指令信号を出力する。 （もっと読む）

【課題】アンテナ効果回避対策を施した半導体集積回路装置、及びアンテナ効果回避対策を容易に施すことができる半導体集積回路装置の製造方法を提供すること。
【解決手段】半導体集積回路装置の製造方法は、第１導電型半導体領域、第１導電型半導体領域に形成した第１の第１導電型拡散領域、第１半導体領域に形成したゲート絶縁膜、ゲート絶縁膜上のゲート電極、及びゲート電極に電気的に接続された配線層を形成する形成工程と、形成工程後、配線層においてアンテナ効果回避対策の必要性を検討する検討工程と、検討工程において、アンテナ効果回避対策を施す必要があると判断した場合には、第１の第１導電型拡散領域を第２の第２導電型拡散領域に置き換えて、第２の第２導電型拡散領域と第１半導体領域とでｐｎ接合を形成すると共に、第２の第２導電型拡散領域と配線層とを電気的に接続する対策工程と、を含む。 （もっと読む）

【課題】アンテナ保護素子を有する半導体装置を、従来よりも適切に、設計製造可能にする。
【解決手段】ゲート１０に接続された配線１１，１２，１３が構成された配線層Ｍ１〜Ｍ３においては、アンテナ保護素子１７の活性領域上方を覆わないように、各配線は設けられている。一方、その上層の配線層Ｍ４に設けられた配線１８は、アンテナ保護素子１７の活性領域上方を少なくとも一部覆うように、設けられている。 （もっと読む）

【課題】保護回路内蔵絶縁ゲート型半導体装置の保護機能が働く条件の拡大と加熱遮断の向上と誤動作防止と使い勝手の向上を図る。
【解決手段】本発明の絶縁ゲート型半導体装置は、電力用絶縁ゲート型半導体素子（Ｍ９）と、該電力用絶縁ゲート型半導体素子を制御する保護回路用ＭＯＳＦＥＴ（Ｍ１〜Ｍ７）と、定電圧回路用ダイオード（Ｄ２ａ〜Ｄ２ｆ）の順方向電圧を利用した定電圧回路と、該定電圧回路の電源電圧の上限を制御する電圧制限用のダイオード（Ｄ１とＤ０ａ〜Ｄ０ｄ）とを具備し、該電圧制限用のダイオードの電力が前記電力用絶縁ゲート型半導体素子の外部ゲート端子から供給されることを特徴とするものである。本発明によれば、保護回路内蔵絶縁ゲート型半導体装置の信頼度を向上と使い勝手の向上を図れるという効果がある。 （もっと読む）

【課題】一部の内部配線に流れる高周波電流だけを選択的に抑制することができる半導体装置を提供すること。
【解決手段】本発明に係る半導体装置１は、半導体基板２と、その半導体基板２上に形成された絶縁層３と、その絶縁層３の一部の領域Ｒｆに埋め込まれ、絶縁層３の表面に達する磁性体１０と、その磁性体１０を貫通するように絶縁層３に埋め込まれた金属配線５と、を備える。その磁性体１０は、上記一部の領域Ｒｆにおいて、金属配線５の全周を覆っている。 （もっと読む）

【課題】半導体装置に記憶された情報のセキュリティ性を向上させる技術を提供する。
【解決手段】半導体基板２０上に多層配線層を形成する。そして、多層配線層のうち最上層配線層に配線４２を形成する。配線４２上に酸化シリコン膜４３、有色薄膜４４および酸化シリコン膜４５を順次形成し、酸化シリコン膜４５上に表面保護膜となる窒化シリコン膜４６を形成する。すなわち、本発明の特徴は、最上層配線層を構成する配線４２と表面保護膜となる窒化シリコン膜４６の間に有色薄膜４４を形成する。この有色薄膜４４は、可視光および特定波長域のレーザ光を減衰させる機能を有し、例えば、酸化コバルトを含有する酸化シリコン膜より形成する。 （もっと読む）

【課題】回路素子を増やすことなく、しかも製造プロセスの変動の影響を受けにくい短絡電流を得ることができる過電流保護回路を備えた定電圧回路を得る。
【解決手段】出力電流ｉｏが増加して、過電流保護回路４による過電流保護動作が行われると、抵抗Ｒ４の電圧降下が大きくなり、検出電圧Ｖ３は、第２分圧電圧Ｖ２に前記入力オフセット電圧Ｖｏｆｓを加えた電圧以上になる。この状態になると、ＮＭＯＳトランジスタＭ５はオンし、ＮＭＯＳトランジスタＭ６はオフする。ＮＭＯＳトランジスタＭ５がオンするとＮＭＯＳトランジスタＭ５のドレイン電圧は低下し、ＰＭＯＳトランジスタＭ７のゲート電圧を低下させるためＰＭＯＳトランジスタＭ７がオンし、出力トランジスタＭ１のゲート電圧を上昇させて、出力電流ｉｏを減少させるようにした。 （もっと読む）

【課題】製造工程を簡素化することができるキャパシタの製造方法を提供する。
【解決手段】本発明に係るキャパシタ１００の製造方法は，基体１の上方に下部電極４を形成する工程と、下部電極の上方に誘電体層５を形成する工程と、誘電体層の上方に上部電極６を形成する工程と、少なくとも誘電体層および上部電極をパターニングする工程と、少なくとも誘電体層および上部電極を被覆するようにバリア層１４を形成する工程と、バリア層を被覆するように、バリア層のヤング率よりも小さいヤング率を有する保護層１２を形成する工程と、上部電極の上方に位置するバリア層が露出するように保護層を除去する工程と、上部電極が露出するまでバリア層をエッチバックする工程と、を含み、保護層を除去する工程は、誘電体層の側方に位置するバリア層の側方に保護層が残るように行われ、バリア層を除去する工程は，誘電体層の側方に位置するバリア層が残るように行われる。 （もっと読む）