【課題】ドライバ回路におけるダイナミックレンジを大きくしながら、高精度な過電流検出を行う。
【解決手段】ドライバＩＣ１において、比較器６は、負荷を駆動した際に発生する駆動用トランジスタ２のドレイン電圧とバイアス電流Ｉｂｉａｓによって発生するカレントセンス用トランジスタ５のドレイン電圧とを比較し、駆動用トランジスタ２に過電流が流れたことを検出し、過電流検出信号を出力する。比較器６が検出するしきい値電流は、駆動用トランジスタ２とカレントセンス用トランジスタ５とのゲート幅サイズを調整することによって、駆動用トランジスタ２におけるしきい値電流を任意に調整する。 （もっと読む）

【課題】ワード線形成用の導電層を堆積した後の工程においても、ワード線の帯電による高電圧の印加からメモリセルを保護することができるようにする。
【解決手段】半導体記憶装置は、Ｐ型ウェル１に形成され、複数のメモリセルが行列状に配置されたメモリセルアレイ領域Ａと、複数のメモリセルのうち同一の行に並ぶメモリセル同士を共通に接続する複数のワード線１３と、Ｐ型ウェル１にメモリセルアレイ領域Ａと分離して形成された保護ダイオード領域Ｂとを有している。保護ダイオード領域Ｂには、Ｐ型ウェル１の上部に形成されたＮ型拡散層９とＰ型ウェル１とが接合してなる保護ダイオード素子が構成され、各ワード線１３は、保護ダイオード領域Ｂに延伸してＮ型拡散層９と直接に接続されることにより、保護ダイオード素子と電気的に接続されている。 （もっと読む）

【課題】フラッシュメモリセルの消去特性の安定化を図ると共に書き込み動作から消去動作に切り替える際の消費電力の増大を抑制し、かつ切り替え動作を高速化する。
【解決手段】半導体素子Ａと半導体素子の帯電を防止する保護素子Ｂとを備える。半導体素子は第１の入力線Ｖｉｎ１と接続されており、半導体素子と第１の入力線との間に位置する第１のノードＮ１と接地電位との間に保護素子が接続されている。保護素子は、第１のノードと接地電位との間に、第１のノード側から順に互いに逆向きに直列接続された第１のＰＮ接合ダイオードＤ１および第２のＰＮ接合ダイオードＤ２と、第１のＰＮ接合ダイオードと第２のＰＮ接合ダイオードとの接続点である第２のノードＮ２にドレインが接続され、接地電位にソースが接続され、第２の入力線Ｖｉｎ２にゲートが接続されたＭＩＳ型トランジスタＴ１とからなる。 （もっと読む）

【課題】配線領域の面積が小さく、かつ信号間の特性のばらつきが小さな半導体装置を提供する。
【解決手段】この半導体記憶装置では、最も長い信号線５のグループをツイスト配線方式で構成し、中間の長さの信号線５のグループをシールド配線方式で構成し、最も短い信号線５のグループを単独配線方式で構成する。したがって、全体として、信号波形の劣化の防止とレイアウト効率の向上を両立させることができる。 （もっと読む）

【課題】ボンディングやプローブ検査等により発生する応力から素子を保護し、素子領域の特性変動を抑制する。
【解決手段】半導体集積回路装置は、複数の半導体素子２が形成された半導体基板４と、半導体基板４の上に形成された複数の絶縁層と、複数の絶縁層中に形成された複数の金属配線層とからなるファイン層５と、ファイン層５の上に形成されたパッド電極９と、パッド電極９と半導体素子２との間に形成された補強配線である配線層２４と、複数の半導体素子２間における複数のファイン層５を貫通し、半導体基板４と配線層２４とを接続する複数の補強ビアである接続部材２３とを備える。 （もっと読む）

【課題】簡易な方法で電子部品を静電気放電から保護しつつ実装できるようにする。
【解決手段】集積回路１０は、コンデンサ素子１４の電極１６ａ、１６ｂが実装端子１２ａ、１２ｂに接続してある。集積回路１０は、実装端子１２（１２ａ、１２ｂ、………）が実装基板２０の接続端子２２（２２ａ、２２ｂ、………）に接合される。集積回路１０を実装基板２０に実装する際、接続端子２２ａ、２２ｂに接続してある部品端子２４ａ、２４ｂを回路ユニット３０によって相互に電気的に接続し、接続端子２２ａ、２２ｂを同電位にしておく。集積回路１０の実装端子１２と実装基板２０の接続端子２２とを接合したのち、回路ユニット３０を上昇させて部品端子２４ａ、２４ｂ間の電気的接続を遮断する。 （もっと読む）

【課題】層間絶縁膜の剥離を防止できる技術を提供する。
【解決手段】半導体チップ１には、メモリセル形成領域２が設けられ、このメモリセル形成領域の内部にメモリセルアレイ３およびデコーダ４が形成されている。さらに、メモリセル形成領域２内には中央帯５が設けられ、この中央帯５にヒューズ群６ａが配置されている。また、半導体チップ１の角部であって、メモリセル形成領域２の外側には、複数のヒューズ群６ｂが配置されている。メモリセル形成領域２の外側には、シールリング７が形成されている。 （もっと読む）

【課題】半導体ウェハの前処理工程で集積回路に悪影響を与えるような量の静電気の発生があったか否かを判別することが可能なガードリング、およびこのガードリングを備えた前処理済み半導体ウェハを得ること。
【解決手段】半導体ウェハ１に形成される集積回路２０の周囲に設けられて該集積回路を機械的、電気的に保護するガードリング４０を構成するにあたって、半導体ウェハ１から電気的に分離された浮遊配線２５，３０，３５を層間絶縁膜９，１３毎に該層間絶縁膜上に配置し、かつ、半導体ウェハに電気的に接続された電位固定放電端子２８，３３，３８を浮遊配線毎に該浮遊配線に近接配置する。 （もっと読む）

【解決手段】高電圧スイッチング回路は、デプレッション型ＮＭＯＳトランジスタと、エンハンスメント型ＰＭＯＳトランジスタと、エンハンスメント型ＮＭＯＳトランジスタを備える。制御回路は第１の制御信号と第２の制御信号を生成する。第１の制御信号はエンハンスメント型ＮＭＯＳトランジスタを制御し、両方の制御信号の論理結合によってＰＭＯＳトランジスタを制御するためのバイアスを与える。ＰＭＯＳトランジスタへバイアスがかかることによって、高電圧が回路出力へスイッチングされた後、ゲート電圧はアース電位よりも大きくなる。 （もっと読む）

【課題】非選択期間においてノイズが少なく、且つトランジスタを常時オンすることのない半導体装置、シフトレジスタ回路を提供する。
【解決手段】第１〜第４のトランジスタを設け、第１のトランジスタの、ソースとドレインのうち一方を第１の配線に接続し、他方を第２のトランジスタのゲート電極と接続し、ゲート電極を第５の配線に接続し、第２のトランジスタの、ソースとドレインのうち一方を第３の配線に接続し、他方を第６の配線に接続し、第３のトランジスタの、ソースとドレインのうち一方を第２の配線に接続し、他方を第２のトランジスタのゲート電極に接続し、ゲート電極を第４の配線に接続し、第４のトランジスタの、ソースとドレインのうち一方を第２の配線に接続し、他方を第６の配線に接続し、ゲート電極を第４の配線に接続する。 （もっと読む）

【課題】ダイシング時の損傷がチップ領域に達する危険性を低下させ、半導体装置の信頼性の低下を防ぐ。
【解決手段】基板１０１上に層間絶縁膜１０５〜１０９の積層構造が形成されている。チップ領域１０２の周縁部における層間絶縁膜１０５〜１０９の積層構造に、該積層構造を貫通し且つチップ領域１０２を連続的に取り囲むシールリング１０４が形成されている。層間絶縁膜１０５〜１０９の積層構造上のパッシベーション膜１０９はシールリング１０４上に開口部を有すると共に該開口部にはシールリング１０４と接続するキャップ層１２５が形成されている。シールリング１０４は、例えば層間絶縁膜１０７において互いに隣り合うライン状構造のシールビア１２３ａ及び１２３ｂを含み、シールビア１２３ａ及び１２３ｂのそれぞれはシールリング１０４を構成している同一のシール配線１２２に接続されている。 （もっと読む）

【課題】本発明の目的は、フューズ材料を切断することで、不良ビットを冗長ビットに置き換える機能を有し、特に耐帯電性に優れ、信頼性の高い半導体装置およびその製造方法を提供することである。
【解決手段】本発明の半導体装置においては、特にフューズ材料を切断できるようにフューズ層形成領域の上部に積層される保護層が除去されて形成されるフューズ窓部内に少なくともその一部が露出され、フューズ層形成領域の上部に積層される最上部配線層により形成されるアンテナ部を有することにより、半導体装置が帯電した時に表面に付着する荷電粒子の退避経路を形成する。これにより、従来フューズ切断部から荷電粒子が貫入することにより生じていた当該装置の帯電破損を防止する。 （もっと読む）

【課題】集積回路１に入力する外部電源の電位が急激に低下したときに、一定期間内部回路の動作の動作を持続させて、処理中のデータや記憶データの破壊を防止する。
【解決手段】外部電圧監視回路により、外部電力の電位が所定の電位よりも低下したことを検出してＭＯＳトランジスタに制御信号を出力し、外部電力の供給側と内部回路への出力側の導通を遮断し、内部回路へ供給する電力を外部電力から蓄電手段に充電された内部電力へ切替えるようにした集積回路。 （もっと読む）

【課題】
アンテナ基準を満足するＭＯＳＦＥＴとダミーのＭＯＳ容量素子を形成することにより、アンテナ効果による素子破壊を防止する半導体集積回路の設計方法および半導体集積回路に関する。
【解決手段】
半導体基板４上に形成されたゲート配線層２と、トランジスタ形成領域上の前記ゲート配線層２下部に形成されたゲート酸化膜５と、半導体基板４上の前記ゲート配線層２下部に形成されたダミーゲート酸化膜１３とを有し、前記ゲート酸化膜５と前記ダミーゲート酸化膜１３を合わせた電荷許容量が、予め設定された値以上であることを特徴とする半導体集積回路である。 （もっと読む）

【課題】内部のスイッチングをより高速化することが可能なＤＣ−ＤＣコンバータを提供すること。
【解決手段】駆動用ｐチャネルＭＯＳＦＥＴのドレインと駆動用ｎチャネルＭＯＳＦＥＴのドレインとの接続ノードから第１のスイッチング制御信号を出力する第１のスイッチング制御部と、第１のスイッチング制御信号が供給されるゲートと、２次側のローパスフィルタの入力に接続され得るドレインとを有し、かつ、駆動用ｐチャネルＭＯＳＦＥＴのしきい値電圧の絶対値より大きな絶対値のしきい値電圧を有する出力用ｐチャネルＭＯＳＦＥＴと、第２のスイッチング制御信号を出力する第２のスイッチング制御部と、第２のスイッチング制御信号が供給されるゲートと、２次側のローパスフィルタの入力に接続され得るドレインとを有する出力用ｎチャネルＭＯＳＦＥＴとを具備する。 （もっと読む）

【課題】 ＡＳＩＣ等の半導体チップ内部に設けたＥＭＩ低減変調回路の変調ＯＮ／ＯＦＦ動作の確認を安定して高信頼に行う。
【解決手段】 ＡＳＩＣ内に、ＡＳＩＣのクロック周波数をダウンスプレッド／センタースプレッド変調してＥＭＩ低減するＳＳＣＧ回路１と、ＳＳＣＧ回路１の出力クロックでカウントアップする第１のカウンタ３と、第１のカウンタ３によるカウント動作を所定期間に制限する第１の制御手段（第２のカウンタ２、第２の比較器４、リセット回路５、第３のレジスタ６）と、第１のカウンタ３によるＳＳＣＧ回路１の変調ＯＮ動作時における所定期間でのカウント値を記憶する第１のレジスタ７と、変調ＯＦＦ動作時における所定期間でのカウント値を記憶する第２のレジスタ８と、第１，第２のレジスタ７，８で記憶したカウント値を比較して一致もしくは不一致のいずれかを示す信号（Ｈ／Ｌ）を出力する第１の比較器９とを設ける。 （もっと読む）

【課題】電気的にフローティングした配線に蓄積する電荷を、半導体基板に逃がすこと。
【解決手段】第１主面１２ａを備えた半導体基板１２と、第１主面側に設けられたＭＯＳＦＥＴ１４と、ＭＯＳＦＥＴのゲート電極２６およびゲート電極に電気的に接続された配線を含む第１配線構造体３６と、第１主面および第１主面に電気的に接続された配線を含む第２配線構造体３８と、第１および第２構造体のどちらとも接触し、かつ、第１および第２配線構造体間を接続している、酸化イットリウムからなる非導電性膜１６とを備える （もっと読む）

【課題】溝分離による応力に起因したデバイスの不整合を低減するための回路と方法を提供する。
【解決手段】一乃至複数の拡張活性領域402が基板上に形成され、この基板の一乃至複数の端部から活性領域402が拡張されており、一乃至複数の動作デバイス408が一乃至複数の活性領域に配置される。そして、拡張活性領域402が、２つの隣接する動作デバイス408のゲート間距離の少なくとも２倍の長さを有している。 （もっと読む）

【課題】本発明は、冗長な外部端子を設置することなく、互いに隣接する外部端子間の短絡時における破壊を防止することが可能な半導体集積回路装置の提供を目的とする。
【解決手段】本発明に係る半導体集積回路装置は、複数の外部端子のうち、他の外部端子と比べて高電圧が印加されるＶＣＣ端子には、それに隣接する他の外部端子として、トランジスタＱ１の一端からそのオン／オフに応じた制御パルス信号の出力を行うＦＧ端子が配設されており、かつ、当該ＦＧ端子には、その端子電圧が所定の閾値に達したときにトランジスタＱ１が常にオフ状態となるように、そのオン／オフ制御信号を遮断する過電圧保護回路（Ｒ１、Ｒ２、Ｑ２、ＡＮＤ）が設けられた構成とされている。 （もっと読む）

【課題】 ビアの高抵抗化を防止して、高歩留りで且つ信頼性の高い半導体装置及びその製造方法を提供する。
【解決手段】 半導体装置は、基板上に形成されたビア１と、ビア１に接続し且つ所定方向に延伸する配線２と、配線２の側面を取り囲むように形成された絶縁膜５と、絶縁５膜における、配線２の所定方向に伸びる中心線分Ｐ１上の任意の点を中心とし且つビア径Ｗの２倍を半径とする円が中心線分Ｐ１の一端から他端まで動作する場合の円の軌跡の縁部に対応する部分に形成された電気的にフローティングである導電性膜３ａとを備える。配線２及び導電性膜３ａの上面の面積における円の軌跡内に存在している部分の面積は、円の軌跡の面積の５０％以上である。 （もっと読む）