【課題】 表面保護膜による応力を低減することにより、層間絶縁膜の膜剥がれの発生を防止する。
【解決手段】 半導体装置は、基板におけるチップ領域に形成された素子と、基板上に形成された複数の層間絶縁膜と、複数の層間絶縁膜のうちの少なくとも１つに形成された配線と、複数の層間絶縁膜のうちの少なくとも１つに形成され、且つ素子と配線とを接続するか又は配線同士を接続するプラグと、複数の層間絶縁膜の上に形成された表面保護膜とを備える。表面保護膜は、互いに分断された複数の部分によって構成されている。 （もっと読む）

【課題】 小型化を図ることができるともに過電流の検出精度が高いレギュレータを提供する。
【解決手段】 電流供給用端子部Ｔ２を有するリードフレーム（不図示）と、電流供給用パッドＰ２を有するＩＣチップ（不図示）と、電流供給用端子部Ｔ２と電流供給用パッドＰ２とを電気的に接続する電流供給用ワイヤＷ２とを備え、電流供給用ワイヤＷ２の両端電圧差に基づいて過電流を検出するコンパレータ５を前記ＩＣチップ内に設けるレギュレータ。 （もっと読む）

【課題】 小さな電流能力しか持たない信号源によるスイッチ制御と保護機能を備えたパワーＭＯＳＦＥＴを備えた半導体装置を提供する。
【解決手段】 第１端子にドレインを接続し、第２端子に上記パワーＭＯＳＦＥＴのソースを接続し、上記第３端子と上記パワーＭＯＳＦＥＴのゲートの間に高抵抗手段を接続する。上記パワーＭＯＳＦＥＴに流れる電流を検出する電流検出手段の出力信号を受けて上記パワーＭＯＳＦＥＴに流れる電流を制限する電流制限回路を上記パワーＭＯＳＦＥＴのゲートと上記第２端子との間に設ける。 （もっと読む）

【課題】ＳＯＩ基板を用いた半導体装置の製造時にけるプラズマプロセス中に発生する支持基板の表面・裏面の帯電によって生じる半導体素子の劣化を防止する。
【解決手段】ＳＯＩ基板５０におけるＳＯＩ層５３に形成されたＭＯＳトランジスタ６０と、ＳＯＩ層５３を覆う層間絶縁膜８０上に形成され、Ｖｉａ８１によってＭＯＳトランジスタ６０のゲート電極６４又は拡散領域６１，６２と接続された配線パタン８２と、この配線パタン８２とＳＯＩ基板５０の支持基板５１との間に接続され、配線パタン８２を形成するプラズマプロセスにおいてゲート電極６４に対して発生する電荷が所定値を超えたときに、この電荷を支持基板５１側へ放出又は遮断する保護回路とを有している。保護回路は、例えば、前記所定値に対応するブレークダウン電圧値をそれぞれ有するＰＮ接合ダイオード７１及びＮＰ接合ダイオード７２の直列回路により構成されている。 （もっと読む）

【課題】マイグレーション等による電源配線の断線を防止しつつ、回路面積の増大を抑制した半導体回路、電気光学装置の駆動回路を提供する。
【解決手段】半導体回路において、第１の回路ブロックと、第２の回路ブロックと、複数の基準電位を供給する電源配線と、を有し、前記第１の回路ブロックと前記第２の回路ブロックとは、ともに前記電源配線の１つであり共通の基準電位を供給する共通電源配線に接続され、前記共通電源配線の線幅は、前記第１の回路ブロックと前記第２の回路ブロックで異なる。 （もっと読む）

【課題】 ＥＭＩノイズ対策を施す装置のノイズ低減調整の自動化を図る。
【解決手段】 ＥＭＩノイズ対策を施す装置１の複数の対策項目（クロック周波数，電源電圧，出力インピーダンス，エンファシス，スルーレート）毎に夫々複数の調整値を用意しておき、複数の対策項目と夫々の調整値との組み合わせの１つで装置１を動作させたときのＥＭＩノイズを測定装置７で測定すると共に該測定値とノイズ基準値６とを処理部５で比較し、該比較の結果、測定値がノイズ基準値に適合しないときは前記組み合わせを自動的に変更して再び前記測定と前記比較を行い、測定値がノイズ基準値に適合したときこのときの組み合わせを保持して装置１内に設定する。 （もっと読む）

【課題】 メタルプロセス等における電荷を持った粒子によってノイズ特性が大幅に増加してしまうといった問題を解決した半導体装置の製造方法を提供する。
【解決手段】 トランジスタを構成要素とする半導体装置の製造方法において、半導体基板上に、トランジスタを形成し、このトランジスタの内、半導体装置のノイズ特性に支配的な影響を与えるトランジスタの端子に電荷放出のための配線を形成する。その後、半導体装置のノイズ特性に支配的な影響を与えるトランジスタの端子に別の配線を形成するため、金属膜のエッチングを行う。このエッチング工程で、トランジスタの端子に帯電する電荷を配線を通して放出しながら、別の配線を形成する。 （もっと読む）

【課題】 ＥＭＩ対策用の容量素子を半導体集積回路のフロアの空き箇所に最適に配置できるようにする。
【解決手段】 半導体集積回路のフロアからＥＭＩ対策用の容量素子の配置可能な複数の空き箇所を抽出し、該抽出した複数の空き箇所について、前記容量素子を配置する／しないで区別する遺伝子を配列した遺伝子列からなる個体を得、前記遺伝子列が異なる複数の個体を作成し、遺伝的アルゴリズムを適用し各個体について所定の指標で表される適応度を評価して進化させ、最も適応度の高い個体を最適解として得、該最適解の個体の遺伝子列で表された空き箇所に前記容量素子を配置する。 （もっと読む）

【課題】電源電圧の＋側が共通電位とされた半導体装置に関し、安定化した電源電圧を得ることができる半導体装置を提供することを目的とする。
【解決手段】本発明は、電源電圧の＋側が共通電位（ＶDD）とされた半導体装置において、共通電位（ＶDD）を基準として負電位側に所定の電圧（Ｖreg）となる電源を生成する電源回路（１２８）を有し、共通電位と電源回路の出力電圧（Ｖreg）との間で生成した電圧を用いることを特徴とする。 （もっと読む）

【課題】 端面からの水の侵入防止が図られ、半導体素子の性能劣化を防止でき、かつ、ボンディングパッドの剥離防止が十分に達成され、しかも上記二つの目的達成の為のコストアップを出来るだけ小さくする技術を提供することである。
【解決手段】 ボンディングパッド１１と、不透水性層１３とを具備する半導体装置であって、
前記不透水性層１３は縦壁状に構成されたものであり、
前記縦壁状の不透水性層１３の上に前記ボンディングパッド１１が設けられてなる。 （もっと読む）

【課題】 誘導素子の磁束が半導体基板上のデバイス等に影響を与えることなく、誘導素子を自由に配置することができる半導体装置及びその製造方法を提供する。
【解決手段】 半導体基板２上に誘導素子３が形成された半導体装置１において、接地電極５を介して半導体基板２に接地されたシールド部１５を、絶縁樹脂層１０，１２を挟んで誘導素子３と厚み方向において重なる位置に配置する。これにより、シールド部１５が誘導素子３の磁束を遮断し、この誘導素子３の磁束が半導体基板２上のデバイス等に影響を与えるのを防ぐことができる。 （もっと読む）

【課題】 ガードリングの周囲に位置する絶縁膜の側面の傾斜を、従来と比べて緩やかにした半導体装置を提供する。
【解決手段】 本発明に係る半導体装置は、第１領域１ａに形成され、第１領域１ａと第２領域１ｂを分離するダイシングライン１ｃに隣接する第１のガードリング８ｂと、第１のガードリング８ｂ上に形成された第１の絶縁膜１１と、第１の絶縁膜１１上に形成され、該第１のガードリング８ｂより幅が狭い第２のガードリング１３ｂと、第２のガードリング１３ｂ上及び第１の絶縁膜１１上に形成された第２の絶縁膜１４とを具備する。第２の絶縁膜１４のダイシングライン１ｃに面する側面は、第１の絶縁膜１１のダイシングライン１ｃに面する側面より第１領域１ａ側に位置している。 （もっと読む）

【課題】ストレスマイグレーションによる動作不良を抑制すること。
【解決手段】第１の層間絶縁膜１３に形成された配線溝に第１のバリアメタル層１４とＣｕを主とする配線材１５が埋め込まれて下層配線１６が形成されている。第１の層間絶縁膜１３及び下層配線１６上に絶縁膜１７，１８が形成されている。絶縁膜１７，１８に形成されたホール内に第２のバリアメタル層２０とＣｕを主とするプラグ材２１が埋め込まれてヴィアプラグ２２ａ，及びスリット状ダミープラグ２２ｂが形成されている。スリット状ダミープラグ２２ｂは上層配線２６ａに接続しない。 （もっと読む）

回路解析と電磁波解析との連携処理が可能な装置における電磁界強度算出処理を高速化することを目的とし、解析対象に含まれる電気回路を構成する素子が線形素子か非線形素子かを判定する判定部２と、素子のすべてが線形素子である時、該線形素子を含む解析対象のモデルを用いて、解析対象から放射される電磁波を解析する解析処理部３と、素子の１つ以上が非線形素子である時、解析対象を回路解析法を適用すべき回路解析モデル、電磁波解析法を適用すべき電磁波解析モデル、および２つのモデルを結合する１つ以上のポートに分離して、解析対象から放射される電磁波を解析する連携処理部４とを備える。
（もっと読む）

【課題】 電源ノイズおよび電波として放射されるノイズ自体を低減することや、半導体装置内部における電源ノイズをカットすることが可能な半導体装置および半導体装置の調整方法を提供すること。
【解決手段】 オープンスタブＯＳ１は、半導体装置１における上層配線層に形成される。スタブ長Ｌ１は、ノイズのピーク成分を有する既知の周波数の波長の１／４の長さに設定される。また、ノイズ受信部ＡＴ１がオープンスタブＯＳ１に隣接するように配置される。オープンスタブＯＳ１は、層間配線６によって電源配線４に接続される。またノイズ受信部ＡＴ１は、接地電位にバイアスされる。ＰＬＬ回路１１から発生して電源配線４を伝播（図２、矢印Ｙ１）するノイズの基本波成分および奇数高調波は、オープンスタブＯＳ１によってＰＬＬ回路１１に戻るように反射（図２、矢印Ｙ２）されるため、フィルタ回路１２に到達しない。 （もっと読む）

【課題】 パルス列状の制御信号に基づく半導体素子のオンオフ動作により電力供給の制御を行うことができ、かつ半導体スイッチ素子の破壊を効果的に防ぐことが可能な電力供給制御装置を提供する。
【解決手段】 電力供給制御装置１０には、ＰＷＭ制御信号に基づくゲート端子Ｇのレベル変化によりオンオフ動作するＦＥＴ２０を備えたサーマルＦＥＴ１１が設けられており、このサーマルＦＥＴ１１には、更に、温度センサ２１による検出結果に基づいて強制的にゲート端子Ｇの電圧レベルを変化させてＦＥＴ２０の遮断動作を行う過熱保護回路４２が設けられている。そして、入力レベル検出手段５０によってゲート端子Ｇの電圧レベルに対応した信号がマイコン１２に入力されるようになっており、このマイコン１２は、検出されたゲート端子Ｇの電圧レベルが、ＦＥＴ２０の遮断レベルに所定回数達した場合に制御信号を停止するように構成されている。 （もっと読む）

【課題】 パルス列状の制御信号に基づく半導体素子のオンオフ動作により電力供給の制御を行うと共に、半導体スイッチ素子の破壊を防ぐ保護動作を行うことができ、且つ、過剰な保護を適切に防止できる電力供給制御装置構成を提供する。
【解決手段】 電力供給制御装置１０には、ＰＷＭ制御信号に基づいてオンオフ動作するＦＥＴ２０を備えたサーマルＦＥＴ１１が設けられている。このサーマルＦＥＴ１１には過熱保護回路４２が設けられ、他方、サーマルＦＥＴ１１の外部に設けられた入力レベル検出手段５０によってゲート端子Ｇの電圧レベルに対応した信号がマイコン１２に入力される。マイコン１２は、ゲート端子Ｇの電圧レベルが、ＦＥＴ２０の遮断レベルに所定回数達した場合にＰＷＭ制御信号の停止動作を行う。一方、マイコン１２は、車両用電源３０の電源電圧レベルが、基準レベル以下の場合には、ＰＷＭ制御信号の停止動作を行わずに出力を維持する。 （もっと読む）

【課題】多層構造のパッドを有する半導体装置の製造工程中においてゲート絶縁膜破壊が生じる原因を特定し、それを回避する手段を提供すること。
【解決手段】 下層パッド部１０がアンテナ素子として機能することにより下層パッド部１０に集められた電荷がトランジスタ２０のゲートに作用していたことがゲート絶縁膜破壊の原因であるとして、製造工程中においては下層パッド部１０と半導体基板３０とを配線４０で接続し、問題となる電荷を半導体基板３０に落とす。その上で、製造工程後、配線４０を切断する。 （もっと読む）

【課題】 二つの素子領域間に介在するガードリングを通じたノイズ伝搬を抑制する。
【解決手段】 半導体チップ１００は、ロジック部およびアナログ部１５３を有する。また、半導体チップ１００は、シリコン基板１０１と、シリコン基板１０１上に設けられた第一絶縁膜１２３〜第六絶縁膜１４３と、第一絶縁膜１２３〜第六絶縁膜１４３中に埋設された第一導電リング１２５〜第六導電リング１４５により構成されロジック部およびアナログ部１５３外周を取り囲む環状のシールリング１０５と、を有する。そして、ロジック部からシールリング１０５を経由してアナログ部１５３に至る経路の導通を遮断する非導通部１０４として機能するｐｎ接合部が、シールリング領域１０６中に設けられている。 （もっと読む）

【課題】 半導体プロセスのうち金属配線形成時のプラズマ工程において発生するアンテナダメージを防止する事が可能な半導体集積回路を提供する。
【解決手段】 第２導電型ウェル１１上に第１導電型拡散層２１を設け、ＭＯＳ型トランジスタのゲート電極１３と第１導電型拡散層２１をコンタクトホール３１、３２とＣｕからなる金属配線４１を介して接続する。さらに、第１導電型ウェル１２上に第２導電型拡散層２２を設け、ＭＯＳ型トランジスタのゲート電極１３と第２導電型拡散層２２をコンタクトホール３３、３４とＣｕからなる金属配線４２を介して接続し、ゲート電極１３と第２導電型ウェル１１との間のダイオード１を、ゲート電極１３と第１導電型ウェル１２との間にダイオード２をそれぞれ設置する。これにより、ＭＯＳ型トランジスタのゲート電極に発生するアンテナダメージを防止する。 （もっと読む）