半導体装置
【課題】 小さな電流能力しか持たない信号源によるスイッチ制御と保護機能を備えたパワーMOSFETを備えた半導体装置を提供する。
【解決手段】 第1端子にドレインを接続し、第2端子に上記パワーMOSFETのソースを接続し、上記第3端子と上記パワーMOSFETのゲートの間に高抵抗手段を接続する。上記パワーMOSFETに流れる電流を検出する電流検出手段の出力信号を受けて上記パワーMOSFETに流れる電流を制限する電流制限回路を上記パワーMOSFETのゲートと上記第2端子との間に設ける。
【解決手段】 第1端子にドレインを接続し、第2端子に上記パワーMOSFETのソースを接続し、上記第3端子と上記パワーMOSFETのゲートの間に高抵抗手段を接続する。上記パワーMOSFETに流れる電流を検出する電流検出手段の出力信号を受けて上記パワーMOSFETに流れる電流を制限する電流制限回路を上記パワーMOSFETのゲートと上記第2端子との間に設ける。
【発明の詳細な説明】
【技術分野】
【0001】
この発明は、半導体装置に関し、例えばリレースイッチに置き換え可能なスイッチ手段としての半導体装置に適用して有効な技術に関するものである。
【背景技術】
【0002】
リレースイッチに置き換え可能な固体リレーの例として、特開平10−173505号公報がある。この固体リレーでは、フォトカプラを構成する発光ダイオード及びフォトトランジスタと、それにより駆動されるバイポーラトランジスタをスイッチとして用いるというものである。
【特許文献1】特開平10−173505号公報
【発明の開示】
【発明が解決しようとする課題】
【0003】
上記のようなバイポーラトランジスタをスイッチとして用いた場合には、流すことができる電流量が比較的小さくて電流スイッチ経路としての用途が限られてしまうという問題がある。そこで、より大きな電流量を流すことができる縦型パワーMOSFETをバイポーラトランジスタに置き換えることが考えられる。つまり、発光ダイオードとフォトダイオードのような光電変換素子によりフォトカラプを構成し、かかるフォトカプラの出力電圧より上記縦型パワースイッチMOSFETを駆動するというものである。
【0004】
このように縦型パワーMOSFETをスイッチとして用いた場合は、負荷過電流による素子破壊を防止するための保護回路を設けることが必要となる。上記フォトダイオードから供給される電圧は10V程度と大きく、高入力インピーダンスのMOSFETを駆動するためには十分な電圧が得られる。しかしながら、上記フォトカプラにより形成される電流は、おおよそ500nA程度と極めて小さい。このため、数uA(マイクロアンペア)の電流を流すような一般的な保護回路を設けると、上記フォトカプラにより形成された電圧では保護回路のみならず上記MOSFETも駆動することができなくなる問題に直面した。
【0005】
本発明の目的は、小さな電流能力しか持たない信号源でのスイッチ制御と保護機能を備えた半導体装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【0006】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。すなわち、第1端子にドレインを接続し、第2端子に上記パワーMOSFETのソースを接続し、上記第3端子と上記パワーMOSFETのゲートの間に高抵抗手段を接続する。上記パワーMOSFETに流れる電流を検出する電流検出手段の出力信号を受けて上記パワーMOSFETに流れる電流を制限する電流制限回路を上記パワーMOSFETのゲートと上記第2端子との間に設ける。
【発明の効果】
【0007】
高抵抗手段による電流制限回路への電流制限ができるから第3端子に供給する入力電圧を形成する信号源に要求される出力電流を小さくすることができる。
【発明を実施するための最良の形態】
【0008】
図1には、この発明に係る半導体リレーの一実施例の回路図が示されている。同図の各回路素子は、公知の半導体製造技術によりシリコン基板等の半導体基板上に形成される。この実施例の半導体リレーは、スイッチとしての縦型パワーMOSFETMoと、そのドレインに接続された第1端子D、そのソースに接続された第2端子Sを有する。そして、ゲートは高抵抗手段R1を介して第3端子Gに接続される。
【0009】
この実施例では、上記パワーMOSFETMoに流れる電流を検出するために上記MOSFETMoとドレイン及びゲートがそれぞれ接続された検出用MOSFETMsが設けられる。このMOSFETMsのソースと上記第2端子Sとの間には、抵抗素子Rsが設けられる。そして、上記パワーMOSFETMoのゲートとソース間に、過電流を制限する制限用MOSFETM1のドレイン−ソース経路が接続される。この制限用MOSFETM1のゲートは、上記検出用MOSFETMsと抵抗Rsの接続点に接続される。上記制限用MOSFETM1は上記高抵抗R1とともに過電流制限回路を構成する。
【0010】
特に制限されないが、上記MOSFETMo、Ms及びM1は、nチャネル型の縦型MOSFETから構成される。上記MOSFETMoとMsは、例えば素子サイズが1000:1のようなサイズ比に設定されており、かかるサイズ比1000:1に対応してパワーMOSFETMoに流れる電流の約1/1000のような小さな電流が検出用MOSFETMsに流れるようにされる。また、上記制限用MOSFETM1は、上記MOSFETMo及びMsとは、ドレインを電気的に分離する必要からnチャネル型の横型MOSFEにより形成される。
【0011】
上記抵抗R1は、例えば第3端子Gに接続される信号源であるフォトカプラ等を構成するフォトダイオードから供給される約500nA程度の電流に対応した高抵抗値に接続される。特に制限されないが、約50MΩ程度(10Vのときでも200nAしか流れない)の抵抗値にされる。このような高抵抗値の抵抗R1を制御端子である第3端子Gに挿入することにより、制御端子である第3端子から流入する電流を制限して上記パワーMOSFETMoの制御を可能にする。そして、かかるパワーMOSFETMoに流れる電流を検出用MOSFETMoによりモニタして抵抗Rsにより電圧信号に変換する。この電圧信号と上記MOSFETM1のしきい値電圧により判定し、上記電圧信号がしきい値電圧以上になると、MOSFETM1がオン状態となってドレイン−ソース間に電流が流れることによりMOSFETMo及びMsのゲート電圧を下げて電流制限動作を行う。
【0012】
図2には、この発明に係る半導体リレーの他の一実施例の回路図が示されている。この実施例では、上記抵抗R1がダイオードDに置き換えられる。例えば前記約50MΩのような抵抗値を持つ抵抗R1をシート抵抗10KΩ等のポリシリコン層を用いて構成すると、比較的大きな占有面積を必要として半導体装置のチップサイズが大きくなってしまう。そこで、この実施例ではダイオードDの逆方向リーク抵抗を利用するものである。このようなダイオードDを用いた場合には、上記ポリシリコン抵抗素子を用いる場合に比べて大幅に素子サイズを小さく形成することができる。
【0013】
図3には、この発明に係る半導体リレーの更に一実施例の回路図が示されている。この実施例では、サージ等に対する過電流制限回路の誤動作を防止するためにタイマー機能が付加される。この実施例では、第3端子Gは前記同様なMOSFETMo及びMsのゲートに直接接続される。そして、かかる第3端子Gと第2端子Sの間にはタイマー機能を持つ過電流制限回路が設けられる。この実施例でも、前記同様にパワーMOSFETMoと検出用MOSFETMsは縦型MOSFETで構成され、MOSFETM1〜M3は横型MOSFETにより構成される。
【0014】
上記第3端子Gと第2端子Sとの間には、前記同様な抵抗R1とMOSFETM1が設けられる。このMOSFETM1のゲートは、前記同様にMOSFETMsと抵抗Rsの接続点に接続される。MOSFETM1のドレインは、MOSFETM2のゲートに接続される。このMOSFETM2のドレインと第3端子Gとの間には、前記同様な高抵抗R2が設けられる。上記MOSFETM2のドレインと上記第2端子Sとの間には、キャパシタCが設けられる。このキャパシタCの電圧は、MOSFETM3のゲートに供給される。かかるMOSFETM3のドレイン及びソースは、上記第3端子G及び第2端子Sにそれぞれ接続されて、上記パワーMOSFETMo及び検出用MOSFETMsの電流制限用とされる。
【0015】
この実施例では、パワーMOSFETMoがオン状態で過剰電流が流れない状態なら、MOSFETM1はオフ状態である。このMOSFETM1のオフ状態によりMOSFETM2がオン状態となってキャパシタCの両端を短絡している。これにより、MOSFETM3はオフ状態にされる。このときには、上記抵抗R1及びR2により、上記第3端子Gから流れる電流が制限されている。例えば第3端子Gに接続される信号源であるフォトカプラ等を構成するフォトダイオードから供給される約500nA程度の電流は上記抵抗R1を通してMOSFETM2のゲート電圧を上昇させること、及びかかるMOSFETM2のオン状態によるMOSFETM2に流れる電流が抵抗R2により制限されるものである。したがって、第3端子Gに10Vが供給された状態においては、上記のように抵抗R1とR2に相補的に電流が流れるので、仮に200nA分の電流が上記抵抗R1又はR2に流れたとしても、残り300nA程度がMOSFETMo、Msのゲート電圧を10Vに維持させるのに使われることになる。
【0016】
上記第3端子Gからの制御電圧により上記パワーMOSFETMoをオン状態にさせるとき、かかるMOSFETMoのオン時に一時的に過電流が流れた場合、MOSFETM1がオン状態にされる。このMOSFETM1のオン状態によりMOSFETM2がオフ状態にされる。したがって、キャパシタCには抵抗R2を通して充電動作が開始される。この充電動作が継続して上記MOSFETM3のしきい値電圧に到達すると、MOSFETM3がオン状態となって上記MOSFETMo及びMsの電流制限動作を開始する。
【0017】
しかしながら、上記キャパシタCの充電電圧が上記MOSFETM3のしきい値電圧に到達する前に、上記MOSFETMoの過電流が正常値に戻ると、MOSFETM1がオフ状態になる。このMOSFETM1のオフ状態により、前記同様にMOSFETM2がオン状態となって、上記キャパシタCを放電させる。これにより、MOSFETM3はオフ状態を維持するものとなる。したがって、過電流制限回路のタイマー機能は、上記パワーMOSFETMoをオン状態にしたときの一時的な過剰電流には電流制限機能が応答しないようにするものとなる。
【0018】
図4には、この発明に係る半導体リレーの更に一実施例の回路図が示されている。この実施例では、上記抵抗R1及びR2が前記図2の実施例と同様なダイオードD1、D2に置き換えられる。この実施例でも前記同様にサージ等に対する過電流制限回路の誤動作を防止するためにタイマー機能が付加される。上記図3のように抵抗R1、R2としてポリシリコン抵抗素子を用いる場合に比べてダイオードD1、D2を用いることにより大幅に素子サイズを小さく形成することができる。
【0019】
図5には、前記図4の半導体リレーの一実施例の概略チップレイアウト図が示されている。この実施例の半導体リレーは、前記図4の実施例に対応したパワーMOSFETMo、検出用MOSFETMs、MOSFETM1〜M3及びダイオードD1,D2並びに抵抗RsとキャパシタCから構成される。パワーMOSFETMoは、半導体チップの右側の大半を占めるように形成される。パワーMOSFETMoは、半導体チップの右側の大半を占めるように形成されて、ソース電極が設けられる。半導体チップの左側には、残りの回路素子が配置される。
【0020】
配線の詳細な接続関係を同図では省略されているが、半導体チップの左側には、上記パワーMOSFETMo及び検出用MOSFETMsのゲート電極に接続されたゲートパッド(第3端子)が設けられる。このゲートパッドから上記ダイオードD1、D2の一端に接続される配線が延びにようにされる。かかるダイオードD1,D2の他端側は一方においてMOSFETM1、M2のドレインに接続される配線が設けられる。上記ダイオードD1の他端側は他方においてMOSFETM2のゲートに接続される配線が設けられる。上記ダイオードD2の他端側は他方においてMOSFETM3のゲートに接続される配線が設けられる。上記ゲートパッドからは、MOSFETM3のドレインに接続される配線が設けられる。
【0021】
検出用MOSFETMsは、上記パワーMOSFETMoに隣接した小さなエリアに設けられ、その表面部にはソース電極が設けられる。このソース電極からは検出用抵抗Rsに延びる配線が設けられる。キャパシタCは、上記抵抗Rsに隣接して設けられる。このキャパシタは、配線により上記MOSFETM3のゲートに延びる配線が設けられる。上記MOSFETMoのソース電極及びMOSFETM1〜M3のソース電極及びキャパシタの表面は第2端子(S)に接続される。
【0022】
図6には、図4に示したダイオードの一実施例の構成図が示されている。同図(A)に示したダイオードのパターンは、前記図5のパターンと同様に中央部に図示しないゲートパッドから延びる配線に接続されたカソード電極が設けられ、それを挟むように下から延びる配線に接続されたアノード電極が設けられる。
【0023】
図6(B)に示したように、ダイオードは、n型のポリシリコン層poly−Si(n)の両側にp型のポリシリコン層poly−Si(p)が設けられる。これらのn型のポリシリコン層poly−Si(n)及びその両側に設けられたp型のポリシリコン層poly−Si(p)の表面に上記カソード電極を構成する配線層が設けられる。ポリシリコン層poly−Si(n)及びポリシリコン層poly−Si(p)は、基板上に形成された第1層目シリコン酸化膜SiO2の上に形成され、その表面部の上記配線層が形成されるコンタクト部を除いて第2層目シリコン酸化膜SiO2が形成される。
【0024】
図7には、上記図6に示したダイオードの電流特性図が示されている。図8には、図6に示したダイオードの抵抗換算特性図が示されている。両端電圧VRが4V程度のときおおよそ50MΩの抵抗値を得ることができる。前記のようにフォトダイオードでは、最大で約10V程度の電圧出力を得ることができるが、パワーMOSFETMoやMsをオン状態にさせるには、上記4〜5V程度で十分である。したがって、半導体リレーとしては、上記4,5V程度の入力電圧のときに電流制限回路の動作及びパワーMOSFETMoのスイッチ制御ができれば問題ない。
【0025】
図9には、この発明に係る半導体リレーを用いた測定回路の等価回路図が示されている。この実施例の半導体リレーは、前記図4の実施例と同様なパワーMOSFETMo及び前記検出用MOSFETMs、検出MOSFETMsと抵抗Rsからなるような電流検出回路IS及びMOSFETM1〜M3及びダイオードD1,D2とキャパシタCからなるような電流制限回路CNTから構成される。上記ダイオードD1,D2はダイオードDとして例示的に示されている。第3端子Gと第2端子S間にはフォトダイオードPVが接続され、それに発光ダイオードLEDが組み込まれてフォトカプラが構成され、かかる半導体リレーの入力信号源とされる。そして、MOSFETMoのドレインには負荷抵抗RLが設けられ電源電圧VDが供給される。第2端子であるソースは接地電位GNDが与えられる。特に制限されないが、上記負荷抵抗RLは、例えば自動車等のランプとされる。
【0026】
図10は、上記測定回路での波形図が示されている。フォトカプラによる入力信号源によって入力電圧Vinが立ち上がると、パワーMOSFETMoがオン状態となる。これにより、負荷抵抗RLであるランプの抵抗値は、フィラメントの温度が低いために低抵抗となって過電流と見做されるような電流ICが流れるものとなる。このような過電流に対応してMOSFETMoのソース,ドレイン電圧が大きく落ち込む。この実施例では、前記のようなタイマー機能が設けられているために電流制限機能が働かない。上記のような大きな電流によってランプのフィラメントの温度が急上昇してその抵抗値が大きなる。これによりMOSFETMoに流れる電流が上記フィラメントの大きな抵抗値への変化に対応して抑制電流付近まで低下する。そして、もしも負荷短絡等による過電流が上記タイマー機能に設定された時間よりも長い時間に渡って流れ続けると、上記MOSFETM3による電流制限機能が働いて上記のような過電流が流れ続けることによるMOSFETMoの破壊を防止する。
【0027】
図11には、この発明に係る半導体リレーを用いた自動車用ランプ回路の一実施例のブロック図が示されている。半導体リレーの第1端子(D)は、自動車バッテリー電圧12Vが印加される。第2端子(S)と接地電位(自動車シャーシー)GNDとの間には負荷としてのランプLPが設けられる。そして、第3端子(G)と第2端子(S)には、前記のような発光ダイオードLEDとフォトダイオードPVからなるフォトカプラが接続される。自動車用のランプ回路では、上記パワースイッチを電源側に設けるというハイサイドドライバとすることにより事故等によりランプが破損してシャーシーとバッテリーと直結させて過大電流が流れてしまうことのような不都合を回避するようにされている。
【0028】
図12には、この発明に係る半導体リレーの他の一実施例のブロック図が示されている。この実施例では、スイッチの両端において双方向に電流が流れるようにするために2つの半導体リレーを組み合わせるものである。つまり、第1端子(D)、第2端子(S)及び第3端子(G)を持つ第1半導体リレーRLY1と、第1端子(D’)、第2端子(S’)及び第3端子(G’)を持つ第2半導体リレーRLY2を以下のように接続する。上記第3端子(GとG’)を共通接続し、上記第2端子(SとS’)を共通接続する。そして、第3端子(G,G’)と第2端子(SとS’)に上記例示的に示されているようなフォトダイオードを含むフォトカプラを接続してスイッチ制御を行う。これにより、端子Dから端子D’に向かう電流Iと、端子D’から端子Dに向かう電流I’とをパワーMOSFETMoとMo’の寄生ダイオードDiおよびDi’を利用して流すことができる。
【0029】
図13は、本発明の他の一実施の形態であるパワーMOSFETの一例を示した平面図であり、図14は、図13の上記パワーMOSFETの断面を複合的に示した断面図である。上記パワーMOSFETは、半導体基板1にセル領域1Aと周辺回路領域1Bとを有する。セル領域1Aには、パワーMOSFETMoが形成される。周辺回路領域1Bには、ゲートパットGが代表として例示的に示されており、この他に前記図5に示したような前記検出MOSFETMs等が形成されている。ソース電極10の中央部にはソースパッドSが形成されている。上記ゲートパッドGやソースパッドSには金ワイヤ等インナーリードが接続され半導体装置のパッケージ外のアウターリードに接続される。
【0030】
半導体基板1の主面にはn- 型エピタキシャル層2が形成される。図示はしないが、半導体基板1の裏面側にはドレイン電極Dが形成され、n+ 型領域を介してn- 型エピタキシャル層2に電気的に接続される。半導体基板1の主面つまりn- 型エピタキシャル層2の主面には、シリコン酸化膜からなる厚いフィールド絶縁膜3が形成される。フィールド絶縁膜3は、たとえばLOCSO(Local Oxidation of Silicon)法により形成される。また、フィールド絶縁膜3の下部にはp+ 型ウェル領域4が形成されている。本実施の形態ではLOCSO法によるフィールド絶縁膜3を例示しているが、浅溝またはU溝等のトレンチ(溝)内にシリコン酸化膜が埋め込まれた構造の素子分離構造としてもよい。
【0031】
フィールド絶縁膜3が形成されていないn- 型エピタキシャル層2の主面は、パワーMOSFETの活性領域として機能し、縦型パワーMOSFETMo(Ms)、横型MOSFETM1の能動素子が形成される。一方、フィールド絶縁膜3が形成された領域には、そのフィールド絶縁膜3上にダイオードD1、抵抗Rs等が形成される。
【0032】
セル領域1Aの縦型パワーMOSFETMoは、nチャネル型の2重拡散構造MOSFETである。本実施の形態のパワーMOSFETでは、セル領域1Aには数十万セルのMOSFETMoが形成され、数A以上の負荷電流ILを制御することが可能である。しかしこれに限定されず、数百万セルのトランジスタが形成されてもよい。この場合、電流容量はさらに大きくなる。
【0033】
セルMOSFETMoは、n- 型エピタキシャル層2の主面上のゲート絶縁膜5を介して形成されたゲート電極6と、ゲート電極6の両側のn- 型エピタキシャル層2の主面に形成された半導体領域とを有する。半導体領域は、n+ 型半導体領域7とそれを囲むp型半導体領域8とからなる2重拡散構造を有する。ゲート絶縁膜5は、たとえばシリコン酸化膜であり、熱酸化法により形成される。ゲート電極6は、たとえばポリシリコン膜からなり、各セルMOSFETMoに共通に一体として形成される。図示はしないがゲート電極6の平面形状はメッシュ型で構成され、例えば8角形の開口を有するパターンである。なお、開口形状は8角形に限定されず、6角形等の多角形あるいは丸形でも良い。そして、上記ゲート電極6の平面形状はメッシュ型に限られずストライプ型でも良い。
【0034】
n+ 型半導体領域7はセルMOSFETMoのソース領域として機能し、p型半導体領域8はMOSFETMoのチャネル領域として機能する。また、n- 型エピタキシャル層2はMOSFETMoのドレイン領域として機能する。つまり、MOSFETMoのチャネルはn+ 型半導体領域7とn- 型エピタキシャル層2との間のp型半導体領域8であって、ゲート電極6の直下に形成される。負荷電流は、半導体基板1の裏面のドレイン端子Dからn- 型エピタキシャル層2、p型半導体領域8のチャネル領域、n+ 型半導体領域7を介して半導体基板1の表面側の上記ソース領域7に流れることとなる。
【0035】
MOSFETMoのゲート電極6を覆って、たとえばシリコン酸化膜からなる絶縁膜9が形成されている。絶縁膜9上にはソース電極10が一面に形成される。ソース電極10は、セル領域1Aのほぼ全面に形成され、各セルMOSFETMoに共通である。ソース電極10は、たとえばアルミニウム膜からなり、ゲート電極6の8角形の開口を介してn+ 型半導体領域7とp型半導体領域8とに接続される。つまり、MOSFETMoのチャネル領域はソース電位に保持される。
【0036】
セル領域1Aの周辺にはゲート電極6の引き出し領域11が形成される。引き出し領域11には、絶縁膜9を介してゲートフィンガ12が接続される。ゲートフィンガ12は、ソース電極10と同時に加工されて形成され、たとえばアルミニウム膜からなる。
【0037】
図13および図14には図示しないが、周辺領域1Bには、検出MOSFETMsが形成される。MOSFETMsは上記MOSFETMoと同様な構成を有し、MOSFETMoを流れる負荷電流のモニタのために形成される。検出MOSFETMsは前記セルMOSFETMoが1000個に対し1個の割合で形成され、MOSFETMoに並列に接続されるように配置される。また、図13および図14には示さないが、MOSFETMsのソース側には前記抵抗Rsが接続され、MOSFETMsのドレイン電流を電圧信号に変換する。また、MOSFETMsに付随して電流制限用のMOSFETM1、入力電流の制限用ダイオードD1が形成される。
【0038】
周辺回路領域1Bのフィールド絶縁膜3が形成されていない領域には、MOSFETM1等が形成されている。このMOSFETM1は、nチャネル型の横型MOSFETであり、n- 型エピタキシャル層2の主面に形成されたp- 型ウェル領域13に形成されている。p- 型ウェル領域13は、MOSFETM1のチャネル領域として機能する。上記p- 型ウェル領域13は、フィールド絶縁膜3下部のp+ 型ウェル領域4に接続され、かかるp+ 型ウェル領域4を介してMOSFETMoのチャネル領域であるp型半導体領域8と電気的に接続される。
【0039】
MOSFETM1は、p- 型ウェル領域13上のゲート絶縁膜5を介して形成されたゲート電極6と、ゲート電極6の両側のソース領域およびドレイン領域とを有する。MOSFETM1のゲート電極6は、MOSFETMoと同様にポリシリコン膜からなり、絶縁膜9で覆われている。MOSFETM1のソース領域は、n+ 型半導体領域14とそのn+ 型半導体領域14の中央部に配置されたp+ 型半導体領域15とからなる。p+ 型半導体領域15は、その底面でp- 型ウェル領域13と接続される。n+ 型半導体領域14とp+ 型半導体領域15とは、絶縁膜9上に形成されたソース電極16に接続される。また、ソース電極16は、例えば図13に示すように共通配線COMを介してMOSFETMoソース電極10に接続される。つまり、MOSFETM1のソースおよびチャネルは、MOSFETMoと同様にソース電位に維持される。
【0040】
MOSFETM1のドレイン領域は、n- 型半導体領域17およびn+ 型半導体領域18とからなる。n- 型半導体領域17は、n+ 型半導体領域18よりもチャネル側に配置され、いわゆるLDD(Lightly Doped Drain )構造をなす。入力電流の制限用のダイオードD1は、周辺回路のフィールド絶縁膜3上に形成される。ダイオードD1は前記図6に示したようにポリシリコン膜で構成され、たとえばイオン注入法により作りわけられたp型領域とn型領域とのpn接合によりダイオードが構成される。ダイオードD1のn型側端子はカード電極とされる。ダイオードD1のp型側端子はアノード電極とされて配線20を介してMOSFETM1のドレイン領域17,18に接続される。周辺回路のフィールド絶縁膜3上には、検出用抵抗Rsも形成されている。ゲートパッドGは、図14の断面図では省略しているが、フィールド絶縁膜3上に形成される。ゲートパッドGは、ソース電極10、16、配線19、20、21と同様に形成され、たとえばアルミニウム膜からなる。
【0041】
以上本発明者によってなされた発明を、前記実施形態に基づき具体的に説明したが、本発明は、前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。例えば、パワーMOSFETMoのソース側に微小抵抗を接続して、それを検出用抵抗Rsとして用いるものであってもよい。MOSFETは、必要な電流が得られるのであれば横型MOSFETであってもよい。また、第3端子に接続される入力信号源は、前記のようなフォトダイオードを用いたフォトカプラの他に、それと同等の電流供給能力を持つようなものであれば何であってもよい。また、図1又は図2の実施例では、抵抗R1やダイオードDをパワーMOSFETの静電破壊防止回路として利用するものであってもよい。図3、図4等の実施例では、静電破壊防止回路が別途設けられる。この発明は、半導体リレーのようなスイッチ素子としての半導体装置に広く利用することができる。
【図面の簡単な説明】
【0042】
【図1】この発明に係る半導体リレーの一実施例を示す回路図である。
【図2】この発明に係る半導体リレーの他の一実施例を示す回路図である。
【図3】この発明に係る半導体リレーの更に一実施例を示す回路図である。
【図4】この発明に係る半導体リレーの更に一実施例を示す回路図である。
【図5】図4の半導体リレーの一実施例を示す概略チップレイアウト図である。
【図6】図4のダイオードの一実施例を示す構成図である。
【図7】図6に示したダイオードの電流特性図である。
【図8】図6に示したダイオードの抵抗換算特性図である。
【図9】この発明に係る半導体リレーを用いた測定回路の等価回路図である。
【図10】図9の測定回路での波形図である。
【図11】この発明に係る半導体リレーを用いた自動車用ランプ回路の一実施例を示すブロック図である。
【図12】この発明に係る半導体リレーの他の一実施例を示すブロック図である。
【図13】この発明の他の一実施の形態であるパワーMOSFETの一例を示す平面図である。
【図14】図13の上記パワーMOSFETの断面を複合的に示した断面図である。
【符号の説明】
【0043】
Mo…パワーMOSFET、Ms…検出MOSFET、Rs…検出抵抗、M1〜M3…MOSFET、R1,R2…高抵抗、D,D1,D2…ダイオード、C…キャパシタ、LED…発光ダイオード、PV…フォトダイオード、Is…電流検出回路、CNT…電流制限回路、LP…ランプ、RL…負荷、RLY1,RLY2…半導体リレー
1…半導体基板、1A…セル領域、1B…周辺回路領域、2…n- 型エピタキシャル層、3…フィールド絶縁膜、4…p+ 型ウェル領域、5…ゲート絶縁膜、6…ゲート電極、7…n+ 型半導体領域、8…p型半導体領域、9…絶縁膜、10…ソース電極、11…ゲート引き出し領域、12…ゲートフィンガ、13…p- 型ウェル領域、14…n+ 型半導体領域、15…p+ 型半導体領域、16…ソース電極、17…n- 型半導体領域、18…n+ 型半導体領域、19…配線、COM…共通配線。
【技術分野】
【0001】
この発明は、半導体装置に関し、例えばリレースイッチに置き換え可能なスイッチ手段としての半導体装置に適用して有効な技術に関するものである。
【背景技術】
【0002】
リレースイッチに置き換え可能な固体リレーの例として、特開平10−173505号公報がある。この固体リレーでは、フォトカプラを構成する発光ダイオード及びフォトトランジスタと、それにより駆動されるバイポーラトランジスタをスイッチとして用いるというものである。
【特許文献1】特開平10−173505号公報
【発明の開示】
【発明が解決しようとする課題】
【0003】
上記のようなバイポーラトランジスタをスイッチとして用いた場合には、流すことができる電流量が比較的小さくて電流スイッチ経路としての用途が限られてしまうという問題がある。そこで、より大きな電流量を流すことができる縦型パワーMOSFETをバイポーラトランジスタに置き換えることが考えられる。つまり、発光ダイオードとフォトダイオードのような光電変換素子によりフォトカラプを構成し、かかるフォトカプラの出力電圧より上記縦型パワースイッチMOSFETを駆動するというものである。
【0004】
このように縦型パワーMOSFETをスイッチとして用いた場合は、負荷過電流による素子破壊を防止するための保護回路を設けることが必要となる。上記フォトダイオードから供給される電圧は10V程度と大きく、高入力インピーダンスのMOSFETを駆動するためには十分な電圧が得られる。しかしながら、上記フォトカプラにより形成される電流は、おおよそ500nA程度と極めて小さい。このため、数uA(マイクロアンペア)の電流を流すような一般的な保護回路を設けると、上記フォトカプラにより形成された電圧では保護回路のみならず上記MOSFETも駆動することができなくなる問題に直面した。
【0005】
本発明の目的は、小さな電流能力しか持たない信号源でのスイッチ制御と保護機能を備えた半導体装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【0006】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。すなわち、第1端子にドレインを接続し、第2端子に上記パワーMOSFETのソースを接続し、上記第3端子と上記パワーMOSFETのゲートの間に高抵抗手段を接続する。上記パワーMOSFETに流れる電流を検出する電流検出手段の出力信号を受けて上記パワーMOSFETに流れる電流を制限する電流制限回路を上記パワーMOSFETのゲートと上記第2端子との間に設ける。
【発明の効果】
【0007】
高抵抗手段による電流制限回路への電流制限ができるから第3端子に供給する入力電圧を形成する信号源に要求される出力電流を小さくすることができる。
【発明を実施するための最良の形態】
【0008】
図1には、この発明に係る半導体リレーの一実施例の回路図が示されている。同図の各回路素子は、公知の半導体製造技術によりシリコン基板等の半導体基板上に形成される。この実施例の半導体リレーは、スイッチとしての縦型パワーMOSFETMoと、そのドレインに接続された第1端子D、そのソースに接続された第2端子Sを有する。そして、ゲートは高抵抗手段R1を介して第3端子Gに接続される。
【0009】
この実施例では、上記パワーMOSFETMoに流れる電流を検出するために上記MOSFETMoとドレイン及びゲートがそれぞれ接続された検出用MOSFETMsが設けられる。このMOSFETMsのソースと上記第2端子Sとの間には、抵抗素子Rsが設けられる。そして、上記パワーMOSFETMoのゲートとソース間に、過電流を制限する制限用MOSFETM1のドレイン−ソース経路が接続される。この制限用MOSFETM1のゲートは、上記検出用MOSFETMsと抵抗Rsの接続点に接続される。上記制限用MOSFETM1は上記高抵抗R1とともに過電流制限回路を構成する。
【0010】
特に制限されないが、上記MOSFETMo、Ms及びM1は、nチャネル型の縦型MOSFETから構成される。上記MOSFETMoとMsは、例えば素子サイズが1000:1のようなサイズ比に設定されており、かかるサイズ比1000:1に対応してパワーMOSFETMoに流れる電流の約1/1000のような小さな電流が検出用MOSFETMsに流れるようにされる。また、上記制限用MOSFETM1は、上記MOSFETMo及びMsとは、ドレインを電気的に分離する必要からnチャネル型の横型MOSFEにより形成される。
【0011】
上記抵抗R1は、例えば第3端子Gに接続される信号源であるフォトカプラ等を構成するフォトダイオードから供給される約500nA程度の電流に対応した高抵抗値に接続される。特に制限されないが、約50MΩ程度(10Vのときでも200nAしか流れない)の抵抗値にされる。このような高抵抗値の抵抗R1を制御端子である第3端子Gに挿入することにより、制御端子である第3端子から流入する電流を制限して上記パワーMOSFETMoの制御を可能にする。そして、かかるパワーMOSFETMoに流れる電流を検出用MOSFETMoによりモニタして抵抗Rsにより電圧信号に変換する。この電圧信号と上記MOSFETM1のしきい値電圧により判定し、上記電圧信号がしきい値電圧以上になると、MOSFETM1がオン状態となってドレイン−ソース間に電流が流れることによりMOSFETMo及びMsのゲート電圧を下げて電流制限動作を行う。
【0012】
図2には、この発明に係る半導体リレーの他の一実施例の回路図が示されている。この実施例では、上記抵抗R1がダイオードDに置き換えられる。例えば前記約50MΩのような抵抗値を持つ抵抗R1をシート抵抗10KΩ等のポリシリコン層を用いて構成すると、比較的大きな占有面積を必要として半導体装置のチップサイズが大きくなってしまう。そこで、この実施例ではダイオードDの逆方向リーク抵抗を利用するものである。このようなダイオードDを用いた場合には、上記ポリシリコン抵抗素子を用いる場合に比べて大幅に素子サイズを小さく形成することができる。
【0013】
図3には、この発明に係る半導体リレーの更に一実施例の回路図が示されている。この実施例では、サージ等に対する過電流制限回路の誤動作を防止するためにタイマー機能が付加される。この実施例では、第3端子Gは前記同様なMOSFETMo及びMsのゲートに直接接続される。そして、かかる第3端子Gと第2端子Sの間にはタイマー機能を持つ過電流制限回路が設けられる。この実施例でも、前記同様にパワーMOSFETMoと検出用MOSFETMsは縦型MOSFETで構成され、MOSFETM1〜M3は横型MOSFETにより構成される。
【0014】
上記第3端子Gと第2端子Sとの間には、前記同様な抵抗R1とMOSFETM1が設けられる。このMOSFETM1のゲートは、前記同様にMOSFETMsと抵抗Rsの接続点に接続される。MOSFETM1のドレインは、MOSFETM2のゲートに接続される。このMOSFETM2のドレインと第3端子Gとの間には、前記同様な高抵抗R2が設けられる。上記MOSFETM2のドレインと上記第2端子Sとの間には、キャパシタCが設けられる。このキャパシタCの電圧は、MOSFETM3のゲートに供給される。かかるMOSFETM3のドレイン及びソースは、上記第3端子G及び第2端子Sにそれぞれ接続されて、上記パワーMOSFETMo及び検出用MOSFETMsの電流制限用とされる。
【0015】
この実施例では、パワーMOSFETMoがオン状態で過剰電流が流れない状態なら、MOSFETM1はオフ状態である。このMOSFETM1のオフ状態によりMOSFETM2がオン状態となってキャパシタCの両端を短絡している。これにより、MOSFETM3はオフ状態にされる。このときには、上記抵抗R1及びR2により、上記第3端子Gから流れる電流が制限されている。例えば第3端子Gに接続される信号源であるフォトカプラ等を構成するフォトダイオードから供給される約500nA程度の電流は上記抵抗R1を通してMOSFETM2のゲート電圧を上昇させること、及びかかるMOSFETM2のオン状態によるMOSFETM2に流れる電流が抵抗R2により制限されるものである。したがって、第3端子Gに10Vが供給された状態においては、上記のように抵抗R1とR2に相補的に電流が流れるので、仮に200nA分の電流が上記抵抗R1又はR2に流れたとしても、残り300nA程度がMOSFETMo、Msのゲート電圧を10Vに維持させるのに使われることになる。
【0016】
上記第3端子Gからの制御電圧により上記パワーMOSFETMoをオン状態にさせるとき、かかるMOSFETMoのオン時に一時的に過電流が流れた場合、MOSFETM1がオン状態にされる。このMOSFETM1のオン状態によりMOSFETM2がオフ状態にされる。したがって、キャパシタCには抵抗R2を通して充電動作が開始される。この充電動作が継続して上記MOSFETM3のしきい値電圧に到達すると、MOSFETM3がオン状態となって上記MOSFETMo及びMsの電流制限動作を開始する。
【0017】
しかしながら、上記キャパシタCの充電電圧が上記MOSFETM3のしきい値電圧に到達する前に、上記MOSFETMoの過電流が正常値に戻ると、MOSFETM1がオフ状態になる。このMOSFETM1のオフ状態により、前記同様にMOSFETM2がオン状態となって、上記キャパシタCを放電させる。これにより、MOSFETM3はオフ状態を維持するものとなる。したがって、過電流制限回路のタイマー機能は、上記パワーMOSFETMoをオン状態にしたときの一時的な過剰電流には電流制限機能が応答しないようにするものとなる。
【0018】
図4には、この発明に係る半導体リレーの更に一実施例の回路図が示されている。この実施例では、上記抵抗R1及びR2が前記図2の実施例と同様なダイオードD1、D2に置き換えられる。この実施例でも前記同様にサージ等に対する過電流制限回路の誤動作を防止するためにタイマー機能が付加される。上記図3のように抵抗R1、R2としてポリシリコン抵抗素子を用いる場合に比べてダイオードD1、D2を用いることにより大幅に素子サイズを小さく形成することができる。
【0019】
図5には、前記図4の半導体リレーの一実施例の概略チップレイアウト図が示されている。この実施例の半導体リレーは、前記図4の実施例に対応したパワーMOSFETMo、検出用MOSFETMs、MOSFETM1〜M3及びダイオードD1,D2並びに抵抗RsとキャパシタCから構成される。パワーMOSFETMoは、半導体チップの右側の大半を占めるように形成される。パワーMOSFETMoは、半導体チップの右側の大半を占めるように形成されて、ソース電極が設けられる。半導体チップの左側には、残りの回路素子が配置される。
【0020】
配線の詳細な接続関係を同図では省略されているが、半導体チップの左側には、上記パワーMOSFETMo及び検出用MOSFETMsのゲート電極に接続されたゲートパッド(第3端子)が設けられる。このゲートパッドから上記ダイオードD1、D2の一端に接続される配線が延びにようにされる。かかるダイオードD1,D2の他端側は一方においてMOSFETM1、M2のドレインに接続される配線が設けられる。上記ダイオードD1の他端側は他方においてMOSFETM2のゲートに接続される配線が設けられる。上記ダイオードD2の他端側は他方においてMOSFETM3のゲートに接続される配線が設けられる。上記ゲートパッドからは、MOSFETM3のドレインに接続される配線が設けられる。
【0021】
検出用MOSFETMsは、上記パワーMOSFETMoに隣接した小さなエリアに設けられ、その表面部にはソース電極が設けられる。このソース電極からは検出用抵抗Rsに延びる配線が設けられる。キャパシタCは、上記抵抗Rsに隣接して設けられる。このキャパシタは、配線により上記MOSFETM3のゲートに延びる配線が設けられる。上記MOSFETMoのソース電極及びMOSFETM1〜M3のソース電極及びキャパシタの表面は第2端子(S)に接続される。
【0022】
図6には、図4に示したダイオードの一実施例の構成図が示されている。同図(A)に示したダイオードのパターンは、前記図5のパターンと同様に中央部に図示しないゲートパッドから延びる配線に接続されたカソード電極が設けられ、それを挟むように下から延びる配線に接続されたアノード電極が設けられる。
【0023】
図6(B)に示したように、ダイオードは、n型のポリシリコン層poly−Si(n)の両側にp型のポリシリコン層poly−Si(p)が設けられる。これらのn型のポリシリコン層poly−Si(n)及びその両側に設けられたp型のポリシリコン層poly−Si(p)の表面に上記カソード電極を構成する配線層が設けられる。ポリシリコン層poly−Si(n)及びポリシリコン層poly−Si(p)は、基板上に形成された第1層目シリコン酸化膜SiO2の上に形成され、その表面部の上記配線層が形成されるコンタクト部を除いて第2層目シリコン酸化膜SiO2が形成される。
【0024】
図7には、上記図6に示したダイオードの電流特性図が示されている。図8には、図6に示したダイオードの抵抗換算特性図が示されている。両端電圧VRが4V程度のときおおよそ50MΩの抵抗値を得ることができる。前記のようにフォトダイオードでは、最大で約10V程度の電圧出力を得ることができるが、パワーMOSFETMoやMsをオン状態にさせるには、上記4〜5V程度で十分である。したがって、半導体リレーとしては、上記4,5V程度の入力電圧のときに電流制限回路の動作及びパワーMOSFETMoのスイッチ制御ができれば問題ない。
【0025】
図9には、この発明に係る半導体リレーを用いた測定回路の等価回路図が示されている。この実施例の半導体リレーは、前記図4の実施例と同様なパワーMOSFETMo及び前記検出用MOSFETMs、検出MOSFETMsと抵抗Rsからなるような電流検出回路IS及びMOSFETM1〜M3及びダイオードD1,D2とキャパシタCからなるような電流制限回路CNTから構成される。上記ダイオードD1,D2はダイオードDとして例示的に示されている。第3端子Gと第2端子S間にはフォトダイオードPVが接続され、それに発光ダイオードLEDが組み込まれてフォトカプラが構成され、かかる半導体リレーの入力信号源とされる。そして、MOSFETMoのドレインには負荷抵抗RLが設けられ電源電圧VDが供給される。第2端子であるソースは接地電位GNDが与えられる。特に制限されないが、上記負荷抵抗RLは、例えば自動車等のランプとされる。
【0026】
図10は、上記測定回路での波形図が示されている。フォトカプラによる入力信号源によって入力電圧Vinが立ち上がると、パワーMOSFETMoがオン状態となる。これにより、負荷抵抗RLであるランプの抵抗値は、フィラメントの温度が低いために低抵抗となって過電流と見做されるような電流ICが流れるものとなる。このような過電流に対応してMOSFETMoのソース,ドレイン電圧が大きく落ち込む。この実施例では、前記のようなタイマー機能が設けられているために電流制限機能が働かない。上記のような大きな電流によってランプのフィラメントの温度が急上昇してその抵抗値が大きなる。これによりMOSFETMoに流れる電流が上記フィラメントの大きな抵抗値への変化に対応して抑制電流付近まで低下する。そして、もしも負荷短絡等による過電流が上記タイマー機能に設定された時間よりも長い時間に渡って流れ続けると、上記MOSFETM3による電流制限機能が働いて上記のような過電流が流れ続けることによるMOSFETMoの破壊を防止する。
【0027】
図11には、この発明に係る半導体リレーを用いた自動車用ランプ回路の一実施例のブロック図が示されている。半導体リレーの第1端子(D)は、自動車バッテリー電圧12Vが印加される。第2端子(S)と接地電位(自動車シャーシー)GNDとの間には負荷としてのランプLPが設けられる。そして、第3端子(G)と第2端子(S)には、前記のような発光ダイオードLEDとフォトダイオードPVからなるフォトカプラが接続される。自動車用のランプ回路では、上記パワースイッチを電源側に設けるというハイサイドドライバとすることにより事故等によりランプが破損してシャーシーとバッテリーと直結させて過大電流が流れてしまうことのような不都合を回避するようにされている。
【0028】
図12には、この発明に係る半導体リレーの他の一実施例のブロック図が示されている。この実施例では、スイッチの両端において双方向に電流が流れるようにするために2つの半導体リレーを組み合わせるものである。つまり、第1端子(D)、第2端子(S)及び第3端子(G)を持つ第1半導体リレーRLY1と、第1端子(D’)、第2端子(S’)及び第3端子(G’)を持つ第2半導体リレーRLY2を以下のように接続する。上記第3端子(GとG’)を共通接続し、上記第2端子(SとS’)を共通接続する。そして、第3端子(G,G’)と第2端子(SとS’)に上記例示的に示されているようなフォトダイオードを含むフォトカプラを接続してスイッチ制御を行う。これにより、端子Dから端子D’に向かう電流Iと、端子D’から端子Dに向かう電流I’とをパワーMOSFETMoとMo’の寄生ダイオードDiおよびDi’を利用して流すことができる。
【0029】
図13は、本発明の他の一実施の形態であるパワーMOSFETの一例を示した平面図であり、図14は、図13の上記パワーMOSFETの断面を複合的に示した断面図である。上記パワーMOSFETは、半導体基板1にセル領域1Aと周辺回路領域1Bとを有する。セル領域1Aには、パワーMOSFETMoが形成される。周辺回路領域1Bには、ゲートパットGが代表として例示的に示されており、この他に前記図5に示したような前記検出MOSFETMs等が形成されている。ソース電極10の中央部にはソースパッドSが形成されている。上記ゲートパッドGやソースパッドSには金ワイヤ等インナーリードが接続され半導体装置のパッケージ外のアウターリードに接続される。
【0030】
半導体基板1の主面にはn- 型エピタキシャル層2が形成される。図示はしないが、半導体基板1の裏面側にはドレイン電極Dが形成され、n+ 型領域を介してn- 型エピタキシャル層2に電気的に接続される。半導体基板1の主面つまりn- 型エピタキシャル層2の主面には、シリコン酸化膜からなる厚いフィールド絶縁膜3が形成される。フィールド絶縁膜3は、たとえばLOCSO(Local Oxidation of Silicon)法により形成される。また、フィールド絶縁膜3の下部にはp+ 型ウェル領域4が形成されている。本実施の形態ではLOCSO法によるフィールド絶縁膜3を例示しているが、浅溝またはU溝等のトレンチ(溝)内にシリコン酸化膜が埋め込まれた構造の素子分離構造としてもよい。
【0031】
フィールド絶縁膜3が形成されていないn- 型エピタキシャル層2の主面は、パワーMOSFETの活性領域として機能し、縦型パワーMOSFETMo(Ms)、横型MOSFETM1の能動素子が形成される。一方、フィールド絶縁膜3が形成された領域には、そのフィールド絶縁膜3上にダイオードD1、抵抗Rs等が形成される。
【0032】
セル領域1Aの縦型パワーMOSFETMoは、nチャネル型の2重拡散構造MOSFETである。本実施の形態のパワーMOSFETでは、セル領域1Aには数十万セルのMOSFETMoが形成され、数A以上の負荷電流ILを制御することが可能である。しかしこれに限定されず、数百万セルのトランジスタが形成されてもよい。この場合、電流容量はさらに大きくなる。
【0033】
セルMOSFETMoは、n- 型エピタキシャル層2の主面上のゲート絶縁膜5を介して形成されたゲート電極6と、ゲート電極6の両側のn- 型エピタキシャル層2の主面に形成された半導体領域とを有する。半導体領域は、n+ 型半導体領域7とそれを囲むp型半導体領域8とからなる2重拡散構造を有する。ゲート絶縁膜5は、たとえばシリコン酸化膜であり、熱酸化法により形成される。ゲート電極6は、たとえばポリシリコン膜からなり、各セルMOSFETMoに共通に一体として形成される。図示はしないがゲート電極6の平面形状はメッシュ型で構成され、例えば8角形の開口を有するパターンである。なお、開口形状は8角形に限定されず、6角形等の多角形あるいは丸形でも良い。そして、上記ゲート電極6の平面形状はメッシュ型に限られずストライプ型でも良い。
【0034】
n+ 型半導体領域7はセルMOSFETMoのソース領域として機能し、p型半導体領域8はMOSFETMoのチャネル領域として機能する。また、n- 型エピタキシャル層2はMOSFETMoのドレイン領域として機能する。つまり、MOSFETMoのチャネルはn+ 型半導体領域7とn- 型エピタキシャル層2との間のp型半導体領域8であって、ゲート電極6の直下に形成される。負荷電流は、半導体基板1の裏面のドレイン端子Dからn- 型エピタキシャル層2、p型半導体領域8のチャネル領域、n+ 型半導体領域7を介して半導体基板1の表面側の上記ソース領域7に流れることとなる。
【0035】
MOSFETMoのゲート電極6を覆って、たとえばシリコン酸化膜からなる絶縁膜9が形成されている。絶縁膜9上にはソース電極10が一面に形成される。ソース電極10は、セル領域1Aのほぼ全面に形成され、各セルMOSFETMoに共通である。ソース電極10は、たとえばアルミニウム膜からなり、ゲート電極6の8角形の開口を介してn+ 型半導体領域7とp型半導体領域8とに接続される。つまり、MOSFETMoのチャネル領域はソース電位に保持される。
【0036】
セル領域1Aの周辺にはゲート電極6の引き出し領域11が形成される。引き出し領域11には、絶縁膜9を介してゲートフィンガ12が接続される。ゲートフィンガ12は、ソース電極10と同時に加工されて形成され、たとえばアルミニウム膜からなる。
【0037】
図13および図14には図示しないが、周辺領域1Bには、検出MOSFETMsが形成される。MOSFETMsは上記MOSFETMoと同様な構成を有し、MOSFETMoを流れる負荷電流のモニタのために形成される。検出MOSFETMsは前記セルMOSFETMoが1000個に対し1個の割合で形成され、MOSFETMoに並列に接続されるように配置される。また、図13および図14には示さないが、MOSFETMsのソース側には前記抵抗Rsが接続され、MOSFETMsのドレイン電流を電圧信号に変換する。また、MOSFETMsに付随して電流制限用のMOSFETM1、入力電流の制限用ダイオードD1が形成される。
【0038】
周辺回路領域1Bのフィールド絶縁膜3が形成されていない領域には、MOSFETM1等が形成されている。このMOSFETM1は、nチャネル型の横型MOSFETであり、n- 型エピタキシャル層2の主面に形成されたp- 型ウェル領域13に形成されている。p- 型ウェル領域13は、MOSFETM1のチャネル領域として機能する。上記p- 型ウェル領域13は、フィールド絶縁膜3下部のp+ 型ウェル領域4に接続され、かかるp+ 型ウェル領域4を介してMOSFETMoのチャネル領域であるp型半導体領域8と電気的に接続される。
【0039】
MOSFETM1は、p- 型ウェル領域13上のゲート絶縁膜5を介して形成されたゲート電極6と、ゲート電極6の両側のソース領域およびドレイン領域とを有する。MOSFETM1のゲート電極6は、MOSFETMoと同様にポリシリコン膜からなり、絶縁膜9で覆われている。MOSFETM1のソース領域は、n+ 型半導体領域14とそのn+ 型半導体領域14の中央部に配置されたp+ 型半導体領域15とからなる。p+ 型半導体領域15は、その底面でp- 型ウェル領域13と接続される。n+ 型半導体領域14とp+ 型半導体領域15とは、絶縁膜9上に形成されたソース電極16に接続される。また、ソース電極16は、例えば図13に示すように共通配線COMを介してMOSFETMoソース電極10に接続される。つまり、MOSFETM1のソースおよびチャネルは、MOSFETMoと同様にソース電位に維持される。
【0040】
MOSFETM1のドレイン領域は、n- 型半導体領域17およびn+ 型半導体領域18とからなる。n- 型半導体領域17は、n+ 型半導体領域18よりもチャネル側に配置され、いわゆるLDD(Lightly Doped Drain )構造をなす。入力電流の制限用のダイオードD1は、周辺回路のフィールド絶縁膜3上に形成される。ダイオードD1は前記図6に示したようにポリシリコン膜で構成され、たとえばイオン注入法により作りわけられたp型領域とn型領域とのpn接合によりダイオードが構成される。ダイオードD1のn型側端子はカード電極とされる。ダイオードD1のp型側端子はアノード電極とされて配線20を介してMOSFETM1のドレイン領域17,18に接続される。周辺回路のフィールド絶縁膜3上には、検出用抵抗Rsも形成されている。ゲートパッドGは、図14の断面図では省略しているが、フィールド絶縁膜3上に形成される。ゲートパッドGは、ソース電極10、16、配線19、20、21と同様に形成され、たとえばアルミニウム膜からなる。
【0041】
以上本発明者によってなされた発明を、前記実施形態に基づき具体的に説明したが、本発明は、前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。例えば、パワーMOSFETMoのソース側に微小抵抗を接続して、それを検出用抵抗Rsとして用いるものであってもよい。MOSFETは、必要な電流が得られるのであれば横型MOSFETであってもよい。また、第3端子に接続される入力信号源は、前記のようなフォトダイオードを用いたフォトカプラの他に、それと同等の電流供給能力を持つようなものであれば何であってもよい。また、図1又は図2の実施例では、抵抗R1やダイオードDをパワーMOSFETの静電破壊防止回路として利用するものであってもよい。図3、図4等の実施例では、静電破壊防止回路が別途設けられる。この発明は、半導体リレーのようなスイッチ素子としての半導体装置に広く利用することができる。
【図面の簡単な説明】
【0042】
【図1】この発明に係る半導体リレーの一実施例を示す回路図である。
【図2】この発明に係る半導体リレーの他の一実施例を示す回路図である。
【図3】この発明に係る半導体リレーの更に一実施例を示す回路図である。
【図4】この発明に係る半導体リレーの更に一実施例を示す回路図である。
【図5】図4の半導体リレーの一実施例を示す概略チップレイアウト図である。
【図6】図4のダイオードの一実施例を示す構成図である。
【図7】図6に示したダイオードの電流特性図である。
【図8】図6に示したダイオードの抵抗換算特性図である。
【図9】この発明に係る半導体リレーを用いた測定回路の等価回路図である。
【図10】図9の測定回路での波形図である。
【図11】この発明に係る半導体リレーを用いた自動車用ランプ回路の一実施例を示すブロック図である。
【図12】この発明に係る半導体リレーの他の一実施例を示すブロック図である。
【図13】この発明の他の一実施の形態であるパワーMOSFETの一例を示す平面図である。
【図14】図13の上記パワーMOSFETの断面を複合的に示した断面図である。
【符号の説明】
【0043】
Mo…パワーMOSFET、Ms…検出MOSFET、Rs…検出抵抗、M1〜M3…MOSFET、R1,R2…高抵抗、D,D1,D2…ダイオード、C…キャパシタ、LED…発光ダイオード、PV…フォトダイオード、Is…電流検出回路、CNT…電流制限回路、LP…ランプ、RL…負荷、RLY1,RLY2…半導体リレー
1…半導体基板、1A…セル領域、1B…周辺回路領域、2…n- 型エピタキシャル層、3…フィールド絶縁膜、4…p+ 型ウェル領域、5…ゲート絶縁膜、6…ゲート電極、7…n+ 型半導体領域、8…p型半導体領域、9…絶縁膜、10…ソース電極、11…ゲート引き出し領域、12…ゲートフィンガ、13…p- 型ウェル領域、14…n+ 型半導体領域、15…p+ 型半導体領域、16…ソース電極、17…n- 型半導体領域、18…n+ 型半導体領域、19…配線、COM…共通配線。
【特許請求の範囲】
【請求項1】
第1端子と、
第2端子と、
第3端子と、
上記第1端子にドレインが接続され、上記第2端子にソースが接続されたパワーMOSFETと、
上記第3端子に一端が接続され、上記パワーMOSFETのゲートに他端が接続された高抵抗手段と、
上記パワーMOSFETに流れる電流を検出する電流検出手段と、
上記電流検出手段の出力信号を受けて上記パワーMOSFETに流れる電流を制限する電流制限回路とを備え、
上記電流制限回路は、上記パワーMOSFETのゲートと上記第2端子との間に設けてあることを特徴とする半導体装置。
【請求項2】
請求項1において、
上記高抵抗手段は、P型ポリシリコン層とn型ポリシリコン層で構成されたダイオードであり、カソード電極側が上記一端とされて上記第3端子に接続され、アノード電極が他端とされて上記パワーMOSFETのゲートに接続されてなることを特徴とする半導体装置。
【請求項3】
請求項2において、
上記パワーMOSFETは、縦型MOSFETにより構成され、縦型MOS構造のセルが複数個から構成され、
上記電流検出手段は、上記縦型MOS構造のセルから構成されて、素子サイズが上記パワーMOSFETの1/mに形成されて上記パワーMOSFETとゲート及びドレインがそれぞれ共通接続された検出MOSFETと、上記検出MOSFETのソースに設けられた抵抗素子からなることを特徴とする半導体装置。
【請求項4】
請求項3において、
上記電流制限回路は、上記抵抗素子の両端の電圧をゲートとソースに受け、ドレインが上記パワーMOSFETのゲートに接続された制限MOSFETからなることを特徴とする半導体装置。
【請求項5】
請求項4において、
上記第1端子と第2端子には、発光ダイオードと光学的に結合されたフォトダイオードの両端が接続されるものであることを特徴とする半導体装置。
【請求項6】
第1端子と、
第2端子と、
第3端子と、
上記第1端子にドレインが接続され、上記第2端子にソースが接続され、ゲートが上記第3端子に接続されたパワーMOSFETと、
上記パワーMOSFETに流れる電流を検出する電流検出手段と、
上記第3端子に一端が接続された高抵抗手段と、
上記高抵抗手段の他端と上記第2端子との間に設けられ、上記電流検出手段の出力信号を受けて上記パワーMOSFETに流れる電流を制限する電流制限回路とを備えてなることを特徴とする半導体装置。
【請求項7】
請求項6において、
上記高抵抗手段は、p型ポリシリコン層とn型ポリシリコン層で構成されたダイオードであり、カソード電極側が一端とされて上記第3端子に接続され、アノード電極が他端とされて上記電流制限回路に接続されてなることを特徴とする半導体装置。
【請求項8】
請求項7において、
上記パワーMOSFETは、縦型MOSFETにより構成され、縦型MOS構造のセルが複数個から構成され、
上記電流検出手段は、上記縦型MOS構造のセルから構成されて、素子サイズが上記パワーMOSFETの1/mに形成されて上記パワーMOSFETとゲート及びドレインがそれぞれ共通接続された検出MOSFETと、上記検出MOSFETのソースに設けられた抵抗素子からなることを特徴とする半導体装置。
【請求項9】
請求項8において、
上記ダイオードは、第1ダイオードと第2ダイオードから構成され、
上記電流制限回路は、
上記抵抗素子の両端の電圧をゲートとソースに受け、ドレインが上記第1ダイオードを介して上記第3端子に接続された第1制御MOSFETと、
ゲートが上記第1制御MOSFETのドレインに接続され、ソースが上記第2端子に接続され、ドレインが上記第2ダイオードを介して上記第3端子に接続された第2制御MOSFETと、
上記第2制御MOSFETのドレインとソース間に設けられた容量手段と、
ゲートが上記第2制御MOSFETのドレインに接続され、ドレインが上記第3端子に接続され、ソースが上記第2端子に接続された第3制御MOSFETからなることを特徴とする半導体装置。
【請求項10】
請求項9において、
上記第1、第2及び第3制御MOSFETは、横型MOSFETからなることを特徴とする半導体装置。
【請求項11】
請求項10において、
上記第1端子と第2端子には、発光ダイオードと光学的に結合されたフォトダイオードの両端が接続されるものであることを特徴とする半導体装置。
【請求項1】
第1端子と、
第2端子と、
第3端子と、
上記第1端子にドレインが接続され、上記第2端子にソースが接続されたパワーMOSFETと、
上記第3端子に一端が接続され、上記パワーMOSFETのゲートに他端が接続された高抵抗手段と、
上記パワーMOSFETに流れる電流を検出する電流検出手段と、
上記電流検出手段の出力信号を受けて上記パワーMOSFETに流れる電流を制限する電流制限回路とを備え、
上記電流制限回路は、上記パワーMOSFETのゲートと上記第2端子との間に設けてあることを特徴とする半導体装置。
【請求項2】
請求項1において、
上記高抵抗手段は、P型ポリシリコン層とn型ポリシリコン層で構成されたダイオードであり、カソード電極側が上記一端とされて上記第3端子に接続され、アノード電極が他端とされて上記パワーMOSFETのゲートに接続されてなることを特徴とする半導体装置。
【請求項3】
請求項2において、
上記パワーMOSFETは、縦型MOSFETにより構成され、縦型MOS構造のセルが複数個から構成され、
上記電流検出手段は、上記縦型MOS構造のセルから構成されて、素子サイズが上記パワーMOSFETの1/mに形成されて上記パワーMOSFETとゲート及びドレインがそれぞれ共通接続された検出MOSFETと、上記検出MOSFETのソースに設けられた抵抗素子からなることを特徴とする半導体装置。
【請求項4】
請求項3において、
上記電流制限回路は、上記抵抗素子の両端の電圧をゲートとソースに受け、ドレインが上記パワーMOSFETのゲートに接続された制限MOSFETからなることを特徴とする半導体装置。
【請求項5】
請求項4において、
上記第1端子と第2端子には、発光ダイオードと光学的に結合されたフォトダイオードの両端が接続されるものであることを特徴とする半導体装置。
【請求項6】
第1端子と、
第2端子と、
第3端子と、
上記第1端子にドレインが接続され、上記第2端子にソースが接続され、ゲートが上記第3端子に接続されたパワーMOSFETと、
上記パワーMOSFETに流れる電流を検出する電流検出手段と、
上記第3端子に一端が接続された高抵抗手段と、
上記高抵抗手段の他端と上記第2端子との間に設けられ、上記電流検出手段の出力信号を受けて上記パワーMOSFETに流れる電流を制限する電流制限回路とを備えてなることを特徴とする半導体装置。
【請求項7】
請求項6において、
上記高抵抗手段は、p型ポリシリコン層とn型ポリシリコン層で構成されたダイオードであり、カソード電極側が一端とされて上記第3端子に接続され、アノード電極が他端とされて上記電流制限回路に接続されてなることを特徴とする半導体装置。
【請求項8】
請求項7において、
上記パワーMOSFETは、縦型MOSFETにより構成され、縦型MOS構造のセルが複数個から構成され、
上記電流検出手段は、上記縦型MOS構造のセルから構成されて、素子サイズが上記パワーMOSFETの1/mに形成されて上記パワーMOSFETとゲート及びドレインがそれぞれ共通接続された検出MOSFETと、上記検出MOSFETのソースに設けられた抵抗素子からなることを特徴とする半導体装置。
【請求項9】
請求項8において、
上記ダイオードは、第1ダイオードと第2ダイオードから構成され、
上記電流制限回路は、
上記抵抗素子の両端の電圧をゲートとソースに受け、ドレインが上記第1ダイオードを介して上記第3端子に接続された第1制御MOSFETと、
ゲートが上記第1制御MOSFETのドレインに接続され、ソースが上記第2端子に接続され、ドレインが上記第2ダイオードを介して上記第3端子に接続された第2制御MOSFETと、
上記第2制御MOSFETのドレインとソース間に設けられた容量手段と、
ゲートが上記第2制御MOSFETのドレインに接続され、ドレインが上記第3端子に接続され、ソースが上記第2端子に接続された第3制御MOSFETからなることを特徴とする半導体装置。
【請求項10】
請求項9において、
上記第1、第2及び第3制御MOSFETは、横型MOSFETからなることを特徴とする半導体装置。
【請求項11】
請求項10において、
上記第1端子と第2端子には、発光ダイオードと光学的に結合されたフォトダイオードの両端が接続されるものであることを特徴とする半導体装置。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【公開番号】特開2006−303843(P2006−303843A)
【公開日】平成18年11月2日(2006.11.2)
【国際特許分類】
【出願番号】特願2005−121816(P2005−121816)
【出願日】平成17年4月20日(2005.4.20)
【出願人】(503121103)株式会社ルネサステクノロジ (4,790)
【Fターム(参考)】
【公開日】平成18年11月2日(2006.11.2)
【国際特許分類】
【出願日】平成17年4月20日(2005.4.20)
【出願人】(503121103)株式会社ルネサステクノロジ (4,790)
【Fターム(参考)】
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