半導体構造（２０）のパッドエリア（２１）下に能動素子（２５）を組み込むことにより、シリコンエリアのより効率的な利用を可能とする。パッドエリア（２１）は、上方に第１の金属層（２３）を備えた基板（２２）を含む。第２の金属層（２６）は第１の金属層（２３）の下とする。能動素子（２５）は基板内であって、第２の金属層（２６）の下に備えられる。誘導体層（２４）は第１の金属層（２６）と第２の金属層（２３）とを分離する。誘導体層（２４）内のビア（２７）は第１の金属層（２３）と第２の金属層（２６）とを電気的に接続する。ビア（２７）は能動素子（２５）と接続する。隣接金属層（４２４、４２５、４２６）を第１の金属層（２３）と第２の金属層（２６）の間に配置してもよい。
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集積回路の中にキャパシタを作製する方法。本発明の基本形態にかかるキャパシタは、容量を増大させるために強いフリンジング電界を利用する。これは平面に平行な平板ではなくて、集積回路の中の２つの面の間に垂直な、重畳している導電性電極を持ったキャパシタを作製することによって達成される。本発明のキャパシタは水平な平板、すなわち平行な平板を付加的に備えていてもよい。本方法によるキャパシタも開示されている。
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第１電流がエミッタに流れるようにされた第１トランジスタと、上記第１トランジスタよりも大きな電流密度となるような第２電流がエミッタに流れるようにされた第２トランジスタとのベース，エミッタ間の電圧差を第１抵抗に流して定電流を形成し、それと直列にして第２抵抗を回路の接地電位側に設け、上記第１トランジスタと第２トランジスタのコレクタと電源電圧との間に第３抵抗と第４抵抗とを設け、上記第１と第２トランジスタの両コレクタ電圧とＣＭＯＳ構成の差動増幅回路に供給して、出力出力電圧を形成するとともに、かかる出力電圧を上記第１トランジスタと第２トランジスタのベースに共通に供給する。 （もっと読む）

テスト・チップは、各領域が少なくとも１つのテスト構造体を含むことができる複数領域のアレイを有する少なくとも１つのレベルを具える。その少なくとも幾つかの領域はそれぞれのテスト構造体を含む。そのレベルは、テスト構造体に入力信号を供給する複数のドライバ・ラインを有する。そのレベルは、テスト構造体から出力信号を受信する複数の受信機ラインを有する。そのレベルは、電流を制御するための複数のデバイスを有する。各テスト構造体は、ドライバ・ラインの中の少なくとも１本のラインに、その間にあるそのデバイスの中の第１のデバイスで接続される。各テスト構造体は、受信機ラインの中の少なくとも１本のラインにその間にあるそのデバイスの中の第２のデバイスで接続されていて、そのテスト構造体の各々がドライバ・ラインおよび受信機ラインを用いてテストを行うべく個々にアドレス可能である。
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並列接続されているトランジスタＴｒ１、Ｔｒ２、Ｔｒ３のゲート電極１−１、２−１、３−１のゲート幅、及び、隣接し合うゲート電極間の距離が異なり、また、ソース領域やドレイン領域の対応するゲート電極のゲート幅に沿う方向の長さや面積がトランジスタＴｒ１、Ｔｒ２、Ｔｒ３で種々異なる値を持っている。したがって、同一のトランジスタ群内のトランジスタＴｒ１、Ｔｒ２、Ｔｒ３間でゲート長などの特性の相関が低下し、それによって、複数のトランジスタ群間における特性のばらつきが小さくなる。
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半導体（１０）はトランジスタのような能動素子を有し、この能動素子はキャパシタ（７５，７７，７９）のような受動素子の直下に位置し、能動素子及び受動素子はビアまたは導電領域（５２）及び配線（６８，９９）によって接続される。ビアまたは導電領域（５２）はトランジスタの拡散領域またはソース領域（２２）の底面にコンタクトし、更にキャパシタ電極の内の第１電極（７５）にコンタクトする。横方向に位置する縦型ビア（３２，５４，６８）及び配線（９９）はキャパシタ電極の内の第２電極（７９）にコンタクトする。金属配線または導電材料（６８）は電源プレーンとして使用することができ、この電源プレーンは、電源プレーンをトランジスタに隣接させるのではなくトランジスタの下に位置するように用いることによって回路面積を節約するように作用する。
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垂直方向の半導体装置は、電気装置そして／または相互接続を含む分離して作られた基板に付加される。多くの垂直方向の半導体装置は物理的に互いに分離され、そして同一半導体本体又は半導体基板内には配置されない。多くの垂直方向の半導体装置は取り付けられた後に個別のドープされたスタック構造を生成するため、エッチングされた数個のドーピングされた半導体領域を含む薄い層として分離して作られた基板へ付加される。あるいは多くの垂直方向の半導体装置が分離して作られた基板に取り付けるのに先立ち製作される。ドープされたスタック構造は、ダイオードキャパシタ、ｎ‐ＭＯＳＦＥＴ、ｐ‐ＭＯＳＦＥＴ、バイポーラトランジスタ、及び浮遊ゲートトランジスタのベースを形成する。強誘電体メモリー装置、強磁性体メモリー装置、カルコゲニド位相変更装置が分離して作られた基板と連結して使用するために、堆積可能なアッド‐オン層に形成される。堆積可能なアッド‐オン層は相互接続ラインを含む。

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本発明の半導体デバイス（１１）は回路と保護構造（５０）とを備える。本発明の半導体デバイス（１１）は、第１および第２のセキュリティ素子（１２Ａ、１２Ｂ）と、入力および出力（１４、１５）とを備える。セキュリティ素子（１２Ａ、１２Ｂ）は、異なる第１および第２のインピーダンスをそれぞれ有する。このデバイスはさらに、測定手段、処理手段および接続手段を備える。処理手段は、受け取られた第１の情報を特定の測定プログラムに変換する。これによって、デバイス（例えばスマートカード）のオーセンティシティをチェックし、またはアイデンティティを確立するために、デバイス（１１）および読取り装置中にチャレンジ−レスポンス機構が実装される。
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アクティブフューズはアクティブフューズ構造（１２０）を備え、この構造を使用して可変抵抗体（１０６）及び選択トランジスタ（１１０）の双方を形成する。一の実施形態では、アクティブフューズ構造は、半導体基板（１４０）の活性領域（１６０）の一部に形成され、選択ゲート（１２４）はアクティブフューズ構造の一方の端部（１２３）の上に配置されてアクティブフューズへの書き込みに使用する一体型選択トランジスタ（１１０）を形成する。共有型のアクティブフューズ構造を活性領域の内部に使用することによって、面積要件を縮小し、かつ検出マージンを大きくすることができる。
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【課題】 アナログセルレイアウトの設計制約を設計者の熟練度に依らずに回路図データから自動予測することができるようにすること。
【解決手段】 回路図作成部１にて作成されたアナログ回路図のデータが回路図記憶部２に書き込まれる。回路接続情報抽出部３では、回路図記憶部２に記憶されるアナログ回路図データから抽出された回路接続情報が回路接続情報記憶部４に書き込まれる。設計制約予測抽出部５では、回路接続情報記憶部４に記憶される回路接続情報からペアリングの必要な素子が予測・抽出され、回路接続情報に設計制約として付加され、回路接続情報記憶部６に書き込まれる。自動配置部９では、回路接続情報記憶部６に記憶される設計制約を含む回路接続情報に基づきレイアウトセルの配置が実行される。自動配線部１１では、配置後レイアウト記憶部１０に記憶されたレイアウトセル間の配線が実行される。 （もっと読む）

【課題】 ある機能ブロック内の回路に間違いがあった場合における予備素子への配線切り替えを簡単に行うことができるようにするとともに、予備素子への配線長もできるだけ短くできるようにする。
【解決手段】 機能ブロック２ａ〜２ｆ内の回路に間違いがあったときに代用する予備素子１１〜１６を、機能ブロック２ａ〜２ｆ間のデッドスペース１００ではなく、機能ブロック２ａ〜２ｆ内に配置することにより、ある機能ブロック内の回路に間違いがあった場合における予備素子への配線の際に、他の機能ブロックが邪魔になることがないようにするとともに、同じ機能ブロック内で配線することによって予備素子への配線長も短くできるようにする。さらに、既に拡散工程が済んでいる機能ブロック２ａ〜２ｆに予備素子を配置することで、メタル配線の工程から作業を開始すれば良いようにする。 （もっと読む）

【課題】 ハードマクロブロックの周辺のようにバッファセル等を挿入することが困難なセル混雑部分や、隣接配線の間隔を広げることが困難な配線混雑部分での、隣接配線間容量値を削減してクロストークノイズを低減させる。
【解決手段】 外部インタフェースを有する複数種類のクロストークノイズ改善用セルをハードマクロブロックの内部の隙間部分に埋め込み、そのクロストークノイズ改善用セルを選択して半導体集積回路の配線に挿入する。隣接する配線の信号遷移期間が重なる場合、改善用セルを遷移期間の長い方の配線に挿入する。または、隣接する配線のうち一方の配線を他の配線層に移動させ、それにより空いた領域にシールド線を配線する。 （もっと読む）

【課題】 フィールドスルー電荷補償機能を備えるアナログスイッチにおいて、半導体製造工程の誤差によらず、スィッチング用のＭＯＳトランジスタのフィールドスルー電荷を安定に補償し、アナログスイッチ動作時の入出力間の誤差を低減できる構造を実現する。
【解決手段】 入力端子ＩＮと出力端子ＯＵＴの間に同一サイズの２つのトランジスタ１ａ、１ｂを、電気的に並列に、また物理的には相対するように配置し、トランジスタ１ａ、１ｂの入力端子ＩＮ側に、トランジスタ１ａ、１ｂと同一サイズで、そのソースとドレインを共通接続されたトランジスタ２を配置し、トランジスタ１ａ、１ｂの出力端子ＯＵＴ側に、トランジスタ１ａ、１ｂと同一サイズで、そのソースとドレインを共通接続されたトランジスタ３を配置し、製造工程の誤差によって、位置ずれが発生しても、トランジスタ１ａ、１ｂのソース側の寄生容量の総和および、ドレイン側の寄生容量の総和が不変であるようにし、トランジスタ１ａ、１ｂのスィッチング動作に伴うフィールドスルー電荷の補償が、設計通りにできるようにした。 （もっと読む）

【課題】 レイアウト設計上の自由度が大きく、しかも経済的に形成できる構成を備えた配線構造、インダクタ及びそれらの形成方法を提供する。
【解決手段】 本多層インダクタ６０は、１層目のインダクタ６４と、第１の層間絶縁膜６６を介して１層目のインダクタ上に形成された２層面のインダクタ６８と、第２の層間絶縁膜７０を介して２層目のインダクタ上に形成された３層目のインダクタ７２とを備えている。１層目のインダクタは、第１の層間絶縁膜を貫通するコンタクト７６を介して２層目のインダクタに接続されている。２層目のインダクタは、第２の層間絶縁膜を貫通するコンタクト７８を介して３層目のインダクタに接続されている。３層目のインダクタは、コイル巻線が接続配線７４上をエアーブリッジ構造で跨いでいる。接続配線は、コイル巻線の下を通り、コイル巻線の中心部の接続端からコイル巻線に電気的に接触することなく多層インダクタの外部に出ることができる。 （もっと読む）