【課題】電源サブ幹線に接続された内部素子に異常電圧が印加される恐れを小さく
する。
【解決手段】ＶＳＳＱ０パッド１４３と、静電耐圧非対応素子を含むセル配置領域１（３０１）と、静電耐圧非対応素子よりも高い耐圧性を有する静電耐圧対応素子を含むセル配置領域２（３０２）と、ＶＳＳＱ０パッド１４３を介して外部から供給される電位を静電耐圧非対応素子に供給するＶＳＳＱサブ幹線３５１〜３５３と、ＶＳＳＱ０パッド１４３とＶＳＳＱサブ幹線３５１〜３５３との最短距離よりも長い配線長を有し、ＶＳＳＱ０パッド１４３に入力された電位をＶＳＳＱサブ幹線３５１〜３５３に対して印加する引き込み配線部（第１ＶＳＳＱ引き込み配線３３１とＶＳＳＱメイン幹線３２１と第２ＶＳＳＱ引き込み配線３４１とからなる配線部）とを備えている。 （もっと読む）

【課題】複数の電源系の間で生じる静電破壊の内、特にＣＤＭによる静電破壊に対し、少ない数の保護回路で防止することが可能な半導体装置を提供する。
【解決手段】電源電圧Ｖｄｄ１および基準電圧Ｖｓｓ１で動作する回路ブロック［１］１０と、電源電圧Ｖｄｄ２および基準電圧Ｖｓｓ２で動作する回路ブロック［２］１１を含む構成において、前記電源電圧Ｖｄｄ１と前記基準電圧Ｖｓｓ２の間をクランプするクランプ回路［１］１３ａと、前記電源電圧Ｖｄｄ２と前記基準電圧Ｖｓｓ１の間をクランプするクランプ回路［２］１３ｂと、前記基準電圧Ｖｓｓ１と前記基準電圧Ｖｓｓ２の間をクランプするクランプ回路［３］１３ｃを設ける。 （もっと読む）

【課題】抵抗値の調整が容易な半導体装置及びその製造方法を得る。
【解決手段】シリコン基板上に所定間隔で形成された配線層と、前記シリコン基板上及び前記両配線層上に形成されたパッシベーション膜と、前記両配線間の前記パッシベーション膜上に形成された抵抗体層と、前記抵抗体層上に形成された、各配線層と抵抗体層とを導通する電極層とを備え、前記抵抗体層上に、前記両電極層間における該抵抗体層の平面的な大きさを決める絶縁バリア層を形成した。 （もっと読む）

【課題】回路の小面積化や実装時の不具合防止を実現できる集積回路装置等の提供。
【解決手段】集積回路装置は、第１〜第Ｎの回路ブロックと第１のインターフェース領域１２と第２のインターフェース領域１４を含む。第１〜第Ｎの回路ブロックは、昇圧用キャパシタを用いたチャージポンプにより電圧を昇圧して電源電圧を生成する電源回路ブロックＰＢと、他の回路ブロックを含む。電源回路ブロックＰＢの第４の方向Ｄ４側にある第２のインターフェース領域内の第１のエリアＡＲ１には、第２の方向Ｄ２に沿ってＩ個配列された電源回路ブロック用パッドの列が、複数列配置される。集積回路装置の第２の方向Ｄ２に沿った中心線ＣＬを基準に、第１のエリアＡＲ１と線対称の位置にある第２のインターフェース領域１４内の第２のエリアＡＲ２にも、第２の方向Ｄ２に沿ってＩ個配列されたパッドの列が複数列配置される。 （もっと読む）

【課題】物理長の異なる複数の伝送線路において、電気長を等しくする。
【解決手段】半導体基板１上の薄膜絶縁体上に形成された物理長の異なる複数の伝送線路Ａ、Ｂのうち、物理長の長いほうの伝送線路において、伝送線路を構成する信号線メタルと半導体基板１との間に低誘電率絶縁膜３を挟むことによって信号伝搬速度を速くした領域を設け、この低誘電率絶縁膜３を挟んだ領域の長さを伝送線路Ａの物理長に応じて調整することによって、すべての伝送線路の電気長を等しくする。 （もっと読む）

【課題】半導体基板の上に設置された半導体素子に対して、アルミ配線層を設けるだけでは、インピーダンスが大きくなってしまうので、所定のスペックを満たせない場合があった。
【解決手段】半導体基板は、複数のトランジスタＴｒを面上に設置する。複数のトランジスタＴｒをふたつのグループに分割したときに、第１グループに属するトランジスタＴｒが、半導体基板を形成する第１辺の側に設置されつつ、第２グループに属するトランジスタＴｒが、半導体基板のうち、第１辺に対向した第２辺の側に設置される。第１グループに属するトランジスタＴｒには、第１辺側の外部から配線されたワイヤを接続可能なパッドが設けられ、第２グループに属するトランジスタＴｒには、第２の辺側の外部から配線されたワイヤを接続可能なパッドが設けられている。 （もっと読む）

【課題】スパイラル型のインダクタ、およびスパイラル型のインダクタの電気的特性の検
査方法を提供する。
【解決手段】ウエハ１２上にアレイ状に配列されたスパイラルコイル１６と、前記スパイ
ラルコイル１６の外周端部から延出した外部電極２０と、前記外部電極２０に並列に配置
され前記スパイラルコイル１６に接続される接続配線２２と、を有するスパイラル型のイ
ンダクタ１０であって、前記接続配線２２は、一のインダクタ１０ａの接続配線２２と、
一のインダクタ１０ａから前記外部電極２０の延出した方向に対して垂直方向にある他の
インダクタ１０ｂの外部電極２０と、の間隔と、前記インダクタ１０の電気的特性を検査
するシグナル端子２６と、前記シグナル端子２６から前記垂直方向に一定の間隔を置いて
配置され前記シグナル端子２６に接続されたグランド端子２８と、の間隔と、が互いに等
しくなる位置に配置されたことを特徴とする。 （もっと読む）

【課題】集積回路デバイスの電子シグニチャーの解析をより複雑にすることにより、秘密データへのアクセスを防止する。
【解決手段】本発明は、メモリーを有するポータブルメモリ媒体、特にカード形式に組込むように設計された集積回路デバイス(2)に関する。集積回路デバイス(2)は、集積回路デバイス(2)により消費される電流のピーク(Idd)の振幅を減衰させるための少なくとも１つのキャパシター(8)を備える。本発明は、スマートカードの電気的シグニチャーを減衰させるのに特に有用である。 （もっと読む）

【課題】プルアップ回路（バスホールド回路）の電源電圧Ｖｃｃ及び入力端子ＩＮに電位差が生じる場合でもリーク電流を発生させない手段を提供する。
【解決手段】パスホールド回路に制御端子ＣＮＴを設ける。この制御端子ＣＮＴの反転出力で動作するスイッチとしてＭＯＳＦＥＴ１３を備える。一方入力端子ＩＮと制御端子ＣＮＴの入力はＮＯＲゲート３１に入力され、このＮＯＲゲート３１の出力がパスホールド回路の入力端子・電源電圧間の接続を制御するＭＯＳＦＥＴ１２のゲート端子に入力される。ＭＯＳＦＥＴ１２及びＭＯＳＦＥＴ１３を直列に接続することで、入力端子・電源電圧間の接続をより制度よく制御し、リーク電流の発生を抑止する。 （もっと読む）

【課題】パッケージ基板上におけるカップリングノイズを低減可能な半導体装置を提供する。
【解決手段】第１のデータ入出力パッド、第１の電源パッド、第２のデータ入出力パッド及び第２の電源パッドがこの順にＸ方向に配列されたパッド群Ｐを複数備える。第１及び第２のデータ入出力パッドはそれぞれ第１及び第２のデータ入出力バッファに接続され、第１の電源パッドは第１及び第２のデータ入出力バッファに第１の電源電位を供給し、第２の電源パッドは第１及び第２のデータ入出力バッファに第２の電源電位を供給する。各パッド群Ｐに含まれる第１のデータ入出力パッドは、他のパッド群に含まれる第２の電源パッド又はいずれのパッド群にも含まれない複数の電源パッドのいずれかと隣接している。これにより、パッケージ基板上におけるカップリングノイズを防止しつつ、パッド総数の増加を抑制することが可能となる。 （もっと読む）

【課題】２列パッド配置の半導体記憶装置におけるレイアウトを最適化することにより、電源電圧を安定化する。
【解決手段】メモリセルアレイ領域２０１，２０２と、これらの間に配置された周辺回路領域３０１と、メモリセルアレイ領域２０１と周辺回路領域との間に配置されたパッド列１０１と、メモリセルアレイ領域２０２と周辺回路領域との間に配置されたパッド列１０２と、を備える。メモリセルアレイ領域２０１とパッド列１０１との間及びメモリセルアレイ領域２０２とパッド列１０２との間に、周辺回路が実質的に配置されていない。これにより、上層の低抵抗配線を用いてメモリセルアレイ領域と所定のパッドとを短距離で接続できるため、メモリセルアレイ領域に電源電位を安定的に供給することが可能となる。 （もっと読む）

【課題】ドレイン端での電流集中を防止して静電放電に対する耐性に優れた半導体装置を提供する。
【解決手段】保護素子１は、MOS構造のデバイスの一部に、縦型バイポーラトランジスタＱ１と寄生バイポーラトランジスタＱ２とを形成した構造になっている。Ｎ+ドレイン領域３とゲート直下のチャネル領域４との間にはＮドリフト領域５が形成されている。Ｎ+ソース領域６に隣接してＰ+ベースコンタクト領域７が形成されている。ソース側に縦型トランジスタＱ１を形成して、静電放電時に発生したホール電流を縦型トランジスタＱ１に流すようにしたため、Ｎ+ドレイン領域のベース側端部での電流集中を緩和できる。 （もっと読む）

【課題】本発明は、収納容器に半導体ウエハを長期間保管しても、パッド部にフッ化物などの汚染物質が付着することを防止できる半導体装置の製造方法を提供する。
【解決手段】本発明に係る半導体装置の製造方法は、スクライブライン及びスクライブラインの内側に位置する製品チップ領域を有する半導体ウエハ上に絶縁膜を形成する工程（Ｓ１２）と、製品チップ領域上に位置する第１のパッド部及びスクライブライン上に形成された評価用素子に接続された第２のパッド部を絶縁膜上に形成する工程８（Ｓ１３）と、絶縁膜上、第１及び第２のパッド部の上にパッシベーション膜を形成する工程（Ｓ１４）と、半導体ウエハを、収納容器に保管する工程（Ｓ１５）と、収納容器から半導体ウエハを取り出し、パッシベーション膜をエッチングすることにより、パッシベーション膜に第１のパッド上に位置する開口部を形成する工程（Ｓ１７）とを具備することを特徴とする。 （もっと読む）

【課題】入力回路または出力回路を介して電源配線にサージ電圧が印加された場合においても、素子面積の増大を抑制しつつ、内部回路を静電破壊から安定的に保護する。
【解決手段】入出力セル３ｃ〜３ｆの間の隙間に電源保護素子６ａ〜６ｄをそれぞれ配置し、電源保護素子６ａ〜６ｄとして、電源配線７、８間に接続されたダイオードストリングＳ２〜Ｓ５をそれぞれ用いる。 （もっと読む）

【課題】アイソレーションを改善した半導体スイッチを提供する。
【解決手段】第１の端子と、第２の端子と、前記第１の端子と前記第２の端子との間に接続されたスルーＦＥＴ及び前記第２の端子と第１の接地端子との間に接続されたシャントＦＥＴを有してなるスイッチ部と、前記スルーＦＥＴを駆動する第１の制御端子と、前記シャントＦＥＴを駆動する第２の制御端子と、前記スイッチ部と同一の基板に設けられ前記第１の制御端子及び前記第２の制御端子に差動出力する駆動回路と、を備えたことを特徴とする半導体スイッチが提供される。 （もっと読む）

【課題】バンプ等の外部接続端子に働く鉛直方向の応力が電極層に集中しない構造を有するとともに、等価直列抵抗を所望の値に増加させることが容易な薄膜キャパシタとその製造方法を提供する。
【解決手段】基板と、前記基板上に形成され少なくとも１層の誘電体薄膜と少なくとも２層の電極層からなるキャパシタ部と、前記キャパシタ部の少なくとも一部を覆う保護層と、前記キャパシタ部のいずれかの電極層と電気的に接続する引き出し導体と、前記引き出し導体上に形成されたバンプと、を備え、前記引き出し導体は、前記保護層に形成された開口部内に形成されて前記キャパシタ部のいずれかの電極層と電気的に接続する接続部と、前記保護層上に延伸された引き回し部とからなり、前記バンプは前記引き回し部上に形成されている。 （もっと読む）

【課題】第１半導体チップと第２半導体チップとの間の信号伝達をインダクタの誘導結合を用いて行う半導体装置において、半導体装置の製造コストが高くなることを抑制する。
【解決手段】第１半導体チップ１００と第２半導体チップ２００は、第１多層配線層１１０と第２多層配線層２１０が互いに対向する向きに重ねられている。また平面視において第１インダクタ１３０と第２インダクタ２３０は重なっている。そして第１半導体チップ１００及び第２半導体チップ２００は、それぞれ互いに対向していない非対向領域を有している。第１多層配線層１１０は、非対向領域に第１外部接続端子１４０を有しており、第２多層配線層２１０は、非対向領域に第２外部接続端子２４０を有している。 （もっと読む）

【課題】電気磁気素子を、平面コイル部を構成する導体ライン内部の渦電流損失を防止または抑制可能な構造とする。
【解決手段】少なくとも下面が平坦な一の導体ライン１２が側面同士で近接するように湾曲または屈曲する平面形状をもつ平面コイル部１７を備える。平面コイル部１７の導体ライン１２に磁性体層１３が設けられている。より詳細に、磁性体層１３は、導体ライン１２の長手方向周囲の外周面のうち、少なくとも、導体ライン１２の側面の一部であって互いに近接する２つの側面部それぞれに接して形成されている。 （もっと読む）

【課題】 能動面にバンプを形成した半導体装置における静電気保護素子と電極パッドと
を電気的に接続するパッド用電気配線と、電源と電気的に接続する電源用電気配線とを、
当該半導体装置が有する面積を極力増大させずに、かつ、短絡しないように配置した電気
配線を有する半導体装置を提供する。
【解決手段】 パッド電極と静電気保護素子とを電気的に接続するパッド用電気配線と、
電源と電気的に接続する電源用電気配線とを、有し、当該電源用電気配線として用いられ
ている多層配線の一部の電気配線層において、パッド用電気配線と、電源用電気配線とが
、静電気保護素子上では重ならないように、静電気保護素子が形成されている領域の中央
に配置する。 （もっと読む）

【課題】 入出力部の電源配線の近傍にバイパスコンデンサを配置する場合、ＬＳＩの端子数が多くなると、バイパスコンデンサを配置するための領域を確保することが困難になる。
【解決手段】 半導体基板の表面に、電子回路素子が形成されている電子回路領域が画定される。半導体基板の上に、一方に基準電位が印加され、他方に電源電圧が印加される第１及び第２の配線が配置される。シールリングが、電子回路領域を取り囲むように、半導体基板の上に配置される。シールリングは、第１の配線に電気的に接続される。第１の不純物拡散領域が、シールリングよりも内側において、半導体基板の表層部に形成される。第１の不純物拡散領域の上に誘電体膜が配置される。誘電体膜の上に、シールリングに電気的に接続され、導電材料で形成されたキャパシタ導電膜が配置される。 （もっと読む）