【課題】積層されるチップ数が増加した際にワイヤボンディング数の増加を抑制でき、さらにインダクタ素子の形成によるチップ面積の増大を抑制できる高速なインタフェースを有する不揮発性半導体記憶装置を提供する。
【解決手段】信号を送受信するインダクタ素子ＩＤ１を有するＮＡＮＤチップＮＣ１と、信号を送受信するインダクタ素子ＩＤ０を有するＮＡＮＤチップＮＣ０と、ＮＡＮＤチップＮＣ１，ＮＣ０の動作を制御する制御回路が形成され、インダクタ素子ＩＤ１，ＩＤ０との間で信号を送受信するインダクタ素子ＩＤＣを有する制御用チップＣＣ０とを備える。インダクタ素子ＩＤ１，ＩＤ０の外周は、インダクタ素子ＩＤＣの外周をインダクタ素子ＩＤＣを含む平面に垂直な方向に延長した閉空間に含まれ、インダクタ素子ＩＤＣのインダクタンスは、インダクタ素子ＩＤ１あるいはＩＤ０のインダクタンスの少なくともいずれか一方より大きい。 （もっと読む）

【課題】外部装置を駆動する駆動回路が形成されたチップの面積の増加を抑制することができる半導体装置を提供する。
【解決手段】フラッシュメモリ２２がリード動作を実行する場合は、セレクタ２６は、ロジック回路３０から入力された選択信号ＳＥＬに応じて基準電圧ＶＲＥＦ１を選択する。ＶＬＣＤ昇圧回路２８は、基準電圧ＶＲＥＦ１を昇圧した駆動電圧ＶＬＣＤをＬＣＤパネルドライバ１２に出力する。また、フラッシュメモリ２２は、電源電圧ＶＤＤの供給のみでリード動作を実行する。プログラム動作またはイレース動作を実行する場合は、セレクタ２６は、選択信号ＳＥＬに応じて基準電圧ＶＲＥＦ２を選択する。ＶＬＣＤ昇圧回路２８は、基準電圧ＶＲＥＦ２を昇圧した電圧ＶＰＰをフラッシュメモリ２２に出力する。フラッシュメモリ２２は、電圧ＶＰＰの供給を受け、プログラム動作またはイレース動作を実行する。 （もっと読む）

【課題】ＭＭＩＣの特性測定において，ＤＣバイアス印加時の発振を抑制する。
【解決手段】この発明に係る高周波回路チップのＭＭＩＣ６０は、ＧａＡｓ基板１２上に所定の間隔をおいて並行して配設されたＤＣバイアス線路６２が、その端部に互いに間隔をおいて隣接したＤＣパッド６４を備えたもので、ＤＣバイアス線路６２の端部のＤＣパッド６４に個別にＤＣバイアスを印加することができ、高周波信号の影響を少ない状態でチップの電気的特性を測定することができる。 （もっと読む）

【課題】補償容量素子のキャパシタ構造に起因したリーク電流の増加を抑制するとともに、立体構造のキャパシタ構造を採用して、占有面積を削減した半導体装置を提供する。
【解決手段】メモリセル領域に形成されたクラウン型のキャパシタ２１ａと、周辺回路領域に形成されたコンケイブ型の補償容量素子１０と、を有することを特徴とする半導体装置２０を提供する。また、第１層間絶縁膜上にパッド４７ａ，４７ｂを形成する工程と、パッド４７ａ，４７ｂ上に有底筒形状の下部電極６６ａ，６６ｂを形成する工程と、メモリセル領域の下部電極６６ａの内壁面及び外壁面と、周辺回路領域の下部電極６６ｂの内壁面のみを誘電体膜６７ａ，６７ｂで覆う工程と、誘電体膜上に上部電極６９ａ，６９ｂを形成する工程と、を有することを特徴とする半導体装置２０の製造方法を提供する。 （もっと読む）

【課題】半導体装置の電源電圧の変換効率を向上させる。
【解決手段】ハイサイドスイッチ用のパワーＭＯＳ・ＦＥＴとローサイドスイッチ用のパワーＭＯＳ・ＦＥＴとが直列に接続された回路を有する非絶縁型ＤＣ−ＤＣコンバータにおいて、ローサイドスイッチ用のパワーＭＯＳ・ＦＥＴと、そのローサイドスイッチ用のパワーＭＯＳ・ＦＥＴに並列に接続されるショットキーバリアダイオードＤ１とを同一の半導体チップ５ｂ内に形成した。ショットキーバリアダイオードＤ１の形成領域ＳＤＲを半導体チップ５ｂの短方向の中央に配置し、その両側にローサイドのパワーＭＯＳ・ＦＥＴの形成領域を配置した。また、半導体チップ５ｂの主面の両長辺近傍のゲートフィンガ６ａから中央のショットキーバリアダイオードＤ１の形成領域ＳＤＲに向かって、その形成領域ＳＤＲを挟み込むように複数本のゲートフィンガ６ｂを延在配置した。 （もっと読む）

【課題】接続部材が接続されるボンディングパッドを一面に有する半導体基板を備えた半導体装置において、接続部材の接続によるボンディングパッド下のダメージを検出する場合に、適切にパッド数の増加を抑制する。
【解決手段】半導体基板１の内部にてボンディングパッド１１〜１３の直下部位には、当該半導体装置の特性を検査するための検査用配線３１〜３３が設けられており、検査用配線３１〜３３の一端側は、半導体基板１の一面に設けられた検査用パッド２０に導通し、検査用配線３１〜３３の他端側はボンディングパッド１１〜１３に導通している。 （もっと読む）

【課題】半導体チップを切り出す際に生じるばりによる半導体装置の歩留まりの低下及び信頼性の低下を防止し且つ半導体チップの取り数を向上させることができるようにする。
【解決手段】上面に複数のボンディングパッド１４と複数の検査用パッドのパッド断片１９とが形成された平面方形状の半導体チップにおいて、複数のパッド断片１９は半導体チップの４辺のうちの対向する２辺に沿って形成されている。複数のボンディングパッド１４は異なる２辺に沿って形成されている。 （もっと読む）

【課題】スタンバイ電流を低減したい回路ブロックに電流の供給を制御するスイッチ回路のレイアウト面積を抑制する。
【解決手段】半導体基板上に、第1方向に延伸する第1及び第2電源線で、第1及び第2電源線は第1方向に直交に配置され、第1電源線に第1電源電位が供給され、第2電源線に第2電源電位が供給される第1及び第2電源線と、第1方向に延伸し、第2方向に配置された第3電源線と、アクティブ時に第1及び第2電源電位の間の第1電源電圧で動作する回路ブロックで、複数の第1導電型の第1トランジスタと複数の第2導電型の第2トランジスタを備え、複数の第1トランジスタの少なくとも1つは第3電源線に接続される回路ブロックと、第1電源線と第3電源線の間に接続され、回路ブロックがアクティブ状態のとき第1及び第3電源線を導通状態として第3電源線に第1電源電位を供給し、スタンバイ状態のとき第1及び第3電源線とを非導通状態とする第３トランジスタとを有する。 （もっと読む）

【課題】本発明は、ドライバー集積回路チップの電源連結構造に関し、より詳細には、ドライバー集積回路チップ内部のルーティングパターンをＬＯＧと並列で配置して、チップの両端に配置された電源を連結することで配線を簡素化してライン抵抗を減少させることができるドライバー集積回路チップの電源連結構造を提供する。
【解決手段】本発明によるドライバー集積回路チップの電源連結構造によると、ドライバー集積回路チップの入出力端子の配線数を減少させて配線を簡素化して、これによりチップサイズを減らして及び製造費用を減少させることができる効果があり、チップ内部のルーティングパターンとＬＯＧを並列で連結することでライン抵抗が減少されて、信号の遅延を減らすことができる長所がある。 （もっと読む）

【課題】ゲート引き込み配線の長さが長く、ゲート引き込み配線に接続できる信号線の本数を十分に確保された半導体装置を提供する。
【解決手段】本発明の半導体装置は、第１の方向に並置された複数の回路セルであって、それぞれはその方向と略直交する第２の方向に並置された第１の導電型の第１の領域と第２の導電型の第２の領域とに分離される複数の回路セルと、第２の方向に平行離間して配置すると共に第１の方向に延伸する第１の電源線及び第２の電源線とを備え、第１の領域は第１の電源線から第１の電源電位が供給される少なくとも一の第１のトランジスタを有し、第２の領域は第２の電源線から第２の電源電位が供給される少なくとも一の第２のトランジスタを有し、複数の回路セルのうちの少なくとも１つの回路セルはさらに第１の領域において第１及び第２のトランジスタの間に第１の容量素子を有することを特徴とする。 （もっと読む）

【課題】製造時に発生する不具合を減少しつつ、回路面積を縮小可能なチップレイアウトを設計する。
【解決手段】本発明による半導体装置は、電流源接続用の第１パッド１と、一端が、第１パッド１に接続され、他端が、基板２０と同じ導電型の拡散層２１を介して基板２０に接続されたヴィアチェーンと、電圧測定用の第２パッド２及び第３パッド３とを具備する。ヴィアチェーンは、第１パッド１及び第２パッド２が接続される第１配線４と、一端が第１配線４に接続され、他端が第３パッド３に接続された、抵抗測定対象となるヴィア又はコンタクト６とを備える。 （もっと読む）

【課題】クラックからの水分侵入に起因する金属配線端面の腐食防止、あるいは金属配線端面の腐食が生じている場合でも該腐食が液晶表示装置を駆動する液晶表示部分を構成するゲート線等の金属配線にまで到達することを防止する技術を提供する。
【解決手段】基板の上に、複数の金属配線が同一平面上に形成され、金属配線の上に絶縁膜が形成された積層構造を有し、切り出し加工により切断端面が露出している第１の金属配線を有する配線構造であって、
第１の金属配線の線幅をＸ（μｍ）、
第１の金属配線の長さをＹ（μｍ）としたとき、
（１）若しくは（２）、および／または下記（３）の要件を満足することを特徴とする配線構造。
（１）Ｘ≦２０μｍ
（２）Ｘ＞２０μｍのときは、Ｙ≧１０Ｘ−１６０、
（３）第１の金属配線の切断端面から、第１の金属配線に隣接する第２の金属配線までの間において、第１の金属配線は絶縁膜の存在しない領域Ｚを有する。 （もっと読む）

【課題】消費電力を低減することができるとともに、コストを低減することができる半導体装置を提供する。
【解決手段】複数のチップ１，２を同一パッケージ内に内蔵する半導体装置１００であって、チップ１，２は、チップ１，２と外部とを接続する外部接続用の信号Ｉ／Ｏ端子１０１，２０１と、チップ１，２間を接続するチップ間接続用の信号Ｉ／Ｏ端子１０２，２０２と、を備え、チップ間接続用の信号Ｉ／Ｏ端子１０２，２０２の信号電圧振幅は、外部接続用の信号Ｉ／Ｏ端子１０１，２０１の信号電圧振幅よりも小さいように構成した。 （もっと読む）

【課題】チップ面積を増加させずに、半導体チップの主面上に占める配線領域を拡大する。
【解決手段】半導体チップの主面上に形成された例えばＭＩＳトランジスタなどを含んで構成される内部回路７から、例えばダイオードからなる保護素子１１および保護素子１２に電気的に接続する信号配線８を保護素子１１と保護素子１２との間の配線１３上の取り出し口２９から引き出して、信号配線８が占める信号配線領域１０を、保護素子１２上および電極パッド９下に設ける。 （もっと読む）

【課題】高融点金属を含む多層配線を使用してトランジスタに導入される配線がトランジスタのチャネル幅方向と垂直の方向から導入される場合においても、ＥＳＤ保護用のＭＯＳトランジスタの全体で均一に動作させることのできる半導体装置を得る。
【解決手段】複数のドレイン領域と複数のソース領域が交互に配置され、前記ドレイン領域と前記ソース領域の間にゲート電極が配置された、複数のトランジスタが一体化した構造を有するＥＳＤ保護用のＭＯＳトランジスタにおいて、ドレイン領域上に形成されるサリサイド金属領域とゲート電極との距離を、ドレイン領域上のコンタクトと基板コンタクトからの距離に応じて形成した。 （もっと読む）

【課題】半導体装置の電源電圧の変換効率を向上させる。
【解決手段】ハイサイドスイッチ用のパワーＭＯＳ・ＦＥＴとローサイドスイッチ用のパワーＭＯＳ・ＦＥＴとが直列に接続された回路を有する非絶縁型ＤＣ−ＤＣコンバータにおいて、ローサイドスイッチ用のパワーＭＯＳ・ＦＥＴと、そのローサイドスイッチ用のパワーＭＯＳ・ＦＥＴに並列に接続されるショットキーバリアダイオードＤ１とを同一の半導体チップ５ｂ内に形成した。ショットキーバリアダイオードＤ１の形成領域ＳＤＲを半導体チップ５ｂの短方向の中央に配置し、その両側にローサイドのパワーＭＯＳ・ＦＥＴの形成領域を配置した。また、半導体チップ５ｂの主面の両長辺近傍のゲートフィンガ６ａから中央のショットキーバリアダイオードＤ１の形成領域ＳＤＲに向かって、その形成領域ＳＤＲを挟み込むように複数本のゲートフィンガ６ｂを延在配置した。 （もっと読む）

【課題】 既存の集積回路チップを用い、チップ間の通信を非接触通信手段により実現した半導体装置を提供する。
【解決手段】 半導体装置は、半導体チップ１０１−１の外部接続パッドがフリップチップ接続される複数の接続パッド１１１と、複数の接続パッドにそれぞれ対応して設けられた複数の非接触通信インタフェース回路１１３とを有するルータチップ１０２−１を備えている。このルータチップ１０２−１を、他の半導体チップ１０１−２が搭載された同様の構成を持つルータチップ１０２−２と重ねることで、半導体チップ間の通信を実現する。 （もっと読む）

【課題】ダイシング時に、アクセサリパターンが剥離することを抑制する。幅の狭いスクライブラインを使用して、１枚の半導体基板から得る半導体チップの個数を増加させる。
【解決手段】半導体装置は、半導体チップと、半導体チップの周囲に接するように設けられ層間絶縁膜とアクセサリとを有するスクライブラインとを有する。アクセサリは、層間絶縁膜上に設けられた層状の第１の部分と、第１の部分から層間絶縁膜の厚み方向の下方に向かって伸長する第２の部分と、を有する。 （もっと読む）

【課題】半導体装置の検査において、電極パッドの配列、スクライブ領域の幅に影響されることなくプローブカードを共有化し、プローブカードの製作費用を低減する。
【解決手段】基板２０はチップ領域１００、スクライブ領域２００および電極パッド３００を備えている。チップ領域１００は基板２０上の第１の方向に沿って、スクライブ領域２００により互いに分離されるように並んでいる。電極パッド３００は第１の方向に沿って周期性をもって配列している。接続用電極パッド３２０はチップ領域１００に形成され、ダミー電極パッド３４０は少なくともスクライブ領域２００に形成されている。電極パッド３００の間隔はスクライブ領域２００の幅よりも狭い。電極パッド３００の配列と平行な方向における、チップ領域１００とスクライブ領域２００を合わせた幅は、電極パッド３００間隔の整数倍である。 （もっと読む）

【課題】信号電圧が電源電圧を正負両方向に越えるようなチップ端子に対し適切に動作するＥＳＤ保護回路を提供する。
【解決手段】ＥＳＤ保護回路は、端子に一端のＰ側が接続されグラウンドに他端のＮ側が接続されるＰＮＰＮ接合と、グラウンドにＰ側が接続されるＰＮ接合のＮ側にソース及びゲートが接続され、前記の端子にドレインが接続されるＰＭＯＳトランジスタとを含む。 （もっと読む）