【課題】安定した静電気保護機能を有する半導体装置を提供すること。
【解決手段】半導体装置は、シリコン柱を有するシリコン基板、シリコン柱の側壁に沿って形成されたゲート電極、ゲート電極とシリコン柱との間に形成されたゲート絶縁膜シリコン柱の上部に形成された上部拡散層、及びシリコン基板において上部拡散層より下方に形成された下部拡散層、を有する縦型ＭＯＳトランジスタと、下部拡散層と電気的に接続されたパッドと、を備える。サージ電圧が印加された際に下部拡散層と基板との間においてブレイクダウンが発生する。 （もっと読む）

【課題】 電源電圧の安定した供給が可能な半導体集積回路および半導体集積回路装置を提供する。
【解決手段】 半導体集積回路４０において、半導体基板の表面の、コア領域に、第１の電源が供給されて動作するコア回路が形成されるとともに、前記半導体基板の表面の前記コア領域の外側のＩ／Ｏ領域に、第２の電源が供給されて動作するＩ／Ｏ回路が形成された半導体集積回路４０であって、前記半導体基板内に、該半導体基板を貫通して、前記第１の電源を供給する貫通ビア５１が設けられ、前記半導体基板の表面のＩ／Ｏ領域に、前記第２の電源を供給するパッド４６が設けられたことを特徴とする。 （もっと読む）

【課題】複数のＭＯＳ型半導体素子が集積された半導体集積回路であって、ゲートスクリーニング試験を効率的に実施することのできる半導体集積回路を提供すること。
【解決手段】ＩＣ４００は、ＭＯＳ型半導体素子であるＭＯＳＦＥＴとその制御回路とを１チップ内に４チャンネル設けたＩＣであり、パワーＭＯＳＦＥＴ４０１〜４０４のゲート電極に電圧レベルシフト回路４０５〜４０８が接続され、各電圧レベルシフト回路に制御回路４０９〜４１２が接続される。各ＭＯＳＦＥＴからのゲート電極がすべて逆流防止回路４１３に接続され、その先にゲートスクリーニング試験端子Ｇが１つ接続される。制御回路４０９〜４１２の入力には入力端子ＩＮ１〜ＩＮ４、電源にはドレイン端子Ｄ１〜Ｄ４、グランドにはソース端子Ｓ１〜Ｓ４が接続される。パワーＭＯＳＦＥＴ４０１〜４０４のソース電極はソース端子Ｓ１〜Ｓ４に、ドレイン電極はドレイン端子Ｄ１〜Ｄ４に接続される。 （もっと読む）

【課題】ボンディングパッドの直下の酸化膜を壊すことなくウエハテストを行う。
【解決手段】半導体基板９と、半導体基板９上に形成された５層の配線層と、前記５層の配線層のうち、最上層の第５配線層５に形成され、それぞれ一部が露出した複数のボンディングパッド５ｅと、半導体基板９上に形成され、かつボンディングパッド５ｅの下において平面視でボンディングパッド５ｅと重なる位置に配置され、さらにボンディングパッド５ｅと電気的に接続されたトランジスタ素子等の能動素子と、を有しており、ボンディングパッド５ｅの直下には、５層の配線層のうちのいずれの配線層も設けられていない緩衝膜７が形成されている。 （もっと読む）

【課題】出力特性が優れた高周波スイッチを提供する。
【解決手段】本発明の実施形態の高周波スイッチは、入力端子ＡＮＴ１と複数のスイッチング素子と複数の高周波信号線と複数の出力端子ＲＦ１〜ＲＦ８とからなる高周波スイッチ回路部を有する高周波スイッチＩＣチップ１０を備える。前記入力端子ＡＮＴ１と前記複数の出力端子の各出力端子ＲＦ１〜ＲＦ８は、それぞれ等しい長さの高周波信号線Ｈ１〜Ｈ８で接続される。前記複数の出力端子ＲＦ１〜ＲＦ８は、前記高周波スイッチＩＣチップの外周の表面上に配置される。前記入力端子ＡＮＴ１は、前記高周波スイッチ回路部の中心に配置される。 （もっと読む）

【課題】スイッチング素子の駆動により生じる熱について精度よく検出することのできる多層回路基板を提供する。
【解決手段】パワー基板４の基板本体１０は、積層された複数の絶縁層１１，１２，１３の間に導電層２１，２２が配置された構成を有している。基板本体１０の上面１０ａにベアチップ実装された半導体チップ１５は、スイッチング素子２８と、上温度センサ２９と、を含んでいる。ＣＰＵ７は、上温度センサ２９の検出温度Ｔ１、およびスイッチング素子２８の発熱量Ｑ１を用いて疑似熱抵抗ＴＲ１を演算する。ＣＰＵ７は、疑似熱抵抗ＴＲ１が大きいとき、パワー基板４に異常が生じていると判定する。 （もっと読む）

【課題】 半導体基板上に形成された半導体集積回路の、特にプローブ検査時間を短縮することができる検査工程を提供する。
【解決手段】 検査対象となる半導体基板には、半導体集積回路本体を含む回路領域２ａと、それに隣接するスクライブエリアにＴＥＧ３ａが形成され、回路領域２ａには第１パッド電極５ａ、５ｂの列が、またＴＥＧ３ａには第２パッド電極６の列が設けられる。ここでＴＥＧ３ａに隣接している方の第１パッド電極５ａが第２のパッド電極６に対向しないように配置される。このような状態の第１パッド電極５ａ、５ｂおよび第２パッド電極６にプローブ針８ａ、８ｂ、９を接触させて半導体集積回路の検査とＴＥＧの測定とを同時に行う。 （もっと読む）

【課題】電源配線と接地配線とを有する半導体装置において、配線の一部における電圧ドロップや、電圧ドロップに伴うマイグレーションの発生を抑制することが可能な半導体装置を提供する。
【解決手段】主表面を有する半導体基板ＳＵＢと、主表面に沿うように層状に広がる電源シート状配線ＰＰＷＲと、主表面に沿うように、主表面に交差する方向に関して電源シート状配線と一定の距離を隔てて層状に広がる接地シート状配線ＰＧＮＤと、上記主表面上に形成され、主表面内の一の方向に延在する電源配線ＰＷＲと、主表面上に形成され、一の方向に沿う方向に延在し、電源配線ＰＰＷＲと一定の距離を隔てて形成された接地配線ＧＮＤとを備える。上記電源シート状配線ＰＰＷＲは、電源配線ＰＷＲと電気的に接続されており、接地シート状配線ＰＧＮＤは、接地配線ＧＮＤと電気的に接続されている。 （もっと読む）

【課題】ドレインオフセット領域を有する高周波増幅用ＭＯＳＦＥＴにおいて、微細化およびオン抵抗低減を図る。
【解決手段】ソース領域１０、ドレイン領域９およびリーチスルー層３（４）上に電極引き出し用の導体プラグ１３（ｐ１）が設けられている。その導体プラグ１３（ｐ１）にそれぞれ第１層配線１１ｓ、１１ｄ（Ｍ１）が接続され、さらにそれら第１層配線１１ｓ、１１ｄ（Ｍ１）に対して、導体プラグ１３（ｐ１）上で裏打ち用の第２層配線１２ｓ、１２ｄが接続されている。 （もっと読む）

【課題】ドレインオフセット領域を有する高周波増幅用ＭＯＳＦＥＴにおいて、微細化およびオン抵抗低減を図る。
【解決手段】ソース領域１０、ドレイン領域９およびリーチスルー層３（４）上に電極引き出し用の導体プラグ１３（ｐ１）が設けられている。その導体プラグ１３（ｐ１）にそれぞれ第１層配線１１ｓ、１１ｄ（Ｍ１）が接続され、さらにそれら第１層配線１１ｓ、１１ｄ（Ｍ１）に対して、導体プラグ１３（ｐ１）上で裏打ち用の第２層配線１２ｓ、１２ｄが接続されている。 （もっと読む）

【課題】半導体チップに安定した電源電流を供給したり、電源から信号系へ混入する雑音を低くするための、半導体デバイスの電源流入及び電源流出端子の端子数の低減と、前記半導体チップを搭載した実装面積の低減を可能とする半導体モジュールを提供する。
【解決手段】半導体チップ２０の両面に電源系と信号系の電気的接続端子を振り分けて配置する。大電流が流れる流路の許容電流値を大きくする構成により、少ない端子数でも安定な電源供給が可能、信号系への雑音混入を低減、ピン数の低減による実装面積の低減、放熱効果の増大などが可能となる。また、この半導体チップ２０を搭載した半導体モジュールにより、大電流が流れる高速動作でも安定した特性を実現できる。 （もっと読む）

【課題】ＦＥＴを提供する。
【解決手段】ＦＥＴは、基板と、基板上に配置されたバッファ層と、バッファ層上に配置されたチャネル層と、チャネル層上に配置された障壁層とを含む。ソース、ゲート及びドレイン電極は障壁層上に配置されて長手方向に延伸する。チャネル及び障壁層の一部分は長手方向に延伸するメサ部を形成し、ソース及びドレイン電極がメサ部の縁を超えて延伸する。ゲート電極はメサ部の縁側壁に沿って延伸する。導電性ソース相互接続部は障壁層上に配置されソース電極に電気的に接続された第一の端部を有する。第一の誘電体層はバッファ層及びソース相互接続部上に配置される。ゲートビアは第一の誘電体層に形成される。導電性ゲートノードがバッファ層に沿って延伸して前記メサ部の側壁に沿って延伸するゲート電極の一部分に電気的に接続する。ゲートパッドはメサ部に隣接する第一の誘電体層上に配置される。 （もっと読む）

【課題】複数の集積回路層が厚さ方向に積層されて成る半導体集積回路装置の層間接続不良の有無を、一層積層する毎に短時間で検査することが可能な検査方法及び半導体集積回路装置を提供する。
【解決手段】互いに積層される集積回路層１０及び２０に、複数の検査用整流素子部１５及び２５をそれぞれ形成する。複数の検査用整流素子部１５（２５）は、複数の接続用端子１４（２４）のそれぞれと正電源配線１３ａ（２３ａ）及び接地配線１３ｂ（２３ｂ）との間に接続され、整流素子１５ａ，１５ｂ（２５ａ，２５ｂ）を含み電流により発光する。複数の接続用端子１４及び２４を互いに電気的に接続したのち、正電源配線１３ａ（又は接地配線１３ｂ）と接地配線２３ｂ（又は正電源配線２３ａ）との間にバイアス電圧を印加し、検査用整流素子部２５の発光に基づいて、接続用端子１４及び２４の接続状態を検査する。 （もっと読む）

【課題】ダイシング処理に起因する、チップ用パッド同士のショートを抑制することが可能な半導体装置を提供する。
【解決手段】半導体基板と複数の第１のパッドと、複数の第２のパッドとを備える半導体装置であり、第１のパッドは素子形成領域ＩＭＣ内に、第２のパッドは素子形成領域ＩＭＣを取り囲むダイシングライン領域ＤＬＲ内に形成される。ダイシングライン領域ＤＬＲには、第２のパッド同士が電気的短絡を生じさせやすい第１の領域ＳＬＲと、第２のパッド同士が電気的短絡を生じさせにくい第２の領域ＳＵＲとを有している。第１の領域ＳＬＲに対向する位置に配置された一部の第１のパッドは、第２の領域ＳＵＲに対向する位置に配置された残りの第１のパッドよりも、素子形成領域ＩＭＣの外縁の１辺ＢＤＬから離れて配置されている。 （もっと読む）

【課題】ボンディングに用いるパッド全体のレイアウトで必要な面積の増大を抑制できる半導体チップ及び半導体装置を提供する。
【解決手段】半導体チップに、ボンディング用のパッドであるボンディングパッドとテスト用のパッドであるプローブパッドとを含む複数のパッド形成部を備える。パッド形成部はボンディングパッドとプローブパッドの配列方向と直交する方向に２列で配置される。ボンディングパッドとプローブパッドとは、パッド形成部の列方向において、互いの位置が順次入れ替わるように配置される。 （もっと読む）

【課題】積層される半導体基板同士が、貫通孔の内部に埋め込まれる導電体により、電気的に良好に接続される半導体装置を提供する。
【解決手段】第１半導体基板ＳＣＰは、主表面を有する基板ＳＵＢと、基板ＳＵＢ内および基板ＳＵＢ上に形成された半導体素子ＴＲと、半導体素子ＴＲに電気的に接続された配線ＭＴＬと、基板ＳＵＢの主表面であり、互いに対向する第１主面と第２主面とを貫通し、配線ＭＴＬに達する貫通孔の内部に形成された導電層ＴＳＶとを有する。第１半導体基板ＳＣＰと第２半導体基板ＳＣＰとが積層され、導電層ＴＳＶは第２半導体基板ＳＣＰの配線ＭＴＬと電気的に接続される。導電層ＴＳＶの第２主面では、貫通孔の端部の周囲には凹部ＤＵＭが形成され、凹部ＤＵＭの底壁面は基板ＳＵＢの内部に存在する。導電層ＴＳＶを構成する導電材料ＣＵが凹部ＤＵＭの内部に充填される。 （もっと読む）

【課題】ＥＳＤ保護回路を備え外部端子数を効率よく配置できる半導体集積回路装置を提供する。
【解決手段】第１、第２電源電圧を供給する第１、第２電源パッドに対応した第１、第２電源セル、第１信号パッドに対応した入出力セル、第１電源電圧を供給する第１電源線、第２電源電圧を供給する第２電源線を有する。入出力セルは、信号入出力を行う回路、静電保護回路及び第１電源線と第２電源線との間に設けられた第１ＭＯＳを有する。第１電源セルは、第１電源パッドの正静電気に応答して第１ＭＯＳを一時的にオンにさせる時定数回路、第１電源パッドに向かう電流を流す一方向性素子を有する。第２電源セルは、第２電源パッドの正静電気に応答して第１ＭＯＳを一時的にオンにさせる時定数回路、第２電源パッドに向かう電流を流す一方向性素子を有する。第１ＭＯＳのゲートとウェルは時定数回路と接続される。 （もっと読む）

【課題】チップ面積の増加を抑制しつつ、ウェハ状態でのスクリーニング時に電源電圧低下（ＩＲドロップ）を抑えることができる半導体装置を提供する。
【解決手段】本発明の一形態に係る半導体装置５０は、半導体チップ１００と、半導体チップ１００上面の中央部のチップ中央領域１２０に形成された複数の外部接続用パッド１０２及び複数の検査用パッド１０４と、複数の外部接続用パッド１０２上に形成されたバンプ１０５とを備える。 （もっと読む）

【課題】複数の電源を使用する半導体集積回路装置において、接続対象の接続する電源配線を容易に選択ないし変更できる半導体集積回路装置及びその製造方法を提供すること。
【解決手段】半導体集積回路装置は、静電気保護素子及び入出力回路素子のうちの少なくとも１つを含む接続対象と、１以上の電源配線及びパッドから選択される２以上の要素と、同一層に形成された複数の配線と、複数の配線のうちのいずれか１つの配線と、接続対象とを電気的に接続する第１コンタクトと、を備える。複数の配線は、電源配線、パッド、又は電源配線及びパッドのうちのいずれかと電気的に接続された配線である。 （もっと読む）

【課題】ＶＣＯに含まれるスパイラルインダクタとＭＯＳバラクタを接続する配線に付加される寄生インダクタ、および／または寄生容量を低減することができる半導体装置を提供する。
【解決手段】ＬＣタンクＶＣＯは、第１および第２のスパイラルインダクタＬ１，Ｌ２と、第１および第２のＭＯＳバラクタＣ１，Ｃ２とを備える。第１および第２のＭＯＳバラクタＣ１，Ｃ２は、半導体基板に垂直な方向から見たときに、第１のスパイラルインダクタＬ１と第２のスパイラルインダクタＬ２の間の領域に配置される。 （もっと読む）