ハイパワーＧａＮベースＦＥＴ用のレイアウトデザイン

【課題】ＦＥＴを提供する。
【解決手段】ＦＥＴは、基板と、基板上に配置されたバッファ層と、バッファ層上に配置されたチャネル層と、チャネル層上に配置された障壁層とを含む。ソース、ゲート及びドレイン電極は障壁層上に配置されて長手方向に延伸する。チャネル及び障壁層の一部分は長手方向に延伸するメサ部を形成し、ソース及びドレイン電極がメサ部の縁を超えて延伸する。ゲート電極はメサ部の縁側壁に沿って延伸する。導電性ソース相互接続部は障壁層上に配置されソース電極に電気的に接続された第一の端部を有する。第一の誘電体層はバッファ層及びソース相互接続部上に配置される。ゲートビアは第一の誘電体層に形成される。導電性ゲートノードがバッファ層に沿って延伸して前記メサ部の側壁に沿って延伸するゲート電極の一部分に電気的に接続する。ゲートパッドはメサ部に隣接する第一の誘電体層上に配置される。

【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高電圧電界効果トランジスタ（ＦＥＴ，ｆｉｅｌｄｅｆｆｅｃｔｔｒａｎｓｉｓｔｏｒ）に係り、特に窒化ガリウムベース化合物半導体を用いたＦＥＴのレイアウトに関する。
【背景技術】
【０００２】
電界効果トランジスタ（“ＦＥＴ”とも称される）は、従来の半導体デバイスであり、データ処理及び遠隔通信システムにおける使用のための、及び高感度電子回路の動作用の調整済みパワーを使用する他の応用のためのスイッチモード電源において採用可能である。電界効果トランジスタは、インバータ（電源の一種又は一部）用にそれまで使用されていたバイポーラトランジスタ及び整流用に用いられていたｐ‐ｎショットキーダイオードをほぼ完全に置換している。電界効果トランジスタの普及は、少なくとも一部には、より高い電流レベルにおいて５ボルト以下等の低い直流出力電圧の高効率電源を提供する必要性によるものである。上述の応用において電界効果トランジスタが広く受け入れられているのは、その伝導を有効又は無効にするために用いられる低い順電圧降下及び速いスイッチング速度並びに低い電力消費の結果である。結果として、電界効果トランジスタの使用は、低コストで製造することができる小型で効率的な電源につながる。
【０００３】
電源用の負荷は一般的に、回路素子用に縮小していくフィーチャサイズを採用した集積回路と共に設計されるので、より高い電流レベル（例えば５０から１００アンペア又はそれ以上）でより低い出力電圧（例えば１ボルト以下）の新規デザインを展開し続ける必要がある。入力‐出力の回路分離（変圧器を介して）を提供し、同期整流器等のシリコンベース電界効果トランジスタを採用し、最新方式で設計された現状のスイッチモード電源は通常、少なくとも一部にはシリコンベース電界効果トランジスタの遅いスイッチング速度のせいで、最大数百キロヘルツ（“ｋＨｚ”）までのスイッチング周波数で動作可能である。しかしながら、集積回路技術の継続的な開発に適合するため、１メガヘルツ（“ＭＨｚ”）以上の電源スイッチング周波数が、電力変換効率を犠牲にすることなく、磁気デバイス、及び電源の容量性フィルタ素子のサイズを減少させるために望まれている。そのため、以前では実現不可能な特性を備えた電界効果トランジスタが、要求されているだけではなく、その条件を満たすために必要とされている。
【０００４】
電力操作性を増大させるため、より大きな有効面積を備えたトランジスタが開発されている。しかしながら、トランジスタの面積が増大すると、トランジスタが、ソースからドレインまでの短い距離（キャリヤ輸送時間が制限される）を典型的には必要とする高周波数動作用に適さなくなる。高周波数動作を提供しながらトランジスタの面積を増大させる方法の一つは、並列接続された複数のトランジスタセルを用いることである。こうした構成には、複数のユニットセルの各々を介する電流を制御する複数の細長のゲート“フィンガー部”が含まれる。従って、各セルのソースからドレインまでの距離が比較的短く保たれる一方で、電力操作性の上昇したトランジスタを提供することができる。
【０００５】
高性能電界効果トランジスタ用に選択される材料は、高い電子移動度、及び高いブレークダウン電圧用のワイドバンドギャップを備えていて、シリコン及び現世代の化合物半導体用に既に開発されているものと実質的に違わない従来の設備及び方法で処理可能な半導体である。特に望ましい材料は、窒化ガリウム（“ＧａＮ”）として知られている化合物半導体であり、１ギガヘルツ以上の周波数で動作可能な集積回路用に使用されていて、また、高性能のパワー電界効果トランジスタを製造するのに使用されている。ＧａＮベースＦＥＴデバイスは、ＡｌＧａＮ障壁層（大きなバンドギャップを有する）とＧａＮ層（ナローバンドギャップを有する）との間のヘテロ接合界面に量子井戸を形成することによって、電子移動度を最大化することができる。結果として、電子は、量子井戸内に束縛される。束縛電子は、ドーピングされていないＧａＮ層内の二次元電子ガスとして表される。電流の量は、ゲート電極（ソース電極とドレイン電極との間のチャネルに沿って電子が流れるように半導体を備えたショットキーコンタクトに存在している）に電圧を印加することによって制御される。
【０００６】
ＧａＮベースＦＥＴの市場は成長を続けていて、ブレークダウン電圧Ｖ_ｂｒや、オン抵抗、カットオフ周波数等の多様な動作特性を増強するための多くの改善が望まれている。
【発明の概要】
【課題を解決するための手段】
【０００７】
本発明によると、基板と、基板上に配置されたバッファ層と、バッファ層上に配置されたチャネル層と、チャネル層上に配置された障壁層とを含むＦＥＴが提供される。ソース電極、ゲート電極及びドレイン電極は、障壁層上に配置されて、その障壁層上の長手方向に延伸する。チャネル層及び障壁層の一部分は、長手方向に延伸するメサ部を形成し、ソース電極及びドレイン電極はメサ部の縁を超えて延伸する。ゲート電極はメサ部の縁の側壁に沿って延伸する。導電性ソース相互接続部は、バッファ層上に配置されて、且つ、ソース電極に電気的に接続された第一の端部を有する。第一の誘電体層は、バッファ層及びソース相互接続部上に配置される。ゲートビアは第一の誘電体層内に形成される。導電性ゲートノードは、バッファ層に沿って延伸し、且つ、メサ部の側壁に沿って延伸しているゲート電極の一部分に電気的に接続する。ゲートパッドは、メサ部に隣接する第一の誘電体層上に配置される。導電性ゲート接続ストリップは、ゲートノード上に配置されて、そのゲートノードと接触する。ゲートストリップは、ゲートパッドと電気的に接触する。ソースビアは、第一の誘電体層内に形成されて、ソースパッドはソースビア内に形成される。導電性ソース相互接続部は、ソースパッドと電気的に接触する第二の端部を有する。
【０００８】
本発明の他の側面によると、ソース、ゲート及びドレインを各々が含む第一及び第二の組のフィンガー部アレイを含むＦＥＴが提供される。第一のソースパッドは、第一の組のフィンガー部アレイのソース電極に電気的に結合される。第二のソースパッドは、第二の組のフィンガー部アレイのソース電極に電気的に結合される。共通ドレインパッドは、第一及び第二のフィンガー部アレイのドレイン電極に電気的に結合される。第一のゲートパッドは、第一の組のフィンガー部アレイのゲート電極に電気的に結合される。第二のゲートパッドは、第二の組のフィンガー部アレイのゲート電極に電気的に結合される。第一及び第二の組のフィンガー部アレイと、第一及び第二のソースパッドと、共通ドレインパッドと、第一及び第二のゲートパッドとが配置される基板も提供される。
【図面の簡単な説明】
【０００９】
【図１】本発明に従って構築された二つのＧａＮベースＦＥＴセルの断面図である。
【図２】図１に示されるＧａＮベースＦＥＴの平面図である。
【図３】図２の線Ａ‐Ａに沿った断面図である。
【図４】複数のフィンガー部を示すＧａＮベースＦＥＴの広域平面図である。
【図５】図４に示されるＧａＮベースＦＥＴの更に大きな広域平面図である。
【図６】図４の線Ｃ‐Ｃに沿ったＦＥＴの断面図である。
【図７】図４の線Ｄ‐Ｄに沿ったＦＥＴの断面図である。
【図８】ゲートパッド及びソースパッドが重畳しているＧａＮベースＦＥＴの広域平面図である。
【図９】図８に示されるＦＥＴの詳細平面図である。
【図１０】図９の線Ｅ‐Ｅに沿ったＦＥＴの断面図である。
【図１１】図９の線Ｆ‐Ｆに沿ったＦＥＴの断面図である。
【図１２】（Ａ）は、二つの異なるゲート長Ｌ_ｇについてのゲートからドレインまでの間隔Ｌ_ｇｄに対する具体的なオン抵抗の依存性を示す。（Ｂ）は、ゲートからドレインまでの間隔Ｌ_ｇｄに対するブレークダウン電圧の依存性を示す。
【図１３】二つの異なるゲート長Ｌ_ｇについてのゲートからドレインまでの間隔Ｌ_ｇｄに対するデバイスのカットオフ周波数の依存性を示す。
【図１４】二組のフィンガー部アレイが存在しているＦＥＴレイアウトの代替実施形態の平面図である。
【図１５】図１４と同様であるがゲートパッドがソードパッドと重畳している更に他の実施形態を示す。
【発明を実施するための形態】
【００１０】
図１は、本発明に従って構築された二つのＧａＮベースＦＥＴセルの断面図である。図示されるように、ヘテロ接合構造が、サファイヤ基板等の半絶縁性の基板１０上に形成される。ヘテロ接合構造は、例えば、基板１０上に形成されたＧａＮのバッファ層２０を含む。メサ部９０がバッファ層２０上に形成される。メサ部９０は、ドーピングされていないＧａＮ層３０、及びドーピングされていない障壁層４０（例えばＡｌＧａＮ）を含み、そのドーピングされていない障壁層４０は一般的に、ドーピングされていないＧａＮ層３０よりもはるかに薄い。ドーピングされていないＧａＮ層３０は、チャネル層として機能する。ソース電極５０及びドレイン電極７０が、ドーピングされていない障壁層４０上に配置される。ゲート電極６０も、ドーピングされていないＡｌＧａＮ層４０上に形成されて、ソース電極５０とドレイン電極７０との間に位置する。
【００１１】
図２は、ＧａＮベースＦＥＴの平面図であり、二つのゲート“フィンガー部”が示されている。図１及び図２並びに以下の図面において、同様の要素には同様の参照番号が付されている点に留意されたい。ソース電極５０と、ゲート電極６０と、ドレイン電極７０とはインターデジットにされる。電極（フィンガー部）は、幅Ｗ及び長さＬで、長手方向に延伸する。図１の断面図は、図２の線Ｂ‐Ｂに沿ってメサ部９０の中心を通るようにとられたものである。図２に示されるように、ゲート電極６０は、長手方向においてメサ部９０の縁を超えて延伸している。更に、チャネル３０と、障壁層４０と、ソース電極５０と、ドレイン電極７０も、長手方向においてメサ部９０の縁を超えて延伸している。この様子は、図２の線Ａ‐Ａに沿った断面図である図３により明確に示されている。本発明の一部実施形態では、ソース電極５０及びドレイン電極７０は、メサ部の縁を略２〜３マイクロメートル超えて延伸する。ゲート電極６０は、図１及び図４の組み合わせに示されるように、メサ部９０の頂面から、メサ部側壁９２（そこでゲート電極６０がバッファ層２０と接触する）に沿って下方に延伸している。
【００１２】
図４は、ＧａＮベースＦＥＴの広域平面図であり、複数のフィンガー部が、バッファ層２０上に配置されたゲートパッド１２０及びソースパッド１５０と共に示されている。図５は、ＧａＮベースＦＥＴの更に大きな広域平面図であり、二つのゲートパッド１２０と、ソースパッド１５０と、ドレインパッド１６２が示されている。図４は、図５の円１５で示された部分の詳細図である。図４によく見て取れるように、メサ部側壁９２に沿ったゲート電極６０の各々は、導電性ゲート相互接続部１３０に接続される。図示されるように、隣接する導電性ゲート相互接続部１３０は、導電性ゲートノード１４５において交わる。導電性ゲートノード１４５の各々は、導電性ゲート接続ストリップ１１０に接続される。その導電性ゲート接続ストリップ１１０自体は、ゲートパッド１２０に接続される。このようにして、ゲート電極６０は、ゲートパッド１２０と電気通信する。同様に、ソース電極５０は、導電性ソース相互接続部１４０に接続されて、その導電性ソース相互接続部１４０自体は、ソースパッド１５０に接続されることによって、ソース電極５０とソースパッド１５０との間の電気通信が提供される。図５に示されるように、ドレインパッド１６２も同様に構成される。図４及び図５に示される相互接続部レイアウト配置の利点の一つは、ゲートコンタクトを絶縁しながらソース及びドレインコンタクトを接続するのによく使用されるエアブリッジの使用を回避することである。エアブリッジは一般的に、複雑な処理ステップを要し、デバイスの全体的な信頼性を低下させ得るので、これが利点となる。
【００１３】
図６は、図４の線Ｃ‐Ｃに沿った断面図である。ソース相互接続部１４０がバッファ層２０上に配置される。任意で、誘電体層１５２（例えば窒化シリコン、二酸化シリコン）をバッファ層２０上に提供し得る。この場合、ソース相互接続部１４０（及びソースパッド１５０）並びにゲート相互接続部１３０（及びゲートパッド１２０）が、誘電体層１５２上に形成される。誘電体層１５２は、バッファ層２０が高抵抗のものではない場合に特に問題になり得るゲート、ソース及びドレインパッドの周りの電流伝導を低減する機能を果たす。誘電体層１５５が、ソース相互接続部１４０上に形成される。ゲートビア１５６が、ゲートノード１４５上に形成されて、導電体で充填されて、ゲート相互接続部１３０を形成する。最後に、図６に更に示されるように、ゲート接続ストリップ１１０及びゲートパッド１２０が、ゲート相互接続部１３０上に形成される。
【００１４】
図７は、図４の線Ｄ‐Ｄに沿った断面図である。ソースパッドビア１５８が誘電体層１５５内に形成される。ソースパッド１５０が、ソースパッドビア１５８の中及び上に形成されて、図４に示されるソース相互接続部１４０と電気的に接触する。
【００１５】
図４〜図７に示される本発明の実施形態では、ゲートビア１５６を介して全てのゲート相互接続部１３０を接続するゲート接続ストリップ１１０が、ソースパッド１５０と重畳しない。しかしながら、ゲート接続ストリップ１１０は、ソース相互接続部１４０と部分的に重畳する。本発明のこうした実施形態の利点の一つは、ゲートパッド１２０及びソースパッド１５０が重畳しないことによって、デバイスの全体的なキャパシタンスの減少に寄与することである。
【００１６】
本発明の他の実施形態では、ゲートパッド１２０及びソースパッド１５０が重畳する。このような配置が図８（図５と比較）の平面図に示されていて、また、図８の円１８内の領域を示す図９に詳細に示されている。図１０は、図９の線Ｅ‐Ｅに沿った断面図であり、図１１は、図９の線Ｆ‐Ｆに沿った断面図である。図８〜図１１に示される本発明の実施形態の利点の一つは、電極とパッドとの間に比較的低い広がり抵抗を達成できる点である。しかしながら、ゲートパッドとソースパッドとの間の重畳領域を、過度のキャパシタンスを回避することができるように注意深く配置する必要がある。
【００１７】
図面に示され上述してきた多様な特徴の寸法は、多様な動作パラメータのトレードオフを含む周知の原理に従って、当業者によって選択可能なものである。しかしながら、例示目的であって、本発明を限定するものではないとして、以下の寸法が、多様なデバイス応用において適切であることがわかっている。例えば、本発明の一実施形態では、ゲート電極長は、略３マイクロメートル以下であり、Ｒｄｓ‐ｏｎ（オン抵抗）が比較的低い一方で、比較的高速なスイッチング速度を達成することを確実なものとする。ゲート長が更に短くなると、ゲートの充電及び放電によってスイッチング中のゲート抵抗が上昇する。本発明の一部実施形態では、ソース電極長及びドレイン電極長は、略１０マイクロメートルであり、各フィンガー部は、略１０００マイクロメートルの長さである。他の実施形態では、各フィンガー部は、略２５０マイクロメートルから略１ｍｍの間の長さである。ソース電極及びゲート電極の長さが実質的に減少すると、良好な電流の広がりを達成することができず、オームコンタクトに影響がある。他方、電極が大き過ぎると、デバイスが過度の空間を占有して、製造コストが上昇する。ゲートコンタクトストリップ１１０の長さは、妥当なゲート抵抗を達成して適切な製造公差を許容するために略４０マイクロメートルとなるように選択され得る。ゲートからドレインまでの距離は一般的に、略１５マイクロメートル以下であり、典型的な値は略１０マイクロメートルである。多様な他の寸法は、マイクロメートル単位で図面に示されている。ゲートからソースまでの間隔は一般的に、採用されるプロセスの制限によって決められるが、場合によっては、有利にサブミクロンとなる。
【００１８】
図１２（Ａ）は、二つの異なるゲート長Ｌ_ｇについてのゲートからドレインまでの間隔Ｌ_ｇｄに対する具体的なオン抵抗の依存性を示す。同様に、図１２（Ｂ）は、ゲートからドレインまでの間隔Ｌ_ｇｄに対するブレークダウン電圧の依存性を示す。これらの結果は、シミュレーションに基づいたものであり、低いオン抵抗及び高いブレークダウン電圧が、ゲート長を減少させてゲートからドレインまでの間隔Ｌ_ｇｄを増大させることによって達成可能であることを示す。
【００１９】
図１３は、二つの異なるゲート長Ｌ_ｇについてのゲートからドレインまでの間隔Ｌ_ｇｄに対するデバイスのカットオフ周波数の依存性を示す。そのシミュレーションの結果は、ゲートからドレインまでの間隔Ｌ_ｇｄが増大すると、カットオフ周波数が劣化することを示す。図１２（Ａ）及び（Ｂ）と同様に、その結果は、長いゲート長がデバイスの性能を増強しないことも示す。
【００２０】
図１４は、これまでの実施形態に示される単一組のフィンガー部の代わりに、二組のフィンガー部１４５が存在しているＦＥＴレイアウトの代替実施形態の平面図（図５と比較）である。つまり、図１４において、フィンガー部の総数は二倍になっているが、その幅は半分になっている（例えば、４００個のフィンガー部が存在し、各組には２００個存在し、各フィンガー部が５００マイクロメートルの長さを有する）。本デバイスは、二つのソースパッド１５０と、一つのドレインパッド１６２と、四つのゲートパッド１２０ｓを含む。ドレインパッドは、各組のフィンガー部の間に配置される。図１４において、ゲートパッド１２０はソースパッドと重畳しない。図１５は、図１４と同様ではあるが、ゲートパッド１２０がソースパッドと重畳している他の実施形態を示す。図１４及び図１５に示される配置の利点の一つは、ソースパッド及びドレインパッドが互いに近くなり、金属相互接続部の広がり抵抗を低下させることである。
【００２１】
本願において多様な実施形態を具体的に示して説明しているが、本発明の修正及び変更が、本発明の精神及び意図している範囲から逸脱することなく、上述の教示によってカバーされて、添付の特許請求の範囲内に存することは理解されたい。例えば、空乏モードＦＥＴは、ＧａＮベースデバイスとして説明してきたが、本発明はより一般的なＩＩＩ族窒化物化合物半導体から形成された空乏モードＦＥＴを包含し、そのＩＩＩ族元素は、ガリウム（Ｇａ）、アルミニウム（Ａｌ）、ホウ素（Ｂ）、又はインジウム（Ｉｎ）であり得る。
【符号の説明】
【００２２】
１０基板
２０バッファ層
３０チャネル層
４０障壁層
５０ソース電極
６０ゲート電極
７０ドレイン電極
９０メサ部

【特許請求の範囲】
【請求項１】
基板と、前記基板上に配置されたバッファ層と、前記バッファ層上に配置されたチャネル層と、前記チャネル層上に配置された障壁層と、
前記障壁層上に配置されて且つ前記障壁層上の長手方向に延伸しているソース電極、ゲート電極及びドレイン電極であって、前記チャネル層及び前記障壁層の一部分が前記長手方向に延伸しているメサ部を形成していて、該ソース電極及び該ドレイン電極が前記メサ部の縁を超えて延伸していて、該ゲート電極が前記メサ部の縁の側壁に沿って延伸している、ソース電極、ゲート電極及びドレイン電極と、
前記バッファ層上に配置されて且つ前記ソース電極に電気的に接続された第一の端部を有する導電性ソース相互接続部と、
前記バッファ層及び前記導電性ソース相互接続部上に配置された第一の誘電体層と、
前記第一の誘電体層内に形成されたゲートビアと、
前記バッファ層に沿って延伸していて且つ前記メサ部の側壁に沿って延伸している前記ゲート電極の一部分に電気的に接続している導電性ゲートノードと、
前記メサ部に隣接する前記第一の誘電体層上に配置されたゲートパッドと、
前記導電性ゲートノード上に配置されて且つ前記導電性ゲートノードに接触している導電性ゲート接続ストリップであって、前記ゲートパッドに電気的に接触している導電性ゲート接続ストリップと、
前記第一の誘電体層内に形成されたソースビアと、
前記ソースビア内に形成されたソースパッドであって、前記導電性ソース相互接続部が該ソースパッドと電気的に接触している第二の端部を有する、ソースパッドと、
を備えたＦＥＴ。
【請求項２】
前記導電性ソース相互接続部と前記バッファ層との間に配置された第二の誘電体層を更に備えた請求項１に記載のＦＥＴ。
【請求項３】
前記導電性ゲート接続ストリップが、前記ゲートビアを介して前記導電性ゲートノードに接続されている、請求項１に記載のＦＥＴ。
【請求項４】
前記ゲート電極が、略３マイクロメートルの長さを有する、請求項１に記載のＦＥＴ。
【請求項５】
前記ソース電極及び前記ドレイン電極が、前記メサ部の縁を超えて略２〜３マイクロメートル延伸している、請求項１に記載のＦＥＴ。
【請求項６】
前記ソース電極、前記ゲート電極及び前記ドレイン電極が、略２５０マイクロメートルから１ｍｍの間で長手方向に延伸しているゲートフィンガ部を形成している、請求項１に記載のＦＥＴ。
【請求項７】
前記導電性ゲート接続ストリップが、前記導電性ソース接続部と少なくとも部分的に重畳している、請求項１に記載のＦＥＴ。
【請求項８】
前記ゲートパッド及び前記ソースパッドが、互いに重畳していない、請求項１に記載のＦＥＴ。
【請求項９】
前記ゲートパッド及び前記ソースパッドが、少なくとも部分的に重畳している、請求項１に記載のＦＥＴ。
【請求項１０】
前記チャネル層が、ＩＩＩ族窒化物半導体を備える、請求項１に記載のＦＥＴ。
【請求項１１】
前記チャネル層が、ＧａＮを備える、請求項１に記載のＦＥＴ。
【請求項１２】
前記バッファ層上に配置されて且つ前記ドレイン電極に電気的に接続された第一の端部を有する導電性ドレイン相互接続部と、
前記第一の誘電体層内に形成されたドレインビアと、
前記ドレインビア内に形成されたドレインパッドであって、前記導電性ドレイン相互接続部が該ドレインパッドと電気的に接触している第二の端部を有する、ドレインパッドと、
を更に備えた請求項１に記載のＦＥＴ。
【請求項１３】
ソース、ゲート及びドレインを各々含む第一及び第二の組のフィンガー部アレイと、
前記第一の組のフィンガー部アレイのソース電極に電気的に結合された第一のソースパッドと、
前記第二の組のフィンガー部アレイのソース電極に電気的に結合された第二のソースパッドと、
前記第一及び第二の組のフィンガー部アレイのドレイン電極に電気的に結合された共通ドレインパッドと、
前記第一の組のフィンガー部アレイのゲート電極に電気的に結合された第一のゲートパッドと、
前記第二の組のフィンガー部アレイのゲート電極に電気的に結合された第二のゲートパッドと、
前記第一及び第二の組のフィンガー部アレイと、前記第一及び第二のソースパッドと、前記共通ドレインパッドと、前記第一及び第二のゲートパッドとが配置された基板と、
を備えたＦＥＴ。
【請求項１４】
前記第一及び第二のフィンガー部アレイの少なくとも一方が、前記基板層上に配置されたバッファ層と、前記バッファ層上に配置されたチャネル層と、前記チャネル層上に配置された障壁層とを備え、前記ソース電極、前記ゲート電極及び前記ドレイン電極が、前記障壁上に配置されて且つ前記障壁層上の長手方向に延伸していて、前記チャネル層及び前記障壁層の一部分が、前記長手方向に延伸しているメサ部を形成し、前記ソース電極及び前記ドレイン電極が、前記メサ部の縁を超えて延伸していて、前記ゲート電極が前記メサ部の縁の側壁に沿って延伸している、請求項１３に記載のＦＥＴ。
【請求項１５】
前記共通ドレインパッドが、前記第一及び第二のフィンガー部アレイの間に配置されていて、個々のフィンガー部が全て共通方向に延伸している、請求項１３に記載のＦＥＴ。
【請求項１６】
前記ゲートパッド及び前記ソースパッドが、互いに重畳していない、請求項１３に記載のＦＥＴ。
【請求項１７】
前記ゲートパッド及び前記ソースパッドが、少なくとも部分的に重畳している、請求項１３に記載のＦＥＴ。
【請求項１８】
前記ソース電極及び前記ドレイン電極が、前記メサ部の縁を超えて略２〜３マイクロメートル延伸している、請求項１３に記載のＦＥＴ。
【請求項１９】
前記チャネル層が、ＩＩＩ族窒化物半導体を備える、請求項１３に記載のＦＥＴ。
【請求項２０】
前記チャネル層が、ＧａＮを備える、請求項１３に記載のＦＥＴ。

【図１】