【課題】電源幹線内で同電位の電源線を相互に接続することにより配線抵抗を削減するとともに、電源幹線間で同電位の電源線を接続することにより配線抵抗をさらに削減できるようにすること。
【解決手段】半導体集積回路装置は、第１の層において第１の方向に延伸する第１の電源線および第２の電源線と、第２の層において第１の方向に延伸するとともに第１の電源線の直上に設けられた第３の電源線と、第２の層において第１の方向に延伸するとともに第２の電源線の直上に設けられた第４の電源線とを備え、第１の電源線および第２の電源線は第１の方向に延伸するセル棚（セル列）に含まれる複数のセルに電源を供給し、第３の電源線は第１の電源線の電位と異なる電位が供給され、第４の電源線は第２の電源線の電位と異なる電位が供給される。 （もっと読む）

【課題】絶縁耐量を改善することができる半導体装置を得る。
【解決手段】Ｓｉ基板１０（基板）上にゲート抵抗７（下配線）が設けられている。ゲート抵抗７を層間絶縁膜１２が覆っている。層間絶縁膜１２上に、互いに分離したアルミ配線５ａ，５ｂ（第１及び第２の上配線）が設けられている。アルミ配線５ａ，５ｂを半絶縁性の保護膜４が覆っている。ゲート抵抗７の直上であってアルミ配線５ａとアルミ配線５ｂとの間の領域に、保護膜４が設けられていない。 （もっと読む）

【課題】第１の半導体集積回路と第２の半導体集積回路とをフリップチップ工法で１つの基板上に搭載して半導体装置とする場合に、第１の半導体集積回路のパッド列を複数段としながら、第１の半導体集積回路から第２の半導体集積回路への配線をビアを介さずに行い得るようにする。
【解決手段】第１の半導体集積回路３２と第２の半導体集積回路３３とが基板３１上に配置される。前記第１の半導体集積回路３２には、その辺方向に延びる外側パッド列３４Ｒが備えられる。また、前記第１の半導体集積回路３２の外側パッド列３４Ｒの内方には、前記外側パッド列３４Ｒと並行に延びる内側パッド列３５が備えられる。前記外側パッド列３４Ｒのうち、前記内側パッド列３５に対向する部分のパッド列３４Ｒａは、前記基板３１に配置された金属配線３６により、前記第２の半導体集積回路３３の各パッド３３ａに電気的に接続される。 （もっと読む）

【課題】周辺回路領域を整形された形状とすることによりチップ面積を縮小する。
【解決手段】Ｙ方向に延在する複数のデータバスＤＢがピッチＰ１でＸ方向に配列されたメモリセル領域４０と、対応する複数のデータバスＤＢにそれぞれ接続された複数のバッファ回路ＢＣが設けられたバッファ領域６１とを備える。バッファ領域６１上においては、Ｙ方向に延在する複数のデータバスＤＢがピッチＰ２でＸ方向に配列され、ピッチＰ２はピッチＰ１よりも小さい。本発明によれば、データバスＤＢの配列ピッチをバッファ領域上において縮小していることから、他の回路ブロックに割当可能な面積を十分に確保することが可能となる。これにより、当該回路ブロックの幅拡大や形状の変形が不要となることから、無駄な空きスペースが生じにくく、チップ面積を縮小することが可能となる。 （もっと読む）

【課題】チップ面積を増大させることなく、針ずれに起因する誤測定や誤検査を防止することができる、半導体装置および半導体装置の製造方法を提供する。
【解決手段】半導体装置は、内部回路と、内部回路と電気的に接続されるとともに、検査装置に接続された複数の探針がそれぞれ接触する複数のパッドを備える。少なくとも２つのパッド２ａ、２ｂの間に、当該２つのパッド２ａ、２ｂを電気的に接続するとともに、所定の電流を印加することにより、恒久的に、電気的に切断されるヒューズ素子４が設けられる。パッド２ａ、２ｂの間の抵抗値を測定することで、針ずれの有無を検知することができる。その後、ヒューズ素子を切断し、内部回路の検査が実施される。 （もっと読む）

【課題】パッケージ応力に起因する回路部品の電気特性変動のバラツキによって出力信号が変動する内部回路について、パッケージ応力に起因する出力信号の変動を防止する。
【解決手段】半導体チップ５に形成された内部回路はその回路を構成する複数の回路部品の電気特性の変動のバラツキによって出力信号が変動するものである。チップタブ３の平面サイズは半導体チップ５の平面サイズよりも小さい。上方から見てチップタブ３の配置位置の全部が半導体チップ５の配置位置と重なっている。さらに、封止樹脂１３に起因して半導体チップ５に加わる応力の大きさがチップタブ３上で均一になる位置関係でチップタブ３の周縁と上記半導体チップ５の周縁は間隔をもって配置されている。上記回路部品は半導体チップ５内部で上記チップタブ３上に配置されている。 （もっと読む）

【課題】入出力（Ｉ／Ｏ）積層体を含むシステムを提供する。
【解決手段】入出力（Ｉ／Ｏ）積層体を含むシステム及びこのシステムを製造する方法が記述されている。一実装において、本方法は、Ｉ／Ｏ素子を含むと共に論理素子を含まないＩ／Ｏダイを積層するステップを有する。又、一実装において、本方法は、Ｉ／Ｏダイに対して集積回路ダイを積層するステップを更に含む。集積回路は、論理素子を含み、且つ、Ｉ／Ｏ素子を含まない。集積回路ダイからＩ／Ｏダイを分離することにより、それぞれのダイの独立的な開発や従来のダイのものとの比較におけるＩ／ＯダイのＩ／Ｏ基板上のＩ／Ｏ素子用の相対的に大きな空間などの様々な利益が得られる。空間の増大により、多数の論理素子を集積回路ダイの基板の同一の表面積内に収容する集積回路ダイの新しいプロセス世代が可能となる。 （もっと読む）

【課題】小型化、薄型化、軽量化を実現した半導体装置の提供を課題とする。また、作製時間を短縮し、歩留まりを向上することができる半導体装置の作製方法の提供を課題とする。
【解決手段】トランジスタと、トランジスタ上に設けられた絶縁層と、絶縁層に設けられた開口部を介して、トランジスタのソース領域又はドレイン領域に電気的に接続された第１の導電層（ソース配線又はドレイン配線に相当）と、絶縁層及び第１の導電層上に設けられた第１の樹脂層と、第１の樹脂層に設けられた開口部を介して、第１の導電層に電気的に接続された導電性粒子を含む層と、第２の樹脂層及びアンテナとして機能する第２の導電層が設けられた基板とを有する。上記構成の半導体装置において、第２の導電層は、導電性粒子を含む層を介して、第１の導電層に電気的に接続されている。また、第２の樹脂層は、第１の樹脂層上に設けられている。 （もっと読む）

【課題】ピラーを確実に配置することが可能な半導体装置、及びその製造方法を提供する。
【解決手段】本発明の一態様にかかる半導体装置３０は、内部回路領域２０と、内部回路領域２０の外側に設けられたＩ／Ｏ領域１０と、を備える半導体チップ１と、半導体チップ１とフリップチップ接続されたパッケージ基板６と、半導体チップ１とパッケージ基板６との間に配置され、半導体チップ１の最上層配線層１２に含まれる２本以上の接地配線１２ａ上に形成されて、２本以上の接地配線１２ａを接続する導電性のピラー４と、を備えるものである。 （もっと読む）

【課題】隣接する２つのトランジスタ同士が接続された構成を有し、省スペースと電流集中による信頼性の低下の抑制とを両立させた半導体装置を実現できるようにする。
【解決手段】半導体装置は、第１のトランジスタ１０１と接続された第１のバス１１１、第２のトランジスタ１０２と接続された第２のバス１１２と、第１のバス１１１と第２のバス１１２との間に形成され、第１のバス１１１と第２のバス１１２とを接続するバス間配線１２１とを備えている。バス間配線１２１は、第１のバス１１１における第２のバス１１２と対向する辺の一部及び第２のバス１１２における第１のバス１１１と対向する辺の一部と接続されている。第１のコンタクトパッド１３１は、第１のバス１１１の一部と接続され、第２のコンタクトパッド１３２は、第２のバス１１２の一部と接続されている。 （もっと読む）

【課題】本発明は、半導体集積回路を備えた半導体装置および半導体集積回路の設計方法に関し、ＩＯ領域を有効に利用しつつパッケージの高さ寸法の増大を有効に抑えた接続を可能とする。
【解決手段】半導体基板の表面の第１の辺に沿って、第１のＩＯセルと、第２のＩＯセルとを交互に配置したＩＯ領域を有し、第１のＩＯセルは、第１の辺から所定の距離の位置に配置されたボンディングパッドを有し、第２のＩＯセルは、第１のＩＯセルのボンディングパッドより第１の辺から遠い位置にボンディングパッドを有し、かつ、第１のＩＯセルの少なくとも１つは、第１の辺から所定の距離の位置に配置された第１のボンディングパッドに加えて、第２のＩＯセルのボンディングパッドより第１の辺から遠い位置に、第２のボンディングパッドを有する第３のＩＯセルに置きかえられている。 （もっと読む）

【課題】ナノ物体を外部電気システムに接続する素子、及びその素子を作る方法を提供する。
【解決手段】特に分子の特性評価に適用される本発明によると、以下を備える素子が作られる：ナノ物体（２）に接続される上部接触パッド（８）を備えた上部層（１６）；外部電気システム（４）に接続される下部接触パッド（１２）を備えた下部層（１８）；前記下部層上にあり、前記下部パッドと接触する電気的貫通ビア（２２）を備えた接着層（２０）；前記接着層と前記上部層の間にあり、前記上部パッドを前記下部パッドに接続するための導電ライン（２５）及び電気的ビア（２６）を備えた少なくとも２つの層（２２、２４）。 （もっと読む）

【課題】 ＭＯＳＦＥＴのゲート電極を基板の周囲において引き出すゲート引き出し配線の引き出し部は、素子領域内と同等の効率で機能するＭＯＳＦＥＴのトランジスタセルＣを配置することができない非動作領域となる。つまり、ゲート引き出し配線を、例えばチップの４辺に沿って配置すると、非動作領域が増加し、素子領域の面積拡大や、チップ面積の縮小に限界があった。
【解決手段】 ゲート引き出し配線と、ゲート引き出し配線と保護ダイオードとを接続する導電体とを、チップの同一辺に沿って曲折しない一直線状に配置する。又これらの上に重畳して延在し、これらと保護ダイオードを接続する第１ゲート電極層の曲折部を１以下とする。更に保護ダイオードを導電体またはゲート引き出し配線と隣接して配置し、保護ダイオードの一部をゲートパッド部に近接して配置する。 （もっと読む）

【課題】電位ドロップに起因するセルの動作不良を防止すること。
【解決手段】本発明に係る半導体集積回路は、チップ１上に配置された電源パッド２ａと、電源配線構造１０を介して電源パッド２ａに接続された回路群２１，２２とを備える。その電源配線構造１０は、異なる配線層に形成され複数の交差点ＩＳ１，ＩＳ２においてオーバーラップする複数の第１電源配線１１及び複数の第２電源配線１２と、それら複数の第１電源配線１１と複数の第２電源配線１２を接続するビア１３とを有する。上記回路群は、第１領域Ｒ１に配置された機能ブロック２１を含む。ビア１３は、第１領域Ｒ１と電源パッド２ａの間の第２領域Ｒ２における複数の交差点ＩＳ２の一部に配置されていない。 （もっと読む）

【課題】一つのＴＥＧで複数方向の位置ずれを検出できるようにする。
【解決手段】この半導体装置は、ＴＥＧ３００を有している。ＴＥＧ３００は、プラグ及び配線のいずれか一方である第１要素と、プラグ及び配線の他方である第２要素を有している。第２要素は、互いに異なる方向から第１要素に面しており、第１要素から離間している。本実施形態において、第１要素はプラグ３２０であり、第２要素は配線３３０である。プラグ３２０は、コンタクトであってもよいし、ビアであってもよい。またプラグ３２０は、配線３３０の上に位置していてもよいし、下に位置していてもよい。 （もっと読む）

【課題】容易な設計により、小規模な構成でクロックスキューを抑制させる半導体集積回路を提供する。
【解決手段】ラッチ回路３_１〜３_１６のデータ入力端子とデータビットの供給元ＰＤとの間に、クロック信号ＣＬＬの供給元ＰＣＤ及びラッチ回路のクロック入力端子間のクロック信号経路中に含まれている論理素子の個数と同一数だけ当該論理素子を直列に接続してなる第１遅延部５１，５２と、クロック信号経路中の配線の配線長に対応した配線遅延時間と同一長の遅延時間を有する第２遅延部５３と、を備える。 （もっと読む）

【課題】積層されたチップの面積を効率的に使用し、リペア動作のための非同期パラメータを減少させることができるようにした半導体集積回路及びその制御方法を提供する。
【解決手段】半導体集積回路１００は、マスターチップである第１チップ及び第１チップに積層されたスレーブチップである第２チップを備え、第２チップに第１メモリ領域ＢＫ０〜ＢＫ７が形成されるとともに、第１チップに前記第１メモリ領域の不良をリペアするための第２メモリ領域ＢＫ０ＳＲＡＭ〜ＢＫ７ＳＲＡＭが形成される。 （もっと読む）

【課題】本発明は、マイクロ波帯やミリ波帯において、１つの集積回路で複数の機能を実現する集積回路と、その集積回路が表面実装される中継基板とに関し、特性の劣化の原因となる広帯域設計をすることなく、多様に異なる帯域に柔軟に対応可能とすることを目的とする。
【解決手段】基板上に個別に形成された複数の回路と、前記基板上で前記複数の回路に隔たって形成され、前記複数の回路の何れにも接続され得る特定の回路とを備え、前記特定の回路と前記複数の回路とは、表面実装型の中継基板との突起電極を介する接続に供されるパッドを有する。 （もっと読む）

【課題】本発明は、光電変換膜が半導体基板上に積層された積層型の半導体装置に関する。
【解決手段】半導体基板と、半導体基板上に形成され、交互に積層された層間絶縁膜と配線層とからなる多層配線層と、多層配線層内において、半導体基板の周縁に沿って環状に形成されたシールリングとを備え、シールリングは、各配線層に形成された環状のシール配線と、各層間絶縁膜に少なくとも１つ形成された環状のシールビアとが積層された構造であり、シールビアを介して積層方向に隣接する少なくとも１組のシール配線では、下方のシール配線の外周面の位置が、上方のシール配線の外周面の位置よりも外側にあることを特徴とする半導体装置。 （もっと読む）

【課題】電源ノイズを一層効果的に解消する技術を提供する。
【解決手段】半導体装置１は、所定動作を実行するための内部回路６と、内部回路６に対して高電位電圧を供給するための電源ライン７と、内部回路６に対して低電位電圧を供給するためのグラウンドライン８と、ウェハテスト用電極パッド９と、ウェハテスト用電極パッド９を内部回路６に接続するための電気線１０と、電気線１０を内部回路６に対して非導通状態にすると共に、電気線１０を電源ライン７とグラウンドライン８のうち何れか一方に対して選択的に導通状態とする接続切替部１１と、を備える。 （もっと読む）