半導体集積回路及び半導体集積回路の設計方法
【課題】電位ドロップに起因するセルの動作不良を防止すること。
【解決手段】本発明に係る半導体集積回路は、チップ１上に配置された電源パッド２ａと、電源配線構造１０を介して電源パッド２ａに接続された回路群２１，２２とを備える。その電源配線構造１０は、異なる配線層に形成され複数の交差点ＩＳ１，ＩＳ２においてオーバーラップする複数の第１電源配線１１及び複数の第２電源配線１２と、それら複数の第１電源配線１１と複数の第２電源配線１２を接続するビア１３とを有する。上記回路群は、第１領域Ｒ１に配置された機能ブロック２１を含む。ビア１３は、第１領域Ｒ１と電源パッド２ａの間の第２領域Ｒ２における複数の交差点ＩＳ２の一部に配置されていない。
【解決手段】本発明に係る半導体集積回路は、チップ１上に配置された電源パッド２ａと、電源配線構造１０を介して電源パッド２ａに接続された回路群２１，２２とを備える。その電源配線構造１０は、異なる配線層に形成され複数の交差点ＩＳ１，ＩＳ２においてオーバーラップする複数の第１電源配線１１及び複数の第２電源配線１２と、それら複数の第１電源配線１１と複数の第２電源配線１２を接続するビア１３とを有する。上記回路群は、第１領域Ｒ１に配置された機能ブロック２１を含む。ビア１３は、第１領域Ｒ１と電源パッド２ａの間の第２領域Ｒ２における複数の交差点ＩＳ２の一部に配置されていない。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路及びその設計方法に関する。特に、本発明は、半導体集積回路の電源配線構造及びその設計方法に関する。
【背景技術】
【０００２】
半導体集積回路の電源配線は、通常、メッシュ状の配線構造を有する。電源パッドに供給される電力は、半導体チップの外周部に配置されたＩ／Ｏセルを通して、そのメッシュ状の電源配線網に分配される。半導体集積回路内のセルは、その電源配線網から電流を受け取り、消費する。半導体集積回路内の各点において電流が消費されるため、図１に示されるように、電源配線網における電位ドロップ（ＩＲドロップ）は、チップの中心部に向かって大きくなる。すなわち、半導体集積回路の周縁部では電位が高く、チップの中心に向かうにつれて電位が低くなる。
【０００３】
電位ドロップ量が許容量をオーバーすると、その点に配置されたセルは、本来の性能を発揮できなくなる。特に、チップの中心付近の電位が低くなるため、その中心付近に配置されたセルにおいて、動作速度の低下等の動作不良が発生する可能性がある。このような電位ドロップによる動作不良を回避することができる技術が望まれている。特に近年、半導体集積回路の微細化に伴い、電源電位が小さくなっており、電位ドロップが及ぼす影響は顕著になっている。電位ドロップに対する対策は、最も重要な課題の１つである。
【０００４】
特許文献１に記載された半導体集積回路は、第１の領域に所定の電源を供給する第１のメッシュ状電源配線と、第１の領域と異なる第２の領域に所定の電源と同一の電源を供給する第２のメッシュ状電源配線と、を含む。第１の領域と第２の領域との境界において第１のメッシュ状電源配線と第２のメッシュ状電源配線とは分離されている。第１の領域は、チップの外周部に位置し、第１のメッシュ状電源配線には、チップリングから直接電源が供給される。一方、第２の領域は、チップの中心部に位置し、第２のメッシュ状電源配線には、チップリングから電源供給配線を介して電源が供給される。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００４−２７３８４４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上述の通り、半導体集積回路中の領域によっては、電位ドロップが許容量を超えてしまう場合がある。そのことは、セルの動作不良を招く。また、特許文献１に記載された技術によれば、第２のメッシュ状電源配線に電力を供給するための特別な配線が設けられる。その特別な配線に配線領域を割り当てる必要があるため、配線性が悪く、また、汎用性がない。
【課題を解決するための手段】
【０００７】
以下に、［発明を実施するための形態］で使用される番号・符号を用いて、［課題を解決するための手段］を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明を実施するための形態］との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号・符号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【０００８】
本発明の第１の観点において、半導体集積回路の設計方法が提供される。その設計方法は、（Ａ）機能ブロック（２１，２２）を配置するステップと、（Ｂ）電源パッド（２ａ）の位置を決定するステップと、（Ｃ）電源パッド（２ａ）と機能ブロック（２１，２２）とを接続する電源配線構造（１０）を配置するステップとを有する。上記（Ｃ）ステップは、（ａ）複数の第１電源配線（１１）を、第１配線層（Ｍ１）に配置するステップと、（ｂ）複数の第１電源配線（１１）と複数の交差点（ＩＳ１，ＩＳ２）においてオーバーラップする複数の第２電源配線（１２）を、第１配線層（Ｍ１）より上層の第２配線層（Ｍ２）に配置するステップと、（ｃ）複数の第１電源配線（１１）と複数の第２電源配線（１２）を接続するビア（１３）を、複数の交差点（ＩＳ１，ＩＳ２）の全てに配置するステップと、（ｄ）機能ブロック（２１，２２）に関する電位ドロップを解析するステップと、（ｅ）電位ドロップが許容量を超えている場合、機能ブロック（２１）への電流経路（ＣＰ１）上のビア（１３）の一部を削除するステップと、を含む。
【０００９】
このように、本発明によれば、ある点において電位ドロップが許容量を超えている場合、その点に至る電流経路上のビアの一部が削除される。その結果、その点における電位ドロップ量が緩和される。電位ドロップ量に余裕のある領域からビアを順番に削除することによって、その点における電位ドロップを許容範囲内に収めることが可能となる。従って、セルの動作不良が解消される。また、本発明によれば、電位ドロップを緩和するために、特別な配線を設ける必要はなく、一部のビアを削除するだけでよい。従って、配線性の劣化が防止され、汎用性が向上する。
【００１０】
本発明の第２の観点において、半導体集積回路が提供される。その半導体集積回路は、チップ（１）上に配置された電源パッド（２ａ）と、電源配線構造（１０）を介して電源パッド（２ａ）に接続された回路群（２１，２２）とを備える。その電源配線構造（１０）は、異なる配線層に形成され複数の交差点（ＩＳ１，ＩＳ２）においてオーバーラップする複数の第１電源配線（１１）及び複数の第２電源配線（１２）と、それら複数の第１電源配線（１１）と複数の第２電源配線（１２）を接続するビア（１３）とを有する。上記回路群は、第１領域（Ｒ１）に配置された機能ブロック（２１）を含む。ビア（１３）は、第１領域（Ｒ１）と電源パッド（２ａ）の間の第２領域（Ｒ２）における複数の交差点（ＩＳ２）の一部に配置されていない。
【発明の効果】
【００１１】
本発明によれば、電位ドロップに起因するセルの動作不良を防止することが可能となる。また、配線性の劣化が防止される。更に、本発明は、どのようなチップに対しても汎用的に適用され得る。
【図面の簡単な説明】
【００１２】
【図１】図１は、半導体チップにおける電位ドロップの分布を示す図である。
【図２】図２は、本発明の実施の形態に係る半導体チップを示す模式図である。
【図３】図３は、本発明の実施の形態に係る電源配線構造を示す模式図である。
【図４】図４は、本発明の実施の形態に係る設計方法を示すフローチャートである。
【図５】図５は、本発明の実施の形態に係る設計方法を説明するための平面図である。
【図６】図６は、本発明の実施の形態に係る半導体集積回路の構造を示す断面図である。
【図７】図７は、本発明による効果を説明するための模式図である。
【図８】図８は、本発明が適用された半導体チップの一例を示す模式図である。
【図９】図９は、本発明が適用された半導体チップの他の例を示す模式図である。
【図１０】図１０は、本発明の実施の形態に係る設計システムの構成を示すブロック図である。
【発明を実施するための形態】
【００１３】
添付図面を参照して、本発明の実施の形態に係る半導体集積回路及びその設計手法を説明する。
【００１４】
１．設計対象
まず、本実施の形態における設計対象である半導体集積回路の概略的な構造を説明する。図２は、本実施の形態に係る半導体チップ１の概観を示している。半導体チップ１の周縁部（外周部）上には、複数のパッド２が配置されている。複数のパッド２は、入出力パッド、電源パッド、及びグランドパッドを含んでいる。尚、複数のパッド２の配置パターンは、図２に示されたものに限られない。
【００１５】
半導体チップ１内には、図３に示されるような電源配線構造１０が形成される。この電源配線構造１０は、電源パッドと内部回路群とを接続しており、次に示されるような配線から構成されている。第１配線層において、複数の第１電源配線１１が、Ｙ方向に沿って略平行に形成されている。また、第１配線層の上層である第２配線層において、複数の第２電源配線１２が、Ｘ方向に沿って略平行に形成されている。Ｘ方向とＹ方向は直交している。つまり、複数の第１電源配線１１と複数の第２電源配線１２は、複数の交差点において互いにオーバーラップしている。言い換えれば、複数の第１電源配線１１と複数の第２電源配線１２は、“メッシュ状”に配置されている。そして、それら複数の第１電源配線１１と複数の第２電源配線１２を接続するように、複数の交差点の一部にビア１３が配置されている。これら、第１電源配線１１、第２電源配線１２、及び１３によって、メッシュ配線１４が形成されている。
【００１６】
また、半導体チップの周縁部（外周部）には、リング形状を有するリング配線１５が設けられている。このリング配線１５は、メッシュ配線１４に電力を供給するための基幹電源配線であり、メッシュ配線１４を囲むように設けられている。上述の複数のパッド２のうち電源パッド（２ａ）は、バッファを含むＩ／Ｏセルを介して、このリング配線１５に接続されている。電源パッド（２ａ）に与えられる電力は、そのＩ／Ｏセルを通して、リング配線１５に供給される。リング配線１５に供給された電力は、メッシュ状のメッシュ配線１４を通して、半導体集積回路の回路群（セル群）に分配される。
【００１７】
電源配線構造１０は、図３に示された構造に限られず、３層以上の多層の配線層から構成されていてもよい。多層配線層構造においては、一般的に、下層の電源配線（ローカル配線）の抵抗は上層の電源配線（グローバル配線）の抵抗よりも大きい。図３においては、第１配線層に形成された第１電源配線１１の抵抗は、第２配線層に形成された第２電源配線１２の抵抗よりも大きい。例えば、第２電源配線１２の幅は、第１電源配線１１の幅よりも大きくなるように設計される。また例えば、第２電源配線１２の膜厚は、第１電源配線１１の膜厚より大きい。
【００１８】
２．設計手法
次に、図４に示されるフローチャートを参照し、本実施の形態に係る半導体集積回路の設計手法を説明する。
【００１９】
まず、半導体チップ１に対応するレイアウト領域の所定の場所に、機能ブロックが配置される（ステップＳ１０）。次に、電源パッド（電力供給点）の位置が決定される（ステップＳ２０）。例えば、図２に示されたように、電源パッドの位置は半導体チップ１の周縁部に設定される。ここで、電源パッドの配置バランスは、チップ内の消費電力の分布に応じて決定される。次に、電源パッドと機能ブロックとを接続する電源配線構造１０が配置される（ステップＳ３０）。その電源配線構造１０は、図３に示されたような構造を有する。以下、このステップＳ３０に関して、図５に示された平面図及び図６に示された断面図を参照して、更に詳しく説明する。
【００２０】
まず、第１配線層Ｍ１に、複数の第１電源配線１１がＹ方向に沿って配置される。また、第１配線層Ｍ１より上層の第２配線層Ｍ２に、複数の第２電源配線１２がＸ方向に沿って配置される（ステップＳ３１）。その結果、複数の第１電源配線１１と複数の第２電源配線１２は、複数の交差点ＩＳにおいて互いにオーバーラップする。後に説明されるように、複数の交差点ＩＳは、ビア１３が設けられる第１交差点ＩＳ１と、ビア１３が設けられない第２交差点ＩＳ２に分類されることになる。
【００２１】
次に、複数の第１電源配線１１と複数の第２電源配線１２とを互いに接続するためのビア１３が配置される。この段階では、ビア１３は、上述の交差点ＩＳ（ＩＳ１，ＩＳ２）の全てに配置される（ステップＳ３２）。このようにして、予備的な電源配線構造１０が一時的に形成される。
【００２２】
次に、その予備的な電源配線構造１０に関して電位ドロップ（ＩＲドロップ）の解析が行われる（ステップＳ３３）。つまり、配置されている各機能ブロックに対する電位ドロップの解析が行われる。この解析を通して、電位ドロップが所定の許容量をオーバーしている領域（機能ブロック）が探索される。
【００２３】
例えば、図５及び図６を参照して、半導体チップ１内の第１領域Ｒ１に、第１機能ブロック２１が配置されているとする。また、第２領域Ｒ２に、第２機能ブロック２２が配置されているとする。この第２領域Ｒ２は、電源パッド２ａ（チップ周縁部）と第１領域Ｒ１との間に位置している。つまり、第２領域Ｒ２は、第１領域Ｒ１よりも電源パッド２ａに近く、第２領域Ｒ２における電位ドロップは、第１領域Ｒ１における電位ドロップより小さい。
【００２４】
電位ドロップの解析の結果、第２領域Ｒ２における電位ドロップは、第２機能ブロック２２に関する電位ドロップの許容量を満足しているとする。一方、第１領域Ｒ１における電位ドロップが、第１機能ブロック２１に関する電位ドロップの許容量を超過しているとする（ステップＳ３４；Ｎｏ）。この場合、第１機能ブロック２１への電流経路の解析が行われる。
【００２５】
図５及び図６を参照すると、半導体チップ１の四辺のうち、第１領域Ｒ１に最も近い辺は辺Ｓａである。よって、第１機能ブロック２１への電力供給は、主に、辺Ｓａ側の電源パッド２ａからの第１電流経路ＣＰ１を介して行われる。本実施の形態によれば、少なくともこの第１電流経路ＣＰ１上で、電位ドロップに余裕がある領域から、一部のビア１３が削除される（ステップＳ３６）。例えば、上述の第２領域Ｒ２は、電源パッド２ａと第１領域Ｒ１との間に位置しており、第１機能ブロック２１への電流経路ＣＰ１は、その第２領域Ｒ２を通っている。且つ、その第２領域Ｒ２における電位ドロップは許容量を満足している。従って、この第２領域Ｒ２における交差点の一部からビア１３が削除されるとよい。この場合、ビア１３が配置されない交差点ＩＳ２が第２領域Ｒ２中に設けられ、第２機能ブロック２２への電流経路ＣＰ２が部分的に遮断される。
【００２６】
ビア１３が省かれることによる効果を、図７を参照して説明する。図７には、ある区間における第１電源配線１１と第２電源配線１２が模式的に示されている。第１電源配線１１と第２電源配線１２が交差することにより、交差点Ｐ１〜Ｐ４が現れている。尚、図７では一部の領域におけるメッシュ配線１４が切り出されて示されており、図７中の第１電源配線１１は、その領域外の第２電源配線１２にもつながっており、また、図７中の第２電源配線１２は、その領域外の第１電源配線１１にもつながっている。ここでは、電流供給点からの最短電流経路だけを考慮する。
【００２７】
図７において、消費電力は全ての領域にわたって均一であると仮定する。また、交差点Ｐ１〜Ｐ４のそれぞれの間隔は等しく、それぞれの間隔（電流供給点〜Ｐ１、Ｐ１〜Ｐ２、Ｐ２〜Ｐ３、Ｐ３〜Ｐ４）における第２電源配線１２の抵抗は「Ｒ」で与えられるとする。また、ビア１３が削除されていない場合、交差点Ｐ１〜Ｐ４のそれぞれに設けられるビア１３には、等しい電流「Ｉ」が流れ込むとする。
【００２８】
ビア１３が削除されていない場合、交差点Ｐ１からＰ４に向かって徐々に電流が減少していく。そして、交差点Ｐ４における電位ドロップ量は、“（４Ｉ＋３Ｉ＋２Ｉ＋Ｉ）×Ｒ＝１０×ＩＲ”で与えられる。
【００２９】
一方、一部のビア１３が削除される場合、例えば、交差点Ｐ２及びＰ３からビア１３が削除される場合、電流は、交差点Ｐ１及びＰ４に集中する。例えば、交差点Ｐ１のビア１３に電流２．５Ｉが流れ込み、交差点Ｐ４のビア１３に電流１．５Ｉが流れ込むとする。この場合、交差点Ｐ４における電位ドロップ量は、“４Ｉ＋１．５Ｉ＋１．５Ｉ＋１．５Ｉ）×Ｒ＝８．５×ＩＲ”となり、ビア１３が削除されない場合と比較して減少している。
【００３０】
このように、部分的にビア１３を省くことによって、その先における電位ドロップ量を緩和することが可能となる。つまり、電流供給元から遠い場所の電位を上昇させることが可能となる。上述の通り、上層の第２電源配線１２は、下層の第１電源配線１１よりも抵抗が小さい。電流経路ＣＰ１上のビア１３を削除することによって、その低抵抗の第２電源配線１２を、第１機能ブロック２１へのメインの配線経路とすることができる。これにより、第１機能ブロック２１に関する電位ドロップを緩和することができる。尚、電位ドロップを効果的に抑制するためには、図５に示されたように、第１領域Ｒ１とその第１領域Ｒ１に最も近い辺Ｓａとの間の電流経路ＣＰ１から、一部のビア１３が省かれることが好適である。
【００３１】
以上に説明されたように、ステップＳ３６において、第２領域Ｒ２からビア１３が部分的に削除される。その後、電位ドロップの解析が再度実行される（ステップＳ３３）。解析の結果、電位ドロップがまだ許容量を超えている場合（ステップＳ３４；Ｎｏ）、第２領域Ｒ２から更にビア１３が削除される（ステップＳ３６）。このように、ステップＳ３３〜Ｓ３６が繰り返し行われる。ステップＳ３６毎に、ビア１３は１つずつ削除されてもよいし、グループごとに削除されてもよい。尚、第２機能ブロック２２への電流経路ＣＰ２が消滅しないように、ビア１３は削除されていく。
【００３２】
繰り返し処理は、電位ドロップが許容量を満足するまで行われてもよい。あるいは、繰り返し処理が所定の回数行われた後、電位ドロップがまだ許容量をオーバーしている場合（ステップＳ３５；Ｙｅｓ）、設計処理はステップＳ２０に戻ってもよい。その場合、電源パッド（電力供給点）の位置が変更される。続いて、ステップＳ３１は飛ばされ、全ての交差点に再度ビア１３が配置される（ステップＳ３２）。その後、同様に、ステップＳ３３〜Ｓ３６が繰り返し行われる。半導体チップ１の全体にわたって、電位ドロップが許容量を満足すれば（ステップＳ３４；Ｙｅｓ）、処理は終了する。
【００３３】
以上に説明されたように、本実施の形態によれば、電位ドロップ量に余裕のある領域からビア１３を順番に削除することにより、第１領域Ｒ１における電位ドロップを許容範囲内に収めることが可能となる。従って、第１機能ブロック２１の動作不良が防止される。更に、本実施の形態によれば、電位ドロップを緩和するために、特別な配線を設ける必要はなく、一部のビア１３を削除するだけでよい。配線領域の一部を特別な配線に割り当てる必要がないので、配線性の劣化が防止される。また、特別な配線が不要なため、本発明は、どのようなチップに対しても汎用的に適用され得る。
【００３４】
３．適用例
３−１．第１の適用例
図８は、第１の適用例における半導体チップ１を模式的に示している。図８において、半導体チップ１の中心に第１機能ブロック２１が配置されている。つまり、第１機能ブロック２１が配置される第１領域Ｒ１は、半導体チップ１の中心部を含んでいる。また、電源パッドは半導体チップ１の外周部に設けられている、すなわち、内部回路に対する電力供給は半導体チップ１の周縁部から行われる。よって、半導体チップ１の中心へ向かうにつれて、電位ドロップの量が大きくなる。本発明が適用されなければ、第１領域Ｒ１における電位ドロップは、許容量ＰＥを超過してしまうとする。
【００３５】
そのため、第１領域Ｒ１（中心部）と半導体チップ１の周縁部との間に位置する第２領域Ｒ２から、一部のビア１３が省かれる。例えば、図８に示されるように、第２領域Ｒ２は、第１領域Ｒ１を囲む４つの帯状領域Ｒａ〜Ｒｄを含んでおり、それら帯状領域Ｒａ〜Ｒｄのそれぞれから一部のビア１３が省かれる。帯状領域Ｒａ及びＲｃは、第１領域Ｒ１の端部からＸ方向に沿って辺Ｓａ及びＳｃのそれぞれに向かって延びる領域である。一方、帯状領域Ｒｂ及びＲｄは、第１領域Ｒ１の端部からＹ方向に沿って辺Ｓｂ及びＳｄのそれぞれに向かって延びる領域である。つまり、帯状領域Ｒａ〜Ｒｄは十字状に配置されている。これら帯状領域Ｒａ〜Ｒｄに含まれる交差点ＩＳの一部が、ビア１３が配置されない交差点ＩＳ２となる。交差点ＩＳ２の配置は、帯状領域Ｒａ〜Ｒｄのそれぞれにおいて、適宜決定され得る。例えば、各帯状領域において、所定の本数の電源配線毎に交差点ＩＳ２が配置される。
【００３６】
結果として、図８に示されるように、電位ドロップに余裕のある領域（第２領域Ｒ２）において電位ドロップ量が大きくなり、その代わり、第１領域Ｒ１における電位ドロップ量が小さくなる。交差点ＩＳ２を適宜設けることによって、半導体チップ１全体にわたり電位ドロップが許容量ＰＥを満足するようになる。これにより、第１機能ブロック２１を含む全ての内部回路に関して、パフォーマンスの低下が防止される。
【００３７】
３−２．第２の適用例
電位ドロップのワーストポイントは、半導体チップ１の中心部に限られない。例えば、高速動作を行う機能ブロックはパワー密度が大きく、その機能ブロックが配置される領域における電位ドロップは大きくなる傾向にある。その電位ドロップが許容量を超えると、高速動作を行うべき機能ブロックの動作速度が低下してしまう。すなわち、高速化を図りたい領域ほど電位ドロップが大きくなり、逆にスピード劣化の影響を受けやすくなる。
【００３８】
第２の適用例は、そのような高速動作を行う機能ブロックが救済される場合である。図９は、第２の適用例における半導体チップ１を模式的に示している。図９において、半導体チップ１中の第１領域Ｒ１には、高速動作を行う第１機能ブロック２１が配置されている。例えば、第１機能ブロック２１は、ＣＰＵコアである。本発明が適用されなければ、第１領域Ｒ１における電位ドロップは、許容量ＰＥを超過してしまうとする。
【００３９】
そのため、第１領域Ｒ１と電源パッド２ａとの間に位置する第２領域Ｒ２から、一部のビア１３が省かれる。その第２領域Ｒ２には第２機能ブロック２２が配置されており（図６参照）、第２機能ブロック２２に関する電位ドロップには余裕がある。すなわち、第１機能ブロック２１のパワー密度は、第２機能ブロック２２のパワー密度より高い。言い換えれば、第１機能ブロック２１の単位面積あたりの消費電力は、第２機能ブロック２２のものより大きい。言い換えれば、第１機能ブロック２１の動作速度は、第２機能ブロックの動作速度より高い。
【００４０】
第１の適用例と同様に、第２領域Ｒ２は、第１領域Ｒ１を囲む４つの帯状領域Ｒａ〜Ｒｄを含んでいてもよい。それら帯状領域Ｒａ〜Ｒｄのそれぞれから一部のビア１３が省かれ、ビア１３が配置されない交差点ＩＳ２が設けられる。結果として、図９に示されるように、電位ドロップに余裕のある領域（第２領域Ｒ２）において電位ドロップ量が大きくなり、その代わり、第１領域Ｒ１における電位ドロップ量が小さくなる。交差点ＩＳ２を適宜設けることによって、半導体チップ１全体にわたり電位ドロップが許容量ＰＥを満足するようになる。これにより、第１機能ブロック２１を含む全ての内部回路に関して、パフォーマンスの低下が防止される。
【００４１】
４．設計システム（ＣＡＤシステム）
図１０は、本発明に係る設計手法（レイアウト手法）を実現するための設計システム１００の一例を示すブロック図である。この設計システム１００は、ワークステーション等のコンピュータにより構築され、演算処理装置１１０、記憶装置１２０、入力装置１４０、及び表示装置１５０を備えている。
【００４２】
記憶装置１２０としては、ＲＡＭやハードディスクが例示される。記憶装置１２０には、ネットリスト１２１、ＩＰマクロデータ１２２、レイアウトデータ１２３などが格納されている。ネットリスト１２１は、回路の接続関係を記述しており、レイアウト処理に用いられる。ＩＰマクロデータ１２２は、上述の機能ブロックを提供する。レイアウトデータ１２３は、回路のレイアウトを示しており、レイアウト処理によって生成される。
【００４３】
入力装置１４０としては、キーボードやマウスが例示される。設計者は、表示装置１５０に表示された情報を参照しながら、入力装置１４０を用いて各種データやコマンドを入力することができる。
【００４４】
演算処理装置１１０は、設計プログラム１３０を実行する。その設計プログラム１３０は、例えば、コンピュータ読み取り可能な記録媒体に記録されている。設計プログラム１３０は、演算処理装置１１０との協働により、本発明に係る設計機能（レイアウト機能）を提供する。レイアウト処理においては、ネットリスト１２１及びＩＰマクロデータ１２２が用いられる。レイアウト処理の結果、上述の電源配線構造１０のパターンを含むレイアウトデータ１２３が作成される。そのレイアウトデータ１２３に基づいて、本実施の形態に係る半導体集積回路が製造される。
【符号の説明】
【００４５】
１ チップ
２ パッド
２ａ 電源パッド
１０ 電源配線構造
１１ 第１電源配線
１２ 第２電源配線
１３ ビア
１４ メッシュ配線
１５ リング配線
２１ 第１機能ブロック
２２ 第２機能ブロック
１００ 設計システム
１１０ 演算処理装置
１２０ 記憶装置
１２１ ネットリスト
１２２ ＩＰマクロデータ
１２３ レイアウトデータ
１３０ 設計プログラム
１４０ 入力装置
１５０ 表示装置
ＣＰ１ 第１電流経路
ＣＰ２ 第２電流経路
ＩＳ１ 第１交差点
ＩＳ２ 第２交差点
【技術分野】
【０００１】
本発明は、半導体集積回路及びその設計方法に関する。特に、本発明は、半導体集積回路の電源配線構造及びその設計方法に関する。
【背景技術】
【０００２】
半導体集積回路の電源配線は、通常、メッシュ状の配線構造を有する。電源パッドに供給される電力は、半導体チップの外周部に配置されたＩ／Ｏセルを通して、そのメッシュ状の電源配線網に分配される。半導体集積回路内のセルは、その電源配線網から電流を受け取り、消費する。半導体集積回路内の各点において電流が消費されるため、図１に示されるように、電源配線網における電位ドロップ（ＩＲドロップ）は、チップの中心部に向かって大きくなる。すなわち、半導体集積回路の周縁部では電位が高く、チップの中心に向かうにつれて電位が低くなる。
【０００３】
電位ドロップ量が許容量をオーバーすると、その点に配置されたセルは、本来の性能を発揮できなくなる。特に、チップの中心付近の電位が低くなるため、その中心付近に配置されたセルにおいて、動作速度の低下等の動作不良が発生する可能性がある。このような電位ドロップによる動作不良を回避することができる技術が望まれている。特に近年、半導体集積回路の微細化に伴い、電源電位が小さくなっており、電位ドロップが及ぼす影響は顕著になっている。電位ドロップに対する対策は、最も重要な課題の１つである。
【０００４】
特許文献１に記載された半導体集積回路は、第１の領域に所定の電源を供給する第１のメッシュ状電源配線と、第１の領域と異なる第２の領域に所定の電源と同一の電源を供給する第２のメッシュ状電源配線と、を含む。第１の領域と第２の領域との境界において第１のメッシュ状電源配線と第２のメッシュ状電源配線とは分離されている。第１の領域は、チップの外周部に位置し、第１のメッシュ状電源配線には、チップリングから直接電源が供給される。一方、第２の領域は、チップの中心部に位置し、第２のメッシュ状電源配線には、チップリングから電源供給配線を介して電源が供給される。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００４−２７３８４４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上述の通り、半導体集積回路中の領域によっては、電位ドロップが許容量を超えてしまう場合がある。そのことは、セルの動作不良を招く。また、特許文献１に記載された技術によれば、第２のメッシュ状電源配線に電力を供給するための特別な配線が設けられる。その特別な配線に配線領域を割り当てる必要があるため、配線性が悪く、また、汎用性がない。
【課題を解決するための手段】
【０００７】
以下に、［発明を実施するための形態］で使用される番号・符号を用いて、［課題を解決するための手段］を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明を実施するための形態］との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号・符号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【０００８】
本発明の第１の観点において、半導体集積回路の設計方法が提供される。その設計方法は、（Ａ）機能ブロック（２１，２２）を配置するステップと、（Ｂ）電源パッド（２ａ）の位置を決定するステップと、（Ｃ）電源パッド（２ａ）と機能ブロック（２１，２２）とを接続する電源配線構造（１０）を配置するステップとを有する。上記（Ｃ）ステップは、（ａ）複数の第１電源配線（１１）を、第１配線層（Ｍ１）に配置するステップと、（ｂ）複数の第１電源配線（１１）と複数の交差点（ＩＳ１，ＩＳ２）においてオーバーラップする複数の第２電源配線（１２）を、第１配線層（Ｍ１）より上層の第２配線層（Ｍ２）に配置するステップと、（ｃ）複数の第１電源配線（１１）と複数の第２電源配線（１２）を接続するビア（１３）を、複数の交差点（ＩＳ１，ＩＳ２）の全てに配置するステップと、（ｄ）機能ブロック（２１，２２）に関する電位ドロップを解析するステップと、（ｅ）電位ドロップが許容量を超えている場合、機能ブロック（２１）への電流経路（ＣＰ１）上のビア（１３）の一部を削除するステップと、を含む。
【０００９】
このように、本発明によれば、ある点において電位ドロップが許容量を超えている場合、その点に至る電流経路上のビアの一部が削除される。その結果、その点における電位ドロップ量が緩和される。電位ドロップ量に余裕のある領域からビアを順番に削除することによって、その点における電位ドロップを許容範囲内に収めることが可能となる。従って、セルの動作不良が解消される。また、本発明によれば、電位ドロップを緩和するために、特別な配線を設ける必要はなく、一部のビアを削除するだけでよい。従って、配線性の劣化が防止され、汎用性が向上する。
【００１０】
本発明の第２の観点において、半導体集積回路が提供される。その半導体集積回路は、チップ（１）上に配置された電源パッド（２ａ）と、電源配線構造（１０）を介して電源パッド（２ａ）に接続された回路群（２１，２２）とを備える。その電源配線構造（１０）は、異なる配線層に形成され複数の交差点（ＩＳ１，ＩＳ２）においてオーバーラップする複数の第１電源配線（１１）及び複数の第２電源配線（１２）と、それら複数の第１電源配線（１１）と複数の第２電源配線（１２）を接続するビア（１３）とを有する。上記回路群は、第１領域（Ｒ１）に配置された機能ブロック（２１）を含む。ビア（１３）は、第１領域（Ｒ１）と電源パッド（２ａ）の間の第２領域（Ｒ２）における複数の交差点（ＩＳ２）の一部に配置されていない。
【発明の効果】
【００１１】
本発明によれば、電位ドロップに起因するセルの動作不良を防止することが可能となる。また、配線性の劣化が防止される。更に、本発明は、どのようなチップに対しても汎用的に適用され得る。
【図面の簡単な説明】
【００１２】
【図１】図１は、半導体チップにおける電位ドロップの分布を示す図である。
【図２】図２は、本発明の実施の形態に係る半導体チップを示す模式図である。
【図３】図３は、本発明の実施の形態に係る電源配線構造を示す模式図である。
【図４】図４は、本発明の実施の形態に係る設計方法を示すフローチャートである。
【図５】図５は、本発明の実施の形態に係る設計方法を説明するための平面図である。
【図６】図６は、本発明の実施の形態に係る半導体集積回路の構造を示す断面図である。
【図７】図７は、本発明による効果を説明するための模式図である。
【図８】図８は、本発明が適用された半導体チップの一例を示す模式図である。
【図９】図９は、本発明が適用された半導体チップの他の例を示す模式図である。
【図１０】図１０は、本発明の実施の形態に係る設計システムの構成を示すブロック図である。
【発明を実施するための形態】
【００１３】
添付図面を参照して、本発明の実施の形態に係る半導体集積回路及びその設計手法を説明する。
【００１４】
１．設計対象
まず、本実施の形態における設計対象である半導体集積回路の概略的な構造を説明する。図２は、本実施の形態に係る半導体チップ１の概観を示している。半導体チップ１の周縁部（外周部）上には、複数のパッド２が配置されている。複数のパッド２は、入出力パッド、電源パッド、及びグランドパッドを含んでいる。尚、複数のパッド２の配置パターンは、図２に示されたものに限られない。
【００１５】
半導体チップ１内には、図３に示されるような電源配線構造１０が形成される。この電源配線構造１０は、電源パッドと内部回路群とを接続しており、次に示されるような配線から構成されている。第１配線層において、複数の第１電源配線１１が、Ｙ方向に沿って略平行に形成されている。また、第１配線層の上層である第２配線層において、複数の第２電源配線１２が、Ｘ方向に沿って略平行に形成されている。Ｘ方向とＹ方向は直交している。つまり、複数の第１電源配線１１と複数の第２電源配線１２は、複数の交差点において互いにオーバーラップしている。言い換えれば、複数の第１電源配線１１と複数の第２電源配線１２は、“メッシュ状”に配置されている。そして、それら複数の第１電源配線１１と複数の第２電源配線１２を接続するように、複数の交差点の一部にビア１３が配置されている。これら、第１電源配線１１、第２電源配線１２、及び１３によって、メッシュ配線１４が形成されている。
【００１６】
また、半導体チップの周縁部（外周部）には、リング形状を有するリング配線１５が設けられている。このリング配線１５は、メッシュ配線１４に電力を供給するための基幹電源配線であり、メッシュ配線１４を囲むように設けられている。上述の複数のパッド２のうち電源パッド（２ａ）は、バッファを含むＩ／Ｏセルを介して、このリング配線１５に接続されている。電源パッド（２ａ）に与えられる電力は、そのＩ／Ｏセルを通して、リング配線１５に供給される。リング配線１５に供給された電力は、メッシュ状のメッシュ配線１４を通して、半導体集積回路の回路群（セル群）に分配される。
【００１７】
電源配線構造１０は、図３に示された構造に限られず、３層以上の多層の配線層から構成されていてもよい。多層配線層構造においては、一般的に、下層の電源配線（ローカル配線）の抵抗は上層の電源配線（グローバル配線）の抵抗よりも大きい。図３においては、第１配線層に形成された第１電源配線１１の抵抗は、第２配線層に形成された第２電源配線１２の抵抗よりも大きい。例えば、第２電源配線１２の幅は、第１電源配線１１の幅よりも大きくなるように設計される。また例えば、第２電源配線１２の膜厚は、第１電源配線１１の膜厚より大きい。
【００１８】
２．設計手法
次に、図４に示されるフローチャートを参照し、本実施の形態に係る半導体集積回路の設計手法を説明する。
【００１９】
まず、半導体チップ１に対応するレイアウト領域の所定の場所に、機能ブロックが配置される（ステップＳ１０）。次に、電源パッド（電力供給点）の位置が決定される（ステップＳ２０）。例えば、図２に示されたように、電源パッドの位置は半導体チップ１の周縁部に設定される。ここで、電源パッドの配置バランスは、チップ内の消費電力の分布に応じて決定される。次に、電源パッドと機能ブロックとを接続する電源配線構造１０が配置される（ステップＳ３０）。その電源配線構造１０は、図３に示されたような構造を有する。以下、このステップＳ３０に関して、図５に示された平面図及び図６に示された断面図を参照して、更に詳しく説明する。
【００２０】
まず、第１配線層Ｍ１に、複数の第１電源配線１１がＹ方向に沿って配置される。また、第１配線層Ｍ１より上層の第２配線層Ｍ２に、複数の第２電源配線１２がＸ方向に沿って配置される（ステップＳ３１）。その結果、複数の第１電源配線１１と複数の第２電源配線１２は、複数の交差点ＩＳにおいて互いにオーバーラップする。後に説明されるように、複数の交差点ＩＳは、ビア１３が設けられる第１交差点ＩＳ１と、ビア１３が設けられない第２交差点ＩＳ２に分類されることになる。
【００２１】
次に、複数の第１電源配線１１と複数の第２電源配線１２とを互いに接続するためのビア１３が配置される。この段階では、ビア１３は、上述の交差点ＩＳ（ＩＳ１，ＩＳ２）の全てに配置される（ステップＳ３２）。このようにして、予備的な電源配線構造１０が一時的に形成される。
【００２２】
次に、その予備的な電源配線構造１０に関して電位ドロップ（ＩＲドロップ）の解析が行われる（ステップＳ３３）。つまり、配置されている各機能ブロックに対する電位ドロップの解析が行われる。この解析を通して、電位ドロップが所定の許容量をオーバーしている領域（機能ブロック）が探索される。
【００２３】
例えば、図５及び図６を参照して、半導体チップ１内の第１領域Ｒ１に、第１機能ブロック２１が配置されているとする。また、第２領域Ｒ２に、第２機能ブロック２２が配置されているとする。この第２領域Ｒ２は、電源パッド２ａ（チップ周縁部）と第１領域Ｒ１との間に位置している。つまり、第２領域Ｒ２は、第１領域Ｒ１よりも電源パッド２ａに近く、第２領域Ｒ２における電位ドロップは、第１領域Ｒ１における電位ドロップより小さい。
【００２４】
電位ドロップの解析の結果、第２領域Ｒ２における電位ドロップは、第２機能ブロック２２に関する電位ドロップの許容量を満足しているとする。一方、第１領域Ｒ１における電位ドロップが、第１機能ブロック２１に関する電位ドロップの許容量を超過しているとする（ステップＳ３４；Ｎｏ）。この場合、第１機能ブロック２１への電流経路の解析が行われる。
【００２５】
図５及び図６を参照すると、半導体チップ１の四辺のうち、第１領域Ｒ１に最も近い辺は辺Ｓａである。よって、第１機能ブロック２１への電力供給は、主に、辺Ｓａ側の電源パッド２ａからの第１電流経路ＣＰ１を介して行われる。本実施の形態によれば、少なくともこの第１電流経路ＣＰ１上で、電位ドロップに余裕がある領域から、一部のビア１３が削除される（ステップＳ３６）。例えば、上述の第２領域Ｒ２は、電源パッド２ａと第１領域Ｒ１との間に位置しており、第１機能ブロック２１への電流経路ＣＰ１は、その第２領域Ｒ２を通っている。且つ、その第２領域Ｒ２における電位ドロップは許容量を満足している。従って、この第２領域Ｒ２における交差点の一部からビア１３が削除されるとよい。この場合、ビア１３が配置されない交差点ＩＳ２が第２領域Ｒ２中に設けられ、第２機能ブロック２２への電流経路ＣＰ２が部分的に遮断される。
【００２６】
ビア１３が省かれることによる効果を、図７を参照して説明する。図７には、ある区間における第１電源配線１１と第２電源配線１２が模式的に示されている。第１電源配線１１と第２電源配線１２が交差することにより、交差点Ｐ１〜Ｐ４が現れている。尚、図７では一部の領域におけるメッシュ配線１４が切り出されて示されており、図７中の第１電源配線１１は、その領域外の第２電源配線１２にもつながっており、また、図７中の第２電源配線１２は、その領域外の第１電源配線１１にもつながっている。ここでは、電流供給点からの最短電流経路だけを考慮する。
【００２７】
図７において、消費電力は全ての領域にわたって均一であると仮定する。また、交差点Ｐ１〜Ｐ４のそれぞれの間隔は等しく、それぞれの間隔（電流供給点〜Ｐ１、Ｐ１〜Ｐ２、Ｐ２〜Ｐ３、Ｐ３〜Ｐ４）における第２電源配線１２の抵抗は「Ｒ」で与えられるとする。また、ビア１３が削除されていない場合、交差点Ｐ１〜Ｐ４のそれぞれに設けられるビア１３には、等しい電流「Ｉ」が流れ込むとする。
【００２８】
ビア１３が削除されていない場合、交差点Ｐ１からＰ４に向かって徐々に電流が減少していく。そして、交差点Ｐ４における電位ドロップ量は、“（４Ｉ＋３Ｉ＋２Ｉ＋Ｉ）×Ｒ＝１０×ＩＲ”で与えられる。
【００２９】
一方、一部のビア１３が削除される場合、例えば、交差点Ｐ２及びＰ３からビア１３が削除される場合、電流は、交差点Ｐ１及びＰ４に集中する。例えば、交差点Ｐ１のビア１３に電流２．５Ｉが流れ込み、交差点Ｐ４のビア１３に電流１．５Ｉが流れ込むとする。この場合、交差点Ｐ４における電位ドロップ量は、“４Ｉ＋１．５Ｉ＋１．５Ｉ＋１．５Ｉ）×Ｒ＝８．５×ＩＲ”となり、ビア１３が削除されない場合と比較して減少している。
【００３０】
このように、部分的にビア１３を省くことによって、その先における電位ドロップ量を緩和することが可能となる。つまり、電流供給元から遠い場所の電位を上昇させることが可能となる。上述の通り、上層の第２電源配線１２は、下層の第１電源配線１１よりも抵抗が小さい。電流経路ＣＰ１上のビア１３を削除することによって、その低抵抗の第２電源配線１２を、第１機能ブロック２１へのメインの配線経路とすることができる。これにより、第１機能ブロック２１に関する電位ドロップを緩和することができる。尚、電位ドロップを効果的に抑制するためには、図５に示されたように、第１領域Ｒ１とその第１領域Ｒ１に最も近い辺Ｓａとの間の電流経路ＣＰ１から、一部のビア１３が省かれることが好適である。
【００３１】
以上に説明されたように、ステップＳ３６において、第２領域Ｒ２からビア１３が部分的に削除される。その後、電位ドロップの解析が再度実行される（ステップＳ３３）。解析の結果、電位ドロップがまだ許容量を超えている場合（ステップＳ３４；Ｎｏ）、第２領域Ｒ２から更にビア１３が削除される（ステップＳ３６）。このように、ステップＳ３３〜Ｓ３６が繰り返し行われる。ステップＳ３６毎に、ビア１３は１つずつ削除されてもよいし、グループごとに削除されてもよい。尚、第２機能ブロック２２への電流経路ＣＰ２が消滅しないように、ビア１３は削除されていく。
【００３２】
繰り返し処理は、電位ドロップが許容量を満足するまで行われてもよい。あるいは、繰り返し処理が所定の回数行われた後、電位ドロップがまだ許容量をオーバーしている場合（ステップＳ３５；Ｙｅｓ）、設計処理はステップＳ２０に戻ってもよい。その場合、電源パッド（電力供給点）の位置が変更される。続いて、ステップＳ３１は飛ばされ、全ての交差点に再度ビア１３が配置される（ステップＳ３２）。その後、同様に、ステップＳ３３〜Ｓ３６が繰り返し行われる。半導体チップ１の全体にわたって、電位ドロップが許容量を満足すれば（ステップＳ３４；Ｙｅｓ）、処理は終了する。
【００３３】
以上に説明されたように、本実施の形態によれば、電位ドロップ量に余裕のある領域からビア１３を順番に削除することにより、第１領域Ｒ１における電位ドロップを許容範囲内に収めることが可能となる。従って、第１機能ブロック２１の動作不良が防止される。更に、本実施の形態によれば、電位ドロップを緩和するために、特別な配線を設ける必要はなく、一部のビア１３を削除するだけでよい。配線領域の一部を特別な配線に割り当てる必要がないので、配線性の劣化が防止される。また、特別な配線が不要なため、本発明は、どのようなチップに対しても汎用的に適用され得る。
【００３４】
３．適用例
３−１．第１の適用例
図８は、第１の適用例における半導体チップ１を模式的に示している。図８において、半導体チップ１の中心に第１機能ブロック２１が配置されている。つまり、第１機能ブロック２１が配置される第１領域Ｒ１は、半導体チップ１の中心部を含んでいる。また、電源パッドは半導体チップ１の外周部に設けられている、すなわち、内部回路に対する電力供給は半導体チップ１の周縁部から行われる。よって、半導体チップ１の中心へ向かうにつれて、電位ドロップの量が大きくなる。本発明が適用されなければ、第１領域Ｒ１における電位ドロップは、許容量ＰＥを超過してしまうとする。
【００３５】
そのため、第１領域Ｒ１（中心部）と半導体チップ１の周縁部との間に位置する第２領域Ｒ２から、一部のビア１３が省かれる。例えば、図８に示されるように、第２領域Ｒ２は、第１領域Ｒ１を囲む４つの帯状領域Ｒａ〜Ｒｄを含んでおり、それら帯状領域Ｒａ〜Ｒｄのそれぞれから一部のビア１３が省かれる。帯状領域Ｒａ及びＲｃは、第１領域Ｒ１の端部からＸ方向に沿って辺Ｓａ及びＳｃのそれぞれに向かって延びる領域である。一方、帯状領域Ｒｂ及びＲｄは、第１領域Ｒ１の端部からＹ方向に沿って辺Ｓｂ及びＳｄのそれぞれに向かって延びる領域である。つまり、帯状領域Ｒａ〜Ｒｄは十字状に配置されている。これら帯状領域Ｒａ〜Ｒｄに含まれる交差点ＩＳの一部が、ビア１３が配置されない交差点ＩＳ２となる。交差点ＩＳ２の配置は、帯状領域Ｒａ〜Ｒｄのそれぞれにおいて、適宜決定され得る。例えば、各帯状領域において、所定の本数の電源配線毎に交差点ＩＳ２が配置される。
【００３６】
結果として、図８に示されるように、電位ドロップに余裕のある領域（第２領域Ｒ２）において電位ドロップ量が大きくなり、その代わり、第１領域Ｒ１における電位ドロップ量が小さくなる。交差点ＩＳ２を適宜設けることによって、半導体チップ１全体にわたり電位ドロップが許容量ＰＥを満足するようになる。これにより、第１機能ブロック２１を含む全ての内部回路に関して、パフォーマンスの低下が防止される。
【００３７】
３−２．第２の適用例
電位ドロップのワーストポイントは、半導体チップ１の中心部に限られない。例えば、高速動作を行う機能ブロックはパワー密度が大きく、その機能ブロックが配置される領域における電位ドロップは大きくなる傾向にある。その電位ドロップが許容量を超えると、高速動作を行うべき機能ブロックの動作速度が低下してしまう。すなわち、高速化を図りたい領域ほど電位ドロップが大きくなり、逆にスピード劣化の影響を受けやすくなる。
【００３８】
第２の適用例は、そのような高速動作を行う機能ブロックが救済される場合である。図９は、第２の適用例における半導体チップ１を模式的に示している。図９において、半導体チップ１中の第１領域Ｒ１には、高速動作を行う第１機能ブロック２１が配置されている。例えば、第１機能ブロック２１は、ＣＰＵコアである。本発明が適用されなければ、第１領域Ｒ１における電位ドロップは、許容量ＰＥを超過してしまうとする。
【００３９】
そのため、第１領域Ｒ１と電源パッド２ａとの間に位置する第２領域Ｒ２から、一部のビア１３が省かれる。その第２領域Ｒ２には第２機能ブロック２２が配置されており（図６参照）、第２機能ブロック２２に関する電位ドロップには余裕がある。すなわち、第１機能ブロック２１のパワー密度は、第２機能ブロック２２のパワー密度より高い。言い換えれば、第１機能ブロック２１の単位面積あたりの消費電力は、第２機能ブロック２２のものより大きい。言い換えれば、第１機能ブロック２１の動作速度は、第２機能ブロックの動作速度より高い。
【００４０】
第１の適用例と同様に、第２領域Ｒ２は、第１領域Ｒ１を囲む４つの帯状領域Ｒａ〜Ｒｄを含んでいてもよい。それら帯状領域Ｒａ〜Ｒｄのそれぞれから一部のビア１３が省かれ、ビア１３が配置されない交差点ＩＳ２が設けられる。結果として、図９に示されるように、電位ドロップに余裕のある領域（第２領域Ｒ２）において電位ドロップ量が大きくなり、その代わり、第１領域Ｒ１における電位ドロップ量が小さくなる。交差点ＩＳ２を適宜設けることによって、半導体チップ１全体にわたり電位ドロップが許容量ＰＥを満足するようになる。これにより、第１機能ブロック２１を含む全ての内部回路に関して、パフォーマンスの低下が防止される。
【００４１】
４．設計システム（ＣＡＤシステム）
図１０は、本発明に係る設計手法（レイアウト手法）を実現するための設計システム１００の一例を示すブロック図である。この設計システム１００は、ワークステーション等のコンピュータにより構築され、演算処理装置１１０、記憶装置１２０、入力装置１４０、及び表示装置１５０を備えている。
【００４２】
記憶装置１２０としては、ＲＡＭやハードディスクが例示される。記憶装置１２０には、ネットリスト１２１、ＩＰマクロデータ１２２、レイアウトデータ１２３などが格納されている。ネットリスト１２１は、回路の接続関係を記述しており、レイアウト処理に用いられる。ＩＰマクロデータ１２２は、上述の機能ブロックを提供する。レイアウトデータ１２３は、回路のレイアウトを示しており、レイアウト処理によって生成される。
【００４３】
入力装置１４０としては、キーボードやマウスが例示される。設計者は、表示装置１５０に表示された情報を参照しながら、入力装置１４０を用いて各種データやコマンドを入力することができる。
【００４４】
演算処理装置１１０は、設計プログラム１３０を実行する。その設計プログラム１３０は、例えば、コンピュータ読み取り可能な記録媒体に記録されている。設計プログラム１３０は、演算処理装置１１０との協働により、本発明に係る設計機能（レイアウト機能）を提供する。レイアウト処理においては、ネットリスト１２１及びＩＰマクロデータ１２２が用いられる。レイアウト処理の結果、上述の電源配線構造１０のパターンを含むレイアウトデータ１２３が作成される。そのレイアウトデータ１２３に基づいて、本実施の形態に係る半導体集積回路が製造される。
【符号の説明】
【００４５】
１ チップ
２ パッド
２ａ 電源パッド
１０ 電源配線構造
１１ 第１電源配線
１２ 第２電源配線
１３ ビア
１４ メッシュ配線
１５ リング配線
２１ 第１機能ブロック
２２ 第２機能ブロック
１００ 設計システム
１１０ 演算処理装置
１２０ 記憶装置
１２１ ネットリスト
１２２ ＩＰマクロデータ
１２３ レイアウトデータ
１３０ 設計プログラム
１４０ 入力装置
１５０ 表示装置
ＣＰ１ 第１電流経路
ＣＰ２ 第２電流経路
ＩＳ１ 第１交差点
ＩＳ２ 第２交差点
【特許請求の範囲】
【請求項１】
チップの周縁部に配置された電源パッドと、
電源配線構造を介して前記電源パッドに接続された回路群と
を備え、
前記電源配線構造は、
異なる配線層に形成され複数の交差点においてオーバーラップする複数の第１電源配線及び複数の第２電源配線と、
前記複数の第１電源配線と前記複数の第２電源配線を接続するビアと
を有し、
前記回路群は、第１領域に配置された第１機能ブロックを含み、
第２領域は、前記第１領域と前記第１領域から最も近い前記チップの辺との間に位置し、
前記ビアは、前記第２領域における前記複数の交差点の一部に配置されていない
半導体集積回路。
【請求項２】
チップの周縁部に配置された電源パッドと、
電源配線構造を介して前記電源パッドに接続された回路群と
を備え、
前記電源配線構造は、
異なる配線層に形成され複数の交差点においてオーバーラップする複数の第１電源配線及び複数の第２電源配線と、
前記複数の第１電源配線と前記複数の第２電源配線を接続するビアと
を有し、
前記回路群は、第１領域に配置された第１機能ブロックを含み、
前記複数の第１電源配線は、第１方向に沿って形成され、
前記複数の第２電源配線は、前記第１方向に直交する第２方向に沿って形成され、
前記チップは、前記第１領域の端部から前記第１方向あるいは前記第２方向に沿って前記チップの辺に向かって延びる帯状領域を第２領域として有し、
前記ビアは、前記第２領域における前記複数の交差点の一部に配置されていない
半導体集積回路。
【請求項３】
請求項１又は２に記載の半導体集積回路であって、
前記第１領域は、前記チップの中心部を含む
半導体集積回路。
【請求項４】
請求項１又は２に記載の半導体集積回路であって、
前記回路群は、前記第２領域に配置された第２機能ブロックを含み、
前記第１機能ブロックの単位面積あたりの消費電力は、前記第２機能ブロックのものより大きい
半導体集積回路。
【請求項５】
請求項１又は２に記載の半導体集積回路であって、
前記回路群は、前記第２領域に配置された第２機能ブロックを含み、
前記第１機能ブロックの動作速度は、前記第２機能ブロックのものより高い
半導体集積回路。
【請求項６】
請求項１乃至５のいずれかに記載の半導体集積回路であって、
前記複数の第１電源配線は、第１配線層に形成され、
前記複数の第２電源配線は、前記第１配線層より上層の第２配線層に形成され、
前記複数の第２電源配線の各々の抵抗は、前記複数の第１電源配線の各々の抵抗より小さい
半導体集積回路。
【請求項１】
チップの周縁部に配置された電源パッドと、
電源配線構造を介して前記電源パッドに接続された回路群と
を備え、
前記電源配線構造は、
異なる配線層に形成され複数の交差点においてオーバーラップする複数の第１電源配線及び複数の第２電源配線と、
前記複数の第１電源配線と前記複数の第２電源配線を接続するビアと
を有し、
前記回路群は、第１領域に配置された第１機能ブロックを含み、
第２領域は、前記第１領域と前記第１領域から最も近い前記チップの辺との間に位置し、
前記ビアは、前記第２領域における前記複数の交差点の一部に配置されていない
半導体集積回路。
【請求項２】
チップの周縁部に配置された電源パッドと、
電源配線構造を介して前記電源パッドに接続された回路群と
を備え、
前記電源配線構造は、
異なる配線層に形成され複数の交差点においてオーバーラップする複数の第１電源配線及び複数の第２電源配線と、
前記複数の第１電源配線と前記複数の第２電源配線を接続するビアと
を有し、
前記回路群は、第１領域に配置された第１機能ブロックを含み、
前記複数の第１電源配線は、第１方向に沿って形成され、
前記複数の第２電源配線は、前記第１方向に直交する第２方向に沿って形成され、
前記チップは、前記第１領域の端部から前記第１方向あるいは前記第２方向に沿って前記チップの辺に向かって延びる帯状領域を第２領域として有し、
前記ビアは、前記第２領域における前記複数の交差点の一部に配置されていない
半導体集積回路。
【請求項３】
請求項１又は２に記載の半導体集積回路であって、
前記第１領域は、前記チップの中心部を含む
半導体集積回路。
【請求項４】
請求項１又は２に記載の半導体集積回路であって、
前記回路群は、前記第２領域に配置された第２機能ブロックを含み、
前記第１機能ブロックの単位面積あたりの消費電力は、前記第２機能ブロックのものより大きい
半導体集積回路。
【請求項５】
請求項１又は２に記載の半導体集積回路であって、
前記回路群は、前記第２領域に配置された第２機能ブロックを含み、
前記第１機能ブロックの動作速度は、前記第２機能ブロックのものより高い
半導体集積回路。
【請求項６】
請求項１乃至５のいずれかに記載の半導体集積回路であって、
前記複数の第１電源配線は、第１配線層に形成され、
前記複数の第２電源配線は、前記第１配線層より上層の第２配線層に形成され、
前記複数の第２電源配線の各々の抵抗は、前記複数の第１電源配線の各々の抵抗より小さい
半導体集積回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２０１２−１６９６４４（Ｐ２０１２−１６９６４４Ａ）
【公開日】平成２４年９月６日（２０１２．９．６）
【国際特許分類】
【出願番号】特願２０１２−８５８５０（Ｐ２０１２−８５８５０）
【出願日】平成２４年４月４日（２０１２．４．４）
【分割の表示】特願２００６−１１３３１４（Ｐ２００６−１１３３１４）の分割
【原出願日】平成１８年４月１７日（２００６．４．１７）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２４年９月６日（２０１２．９．６）
【国際特許分類】
【出願日】平成２４年４月４日（２０１２．４．４）
【分割の表示】特願２００６−１１３３１４（Ｐ２００６−１１３３１４）の分割
【原出願日】平成１８年４月１７日（２００６．４．１７）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
[ Back to top ]