【課題】チャージアップした電荷を検出する感度を向上させること。
【解決手段】半導体基板１０上に形成された絶縁膜１４と、前記絶縁膜内に形成され、延伸方向に延伸した延伸部２２を含む第１配線２０と、前記絶縁膜内に設けられ、前記半導体基板と前記延伸部とを電気的に接続するコンタクト２６と、前記絶縁膜内に形成され、前記延伸部と前記半導体基板の面方向に対向し前記延伸部より長さの短い対向部３２と、前記対向部から前記第１配線の反対方向に引き出される引き出し部３４と、を含む第２配線３０と、前記引き出し部に電気的に接続されたアンテナ電極４０と、含む評価素子。 （もっと読む）

【課題】 本発明の目的は、半導体装置単体で負電源を必要とせずにスイッチングが可能な素子を提供することである。
【解決手段】 この発明の半導体装置は、ノーマリオンFETと、一方の電極を前記FETのゲートに、他方の電極を入力端子に電気的に接続されたキャパシタと、アノード電極が前記FETのゲートに、カソード電極が前記FETのソースに電気的に接続されたダイオードと、を前記FETと同一チップ上に形成したことを特徴としており、さらに、前記キャパシタが、前記FETのゲート引き出し電極上に誘電体などの絶縁膜を形成し、形成した前記絶縁膜に金属膜を形成することにより形成されたことが好ましい。 （もっと読む）

【課題】半導体装置の性能と信頼性を向上させる。
【解決手段】半導体チップＣＰ１には、スイッチ用のパワーＭＯＳＦＥＴＱ１，Ｑ２と、パワーＭＯＳＦＥＴＱ１の発熱を検知するためのダイオードＤＤ１と、パワーＭＯＳＦＥＴＱ２の発熱を検知するためのダイオードＤＤ２と、複数のパッド電極ＰＤとが形成されている。パワーＭＯＳＦＥＴＱ１およびダイオードＤＤ１は、辺ＳＤ１側の第１ＭＯＳＦＥＴ領域ＲＧ１に配置され、パワーＭＯＳＦＥＴＱ２およびダイオードＤＤ２は、辺ＳＤ２側の第２ＭＯＳＦＥＴ領域ＲＧ２に配置されている。ダイオードＤＤ１は辺ＳＤ１に沿って配置され、ダイオードＤＤ２は辺ＳＤ２に沿って配置され、ダイオードＤＤ１，ＤＤ２間にソース用のパッド電極ＰＤＳ１，ＰＤＳ２以外の全てのパッド電極ＰＤを辺ＳＤ３に沿って配置している。 （もっと読む）

【課題】パッケージの端子数の増加と、ベースチップのＩ／Ｏ領域の増加を抑制する構造体を提供する。
【解決手段】複数の外部導出配線と、マスクＲＯＭ領域、内部バス、複数のバス接続端子、および複数の外部接続端子を有する半導体集積回路基板と、この半導体集積回路基板上に積層され、複数のＲＯＭ接続端子を持つプログラマブルＲＯＭ１５と、を備えた半導体集積回路装置において、複数の外部導出配線の一部、半導体集積回路基板、プログラマブルＲＯＭ１５、複数の外部接続端子と複数の外部導出配線との電気的接続、および複数のバス接続端子と複数のＲＯＭ接続端子との電気的接続のそれぞれが同一半導体パッケージ内に封止されている。 （もっと読む）

【課題】半導体装置の製造方法において、ヒューズ層を覆う絶縁膜の膜厚を精度良く調整する。
【解決手段】半導体基板１０上にザッピング素子１のヒューズ層１２を形成し、ヒューズ層１２を覆う第１の絶縁膜１３を形成する。第１の絶縁膜１３上にはヒューズ層１２を覆うエッチングストッパー膜１４を形成し、エッチングストッパー膜１４を覆う第２の絶縁膜１６を形成する。他の工程を経た後、第１のエッチング工程として、ヒューズ層１２上で、第２の絶縁膜１６をエッチングストッパー膜１４に対して選択的にエッチングすることにより、エッチングストッパー膜１４の表面を露出させる。次に、第２のエッチング工程として、ヒューズ層１２上で、エッチングストッパー膜１４を第１の絶縁膜１３に対して選択的にエッチングすることにより、第１の絶縁膜１３の表面を露出させる。 （もっと読む）

【課題】半導体装置の配線における電気的干渉を低減する。
【解決手段】半導体装置１Ａにおける接続パッド１２と半田端子２３を繋ぐ電流経路となる配線を、半導体基板１１を覆う下地絶縁膜１４上に形成された下層配線１７と、下地絶縁膜１４を覆うフィルム材１９上に形成された上層配線２１とを組み合わせて構成するとともに、半導体基板１１から比較的離間した位置に配されて、下層配線１７よりも半導体基板１１と電気的に干渉しにくくなっている上層配線２１の割合を高くするように、上層配線２１を下層配線１７よりも長く形成することとした。 （もっと読む）

【課題】 積層されたパッケージ間の信号伝達の速度を向上させることにある。
【解決手段】 マルチチップパッケージに関し、多数のチップが積層されたマルチチップパッケージにおいて、多数のチップの各々は互いに電源または信号を伝達するように構成される多数のインダクターパッドを備え、前記多数のインダクターパッドのうちのいずれか一つである基準インダクターパッドの両側には互いに異なる磁束方向を有する第１及び第２インダクターパッドが形成される。 （もっと読む）

【課題】半導体チップのチップ面積を小さくできる昇圧回路を提供する。
【解決手段】昇圧回路１００は、Ｎ個（Ｎは２以上の自然数）の容量素子（容量素子Ｃ０〜Ｃ３）を備える。Ｎ個の容量素子のうち第Ｋ番目（１＜Ｋ＜Ｎ、Ｋは自然数）の容量素子（容量素子Ｃ２）は第（Ｋ−１）番目の容量素子（容量素子Ｃ１）によって昇圧された第（Ｋ−１）番目の昇圧電圧を受けて、第（Ｋ−１）番目の昇圧電圧を更に昇圧した第Ｋ番目の昇圧電圧を発生して第（Ｋ＋１）番目の容量素子（容量素子Ｃ３）に供給し、第Ｎ番目の容量素子の一端（出力端子ＯＵＴ）から第Ｎ番目の昇圧電圧を発生する。Ｎ個の容量素子の内、少なくとも１つの容量素子（容量素子Ｃ０及びＣ１）は他の容量素子（容量素子Ｃ２及びＣ３）が形成された第１のチップ（半導体チップＣＨＩＰ２）とは異なる第２のチップ（半導体チップＣＨＩＰ１）に形成され、第１及び第２のチップは互いに積層されている。 （もっと読む）

【課題】同一チップ上での異なる信号の相互干渉が原因で生じる信号歪みを抑制した半導体装置を提供する。
【解決手段】半導体装置５０は、絶縁基板１上に形成された第1の絶縁膜７と、第1の絶縁膜７上に島状に形成され、トランジスタを有するシリコン層であるシリコン島領域１６ａ、１６ｂと、シリコン島領域１６ａ、１６ｂ外に形成され、インダクターＬ、容量Ｃ１、Ｃ２及び抵抗Ｒの少なくとも１つを有する受動回路が形成された受動回路領域と、トランジスタＴｒ１、Ｔｒ２及び受動回路を電気的に接続する配線１０とを備える。 （もっと読む）

【課題】電極パッドからＥＳＤ保護回路に十分なサージ電流が流れず、入出力回路が破壊されやすくなる。
【解決手段】半導体集積回路装置２０１の回路ブロック２１の上層に、電極パッド２２が設けられている。電極パッド２０２，２１３と、内部回路２０８およびＥＳＤ保護回路２０６との間の接続配線に、分岐点Ａ２０４，分岐点Ｂ２１２が設けられている。分岐点Ａ２０４，分岐点Ｂ２１２は、電極パッド２０２，２１３よりもＥＳＤ保護回路２０６に近い位置に、配置されている。 （もっと読む）

【課題】 同時に入出力されるデータビット数が異なる半導体装置では、プリント基板の半田ボールと半導体チップのパッド位置が、左右の領域に分かれ、ボールとパッド間の配線ができなくなり、ビット数が異なる製品を、１つのチップで共用することができないという問題がある。
【解決手段】 同時に入出力されるデータビット数が８、１６、３２ビットのいずれかに変更可能で、複数のパッド電極がチップの中央部に少なくとも２列に配列された半導体チップを有した半導体装置は、前記複数のパッド電極の中の所定のパッド電極が、データ入出力数が１６ビットのときのみに使用される１６ビット専用のパッド電極と、データ入出力数が３２ビットのときのみに使用される３２ビット専用のパッド電極と、を備えることを特徴とする。 （もっと読む）

【課題】隣接した半導体素子領域（ＩＣ領域）を同時に検査しても、検査用のプローブが外部電極から食み出し難くい、半導体素子、半導体ウエハ、及び半導体装置の製造方法を提供する。
【解決手段】外周に沿って配置された複数の外部電極２８を有する、矩形の半導体素子３８であって、前記外部電極の対向する二辺が、前記半導体素子の一の対角線３４に垂直な方向３６を向いている半導体素子。 （もっと読む）

【課題】高性能及び低電力が要求される多様な装置及びシステムを支援できる、マルチチャネルインタフェース方式のワイド入出力を有する半導体メモリ装置及びそれを含む半導体パッケージを提供する。
【解決手段】本発明の一実施形態に係る半導体メモリ装置は、複数のメモリセルアレイを含む半導体ダイからなり、半導体ダイの中央部に形成される入出力バンプパッド部を含む。入出力バンプパッド部は、前記それぞれのメモリセルアレイを外部装置と独立的に接続するための複数のチャネルを提供する。マルチチャネル方式のワイド入出力インタフェースを通じて動作周波数の減少及びバンド幅の拡張を図ることによって、高性能の装置及びシステムを支援すると同時に電力消耗を減少させる。 （もっと読む）

【課題】一つの半導体装置をボンディングオプションにより機能の異なる製品に切り替える場合に、その半導体装置で使用される内部電源の安定化容量を、それぞれの製品において最適化することができる半導体装置を提供する。
【解決手段】半導体装置１０は、異なる電源電位の電圧が供給される２つのインナーリード１２Ａ、１２Ｂに選択的にワイヤーボンディングされるボンディングオプション用パッド１４と、ボンディングオプション用パッド１４に接続されるインバータ１６と、短絡されたソース及びドレインがインバータ１６に接続され、ゲートが内部電源ＩＶから電源電圧が出力される電源出力ライン１８に接続された、内部電源ＩＶの出力レベルを安定化させるためのＮＭＯＳトランジスタ２０と、を備える。 （もっと読む）

【課題】電源・信号間の干渉および結合の抑制と、電源ノイズの抑制と、信号間の干渉・クロストークの抑制と、インピーダンス不連続による信号反射の抑制とを、全てバランスよく満たす低コストな高速デバイスを提供する。
【解決手段】信号用ボンディングワイヤ３１d、３１eと、グランド用ボンディングワイヤ３１b、３１gと、電源用ボンディングワイヤ３２a、３２c、３２f]とを、次のように配置する。すなわち、グランド用ボンディングワイヤまたは電源用ボンディングワイヤの一方が、信号用ボンディングワイヤと同じ第１の包絡面に含まれ、他方は別の第２の包絡面に含まれる。ここで、第２の包絡面に含まれるボンディングワイヤおよび信号用ボンディングワイヤの間の電磁結合が、第１の包絡面に含まれる２本のボンディングワイヤの間の電磁結合よりも小さくなるようにする配線構造。 （もっと読む）

【課題】チップ面積が増大することなく設計において大きな後戻りをしなくてすむ半導体集積回路を提供すること。
【解決手段】一列に配列された各ＩＯバッファ１〜５と、各ＩＯバッファ１〜５に対応して配列されたパッド接続用配線２１〜２５と、各ＩＯバッファ１〜５に対応して一列に配列されるとともに、ＩＯバッファ１〜５及びパッド接続用配線２１〜２５と異なる層にて対応するパッド接続用配線の一部と重なるように配置され、かつ、対応するパッド接続用配線の隣の他のパッド接続用配線まで延長して配線されたＩＯバッファ切替用配線３１〜３５と、を備え、各ＩＯバッファ切替用配線３１〜３５は、隣の他のＩＯバッファ切替用配線と短絡しないように同じ形状に形成され、各ＩＯバッファ１〜５は、同じ位置にて対応するＩＯバッファ切替用配線３１〜３５と電気的に接続される。 （もっと読む）

【課題】電源プレーンと内部回路とを接続パッドを介して接続する、接続経路のインピーダンスに応じた適切な放電能力の保護回路を有する半導体集積回路を提供する。
【解決手段】本発明に係る半導体集積回路１ａは、半導体チップ１０ａと、半導体チップ１０ａに電位を供給するパッケージ２とを有し、半導体チップ１０ａは、内部回路と、接続パッドと、内部回路と接続パッドの間に接続され、内部回路を保護する保護回路とを有し、パッケージ２は、外部端子と、パッケージ２と半導体チップ１０ａを接続するための内部端子と、電源プレーンと、電源プレーンと内部端子とを接続する第１の配線と、内部端子と接続パッドとをそれぞれ接続する複数の第２の配線とを有する。保護回路の放電能力の大きさは、電源プレーンと接続パッドとの接続経路である、第１の配線、内部端子および第２の配線のインピーダンスに応じて設定される。 （もっと読む）

過電圧クランプ構造および過電圧クランプ構造を形成する方法が提供される。いくつかの実施形態において、過電圧クランプ構造は、基板（７０８）と、基板の上に配置されるボンドパッド（７００）と、ボンドパッドの下の基板に形成されるプレーナー高電圧ＭＯＳデバイス（１００ｃ）とを含む。高電圧ＭＯＳデバイス（１００ｃ）は、基板に形成される井戸（１００、１１５）と、井戸に形成されるドープされた浅い領域（１３０、１３５、１４０、１４５）と、井戸の上に配置されるゲート（１６０）とを含み得る。いくつかの実施形態において、クランプ構造は、第１のスナップバック後にソフトな故障の漏れを示さず、デバイスエリアを有意に減少させながら、ＥＳＤロバストネスを大幅に延ばす。
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【課題】 パッケージに封止される半導体素子は、使用環境によって湿度の影響を受けて、半導体素子の劣化が起こることがある。パッケージに実装することが容易で、半導体素子周囲の湿度・水分量を測定・記録できる湿度センサを得る。
【解決手段】 半導体基板２上に形成した絶縁膜７の上に、水溶性金属の薄膜８を用いた湿度センサ６を形成し、水溶性金属の薄膜８の抵抗を測定する。水溶性金属とは、電位−ｐＨ図において、電位がゼロ、ｐＨが７付近で腐食域にある金属を意味する。 （もっと読む）