半導体装置及び半導体装置の製造方法
【課題】半導体装置の配線における電気的干渉を低減する。
【解決手段】半導体装置１Ａにおける接続パッド１２と半田端子２３を繋ぐ電流経路となる配線を、半導体基板１１を覆う下地絶縁膜１４上に形成された下層配線１７と、下地絶縁膜１４を覆うフィルム材１９上に形成された上層配線２１とを組み合わせて構成するとともに、半導体基板１１から比較的離間した位置に配されて、下層配線１７よりも半導体基板１１と電気的に干渉しにくくなっている上層配線２１の割合を高くするように、上層配線２１を下層配線１７よりも長く形成することとした。
【解決手段】半導体装置１Ａにおける接続パッド１２と半田端子２３を繋ぐ電流経路となる配線を、半導体基板１１を覆う下地絶縁膜１４上に形成された下層配線１７と、下地絶縁膜１４を覆うフィルム材１９上に形成された上層配線２１とを組み合わせて構成するとともに、半導体基板１１から比較的離間した位置に配されて、下層配線１７よりも半導体基板１１と電気的に干渉しにくくなっている上層配線２１の割合を高くするように、上層配線２１を下層配線１７よりも長く形成することとした。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
ＩＣチップのパッケージ方法として、いわゆるＷＬＰ（Wafer Level Package）法がある。ＷＬＰ法はウエハ状態でウエハに封止膜や配線の形成を行った後、そのウエハをチップサイズに切り出して個片化した半導体装置を製造する方法である。これにより、内蔵するＩＣチップとほぼ同じサイズの小型パッケージを製造することができる。
【０００３】
例えば、小型の半導体パッケージである半導体装置において、電気素子が形成されたＩＣチップの上面には、パッシベーション膜を介して膜厚４μｍ〜６μｍ程度の絶縁性樹脂膜が形成されている。絶縁性樹脂膜上にはコンタクトホールを通じて電気素子のパッド電極に一端が接続された配線が形成されており、その配線の他端は半導体装置の外部端子に接続されている（例えば、特許文献１参照。）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特許第３８７１６０９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記特許文献１の場合、半導体チップ上に例えばインダクタ素子のような高周波（ＲＦ）電気素子や配線が配置されると、電気素子や配線と半導体チップとの間の距離が短いために相互に電気的に干渉されやすいといった問題があった。
【０００６】
本発明の課題は、電気的干渉を低減した半導体装置を提供することである。
【課題を解決するための手段】
【０００７】
以上の課題を解決するため、本発明の一の態様は、半導体装置であって、
半導体基板の表面に複数の接続端子が形成された半導体デバイスウエハと、
前記複数の接続端子にそれぞれの一端が接続された複数の下層配線と、
前記複数の下層配線よりも上方に位置し、それぞれ対応する前記下層配線より長い複数の上層配線と、
前記複数の上層配線の下方に位置する、基材を含有した樹脂のフィルム材と、
前記複数の上層配線にそれぞれ接続された複数の半田端子と、
を備えることを特徴としている。
前記フィルム材は、ガラス繊維からなる布、シリカフィラー、アラミド繊維のいずれかの基材を含有した、エポキシ系樹脂或いはポリイミド系樹脂であることが好ましい。
前記フィルム材上にインダクタ素子を備えてもよい。
前記フィルム材は、少なくとも１０μｍの膜厚を有することが好ましく、より好ましくは３０μｍ以上の膜厚が好ましい。
前記上層配線は、前記フィルム材に形成されたビアホール内のコンタクト部と、前記フィルム材上のランド部と、を有することが好ましい。
前記接続端子と、前記下層配線を介して前記接続端子に接続された前記上層配線の前記ランド部と、前記上層配線に接続された前記半田端子とは、平面視して重ならないことが好ましい。
前記上層配線と前記半田端子との接続領域の周囲に保護絶縁膜が設けられていることが好ましい。
【０００８】
また、本発明の他の態様は、半導体装置の製造方法であって、
半導体基板及び前記半導体基板の一方の面に形成された複数の接続端子を備えた基板の前記接続端子に下層配線が接続された半導体装置の製造方法において、
前記基板の一方の面側に、基材を含有した樹脂のフィルム材を貼付するフィルム材貼付工程と、
前記下層配線の上方に対応する前記フィルム材に、前記下層配線を露出させるビアホールを形成するビアホール形成工程と、
前記ビアホールを介して前記下層配線と接続し、接続された前記下層配線より長い上層配線を前記フィルム材上に形成する上層配線形成工程と、
前記上層配線上に形成された半田端子を形成する半田端子形成工程と、
を備えることを特徴としている。
前記フィルム材貼付工程は、前記基板の周囲を囲うフレームに前記フィルム材を貼付する工程を含むことが好ましい。
前記フィルム材貼付工程の前に、前記半導体基板の裏面を研削して、その厚みを薄くする基板薄型化工程を備えてもよい。
前記上層配線形成工程は、前記ビアホール内と前記フィルム材上にメッキを施す工程を含み、前記フィルム材上の前記メッキ部分をパターニングすることにより、前記上層配線を形成してもよい。
前記フィルム材には、前記フィルム材貼付工程の前に、メッキ用金属膜が形成されていてもよい。
前記フィルム材上にインダクタ素子を形成するインダクタ形成工程を備えていてもよい。
前記上層配線は、前記フィルム材に形成されたビアホール内のコンタクト部と、前記フィルム材上のランド部と、を有していることが好ましい。
前記接続端子と、前記下層配線を介して前記接続端子に接続された前記上層配線の前記ランド部と、前記上層配線に接続された前記半田端子とは、平面視して重ならないことが好ましい。
前記上層配線と前記半田端子との接続領域の周囲に保護絶縁膜が設けられていることが好ましい。
【発明の効果】
【０００９】
本発明によれば、半導体装置における電気的干渉を低減することができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施形態１に係る半導体装置を示し、配線を視認可能に図示した平面図である。
【図２】図１のII−II線における断面図である。
【図３】実施形態１に係る半導体装置の製造方法を示す説明図である。
【図４】実施形態１に係る半導体装置の製造方法を示す説明図である。
【図５】実施形態１に係る半導体装置の製造方法を示す説明図である。
【図６】実施形態１に係る半導体装置の製造方法を示す説明図である。
【図７】実施形態１に係る半導体装置の製造方法を示す説明図である。
【図８】図７の矢印VIII方向からの矢視図である。
【図９】実施形態１に係る半導体装置の製造方法を示す説明図である。
【図１０】実施形態１に係る半導体装置の製造方法を示す説明図である。
【図１１】実施形態１に係る半導体装置の製造方法を示す説明図である。
【図１２】実施形態１に係る半導体装置の製造方法を示す説明図である。
【図１３】実施形態１に係る半導体装置の製造方法を示す説明図である。
【図１４】実施形態１に係る半導体装置の製造方法を示す説明図である。
【図１５】実施形態１に係る半導体装置の製造方法を示す説明図である。
【図１６】半導体装置の変形例であって、拡散抑制層がない半導体装置を示す断面図である。
【図１７】半導体装置の変形例を示す平面図である。
【図１８】図１７のXVIII−XVIII線における断面図である。
【図１９】半導体装置の変形例であって、拡散抑制層がない半導体装置を示す断面図である。
【図２０】半導体装置の変形例を示す断面図である。
【図２１】半導体装置の変形例であって、拡散抑制層がない半導体装置を示す断面図である。
【図２２】本発明の実施形態２に係る半導体装置を示す平面図である。
【図２３】図２２のXXIII−XXIII線における断面図である。
【図２４】図２２のXXIV−XXIV線における断面図である。
【発明を実施するための形態】
【００１１】
以下に、本発明を実施するための好ましい形態について図面を用いて説明する。但し、以下に述べる実施形態には、本発明を実施するために技術的に好ましい種々の限定が付されているが、発明の範囲を以下の実施形態及び図示例に限定するものではない。
【００１２】
（実施形態１）
図１は、本発明の実施形態１に係る半導体装置１Ａを示す平面図であり、配線（１７、２１）を視認可能に図示した説明図である。図２は、図１のII−II線における断面図である。
半導体装置１Ａは、図１、図２に示すように、基板１５の表面に下層配線１７、上層配線２１、半田端子２３等を形成してなる。
基板１５は、図２に示すように、半導体デバイスウェハ１０に下地絶縁膜１４が積層されてなる。
半導体デバイスウェハ１０は、図２に示すように、シリコン等からなる半導体基板１１と、金属等の導電性材料からなる複数の接続パッド（接続端子）１２と、酸化シリコン等の絶縁性材料からなるパッシベーション膜１３等を備えている。
【００１３】
半導体基板１１の内部や表面には、トランジスタ等の電器素子や配線等が形成されている。接続パッド１２は半導体基板１１上の配線と接続されている。パッシベーション膜１３は半導体基板１１の表面に形成され、電気素子や配線等を被覆する。また、パッシベーション膜１３には、接続パッド１２を露出させる開口１３ａが設けられている。図２に示すように、開口１３ａは接続パッド１２よりも小さい。
【００１４】
パッシベーション膜１３の表面には、エポキシ系樹脂やポリイミド系樹脂等からなる下地絶縁膜１４が形成されている。下地絶縁膜１４には、ポリイミド（ＰＩ）、ポリベンゾオキサゾール（ＰＢＯ）等の高機能プラスチック材料、エポキシ系、フェノール系、シリコン系等のプラスチック材料、またはこれらの複合材料等を用いることができる。
下地絶縁膜１４には、接続パッド１２を露出させる開口１４ａが設けられている。開口１４ａは例えばレーザにより形成することができる。図２に示すように、下地絶縁膜１４の開口１４ａはパッシベーション膜１３の開口１３ａよりも小さく、開口１４ａの外周部で接続パッド１２と下地絶縁膜１４とが密着している。
【００１５】
下層配線２７は、電解めっき用シード層１６及び主層１７を有している。
電解めっき用シード層１６は、銅等の金属を含み、下地絶縁膜１４の表面の一部及び開口１４ａから露出した接続パッド１２の上部に形成されている。電解めっき用シード層１６は、２００ｎｍ〜２０００ｎｍの厚さが好ましい。電解めっき用シード層１６の一端部は、開口１３ａと開口１４ａを通じて接続パッド１２に接続されている。
電解めっき用シード層１６の表面には銅等の導電性材料からなる主層１７が形成されている。主層１７は１μｍ〜１０μｍの厚さが好ましい。下層配線２７の一端部２７ａは、接続パッド１２上に位置し、接続パッド１２に接続されている。
【００１６】
下層配線２７及び下地絶縁膜１４の表面には、接着剤層１８を介してフィルム材１９が設けられている。
接着剤層１８は、例えば、エポキシ系の材料からなる接着剤が硬化してなり、フィルム材１９を半導体デバイスウェハ１０（基板１５）に接着している。
フィルム材１９は、例えば、ガラス繊維からなる布、シリカフィラー、アラミド繊維等のいずれかの低膨張率の基材を含有した、エポキシ系樹脂或いはポリイミド系樹脂のフィルム材である。フィルム材１９は、１０μｍより厚く、例えば３０μｍ〜５０μｍの厚さを有している。
また、フィルム材１９の熱膨張率は、例えば６［ｐｐｍ／℃］であり、半導体基板１１を構成するシリコンの熱膨張率に近似した或いは同じ値を有している。フィルム材１９の熱膨張率は、含有する低熱膨張率の添加材であるガラス繊維の割合等を調整することによって所望する値に調整されている。
このフィルム材１９と接着剤層１８には、下層配線２７を露出させるビアホール２０ａが形成されている。
【００１７】
下層配線２７の一端部２７ａとは反対側の他端部２７ｂの上面に、ビアホール２０ａが位置しており、そのビアホール２０ａ内に銅等の導電性材料からなる上層配線２１のコンタクト部２０が形成されている。コンタクト部２０の下端は下層配線２７に接続されている。
フィルム材１９の表面の一部には、コンタクト部２０の上端に一端部２１ａが接続された上層配線２１のランド部が形成されている。この上層配線２１のランド部は、銅等の導電性材料からなり、コンタクト部２０と一体に形成されている。なお、フィルム材１９上の上層配線２１の厚みは、例えば、１０μｍ〜２５μｍであり、好ましくは１０μｍ〜１５μｍである。
上層配線２１は、当該上層配線２１に接続される下層配線２７よりも長いことが好ましく、図１に示すように、半導体装置１Ａにおいて、上層配線２１は対応する下層配線２７より長く形成されている。つまり、接続パッド１２と半田端子２３を繋ぐ電流経路において、上層配線２１の方が下層配線２７より長い経路を占めるようになっている。上層配線２１が下層配線２７より長い経路を占めることによって、半導体基板１１から比較的離間した位置に配される電流経路の割合をより高くすることができる。
なお、各上層配線２１がフィルム材１９上を引き回される配線形状は、対応する電流経路の両端となる各接続パッド１２と各半田端子２３の配置に応じて異なる。同様に下層配線２７の配線形状も、対応する各接続パッド１２と各半田端子２３の配置に応じて異なってもよい。
【００１８】
フィルム材１９上には、上層配線２１を覆うとともに、上層配線２１の他端部２１ｂを露出させる開口９ａを有する保護絶縁膜９が形成されている。保護絶縁膜９は、絶縁性の樹脂材料からなるソルダーレジストである。
保護絶縁膜９の開口９ａ内の上層配線２１の他端部２１ｂの表面には、拡散抑制層２２が形成されている。この拡散抑制層２２を介して上層配線２１の他端部２１ｂを被覆する半田端子２３が設けられている。
このように、上層配線２１は下層配線２７より、接着剤層１８とフィルム材１９の厚み分、半導体基板１１から離間しているので、上層配線２１や半田端子２３は下層配線２７よりも半導体基板１１と電気的に干渉しにくい構造になっている。
半田端子２３は、上層配線２１の他端部２１ｂ側に設けられており、上層配線２１の一端部２１ａ側にコンタクト部２０が設けられているので、半田端子２３とコンタクト部２０とは上層配線２１の延在方向にずれたオフセット配置になっている。そして、半田端子２３と接続パッド１２とは下層配線２７の延在方向にずれたオフセット配置になっている。つまり、平面視して半田端子２３は、接続パッド１２やコンタクト部２０と重ならない配置に設定されている。このため、半田端子２３が外部の回路基板の配線端子と接合するために熱圧着するときの応力は、接続パッド１２やコンタクト部２０よりも半田端子２３直下のフィルム材１９及び接着剤層１８にかかるため、接続パッド１２やコンタクト部２０での荷重負担を軽減することができる。またフィルム材１９は熱膨張率が十分低いので、経時的に半導体装置１Ａが高温や低温雰囲気に曝されても、フィルム材１９の膨張、収縮が小さいため、半導体基板１１の反りを抑えることができる。
【００１９】
拡散抑制層２２は、銅からなる上層配線２１に半田端子２３からのＳｎ拡散を抑制するために設けられている。例えば、電源ＩＣ向け等の大電流を流すＩＣパッケージ（半導体装置）の場合、エレクトロマイグレーションによりＳｎ拡散スピードが大きく、カーケンドールボイドなどの欠陥が発生する問題が生じることがあるので、拡散抑制層２２によってＳｎ拡散を抑制することで改善できる。
なお、上層配線２１の表面に生じるＳｎ拡散層は３μｍ〜５μｍ程度であるので、上層配線２１の厚みを１０μｍ〜１５μｍあるいはそれ以上の厚みに形成することによって、Ｓｎ拡散による影響を殆どないものとすることができる。この場合、Ｓｎ拡散を抑制する必要がないので、図１６の半導体装置１Ａａに示すように、拡散抑制層２２を設けなくてもよい。
【００２０】
次に、半導体装置１Ａの製造方法について、図３〜図１５を用いて説明する。
【００２１】
まず、図３に示すように、半導体デバイスウェハ１０の表面に下地絶縁膜１４を設け、その下地絶縁膜１４にフォトリソグラフィーでパターニングを施して接続パッド１２に対応する位置に開口１４ａを形成し、基板１５を形成する。
【００２２】
次に、スパッタ等の気相堆積法により基板１５における下地絶縁膜１４の全面及び接続パッド１２の全面を覆う電解めっき用シード層１６を形成する。次いで、電解めっき用シード層１６上の主層１７を形成しない位置及びアライメントマークを形成しない位置（半導体デバイスウェハ１０の周縁部の複数箇所）に再配線レジスト（図示省略）を形成し、電解めっき用シード層１６を陰極とする電解めっきにより再配線レジスト（図示省略）が形成されていない部分に銅メッキを施し、主層１７を形成する。
その後、図４に示すように、再配線レジストを除去し、さらに主層１７が形成されていない部分の電解めっき用シード層１６を除去することで下層配線２７が完成する。なお、このとき主層１７の一部もエッチングされるが、主層１７は電解めっき用シード層１６と比較して充分に厚いため影響はない。
また、主層１７と同じ材料、同一製造プロセスで、基板１５上にアライメントマーク３０を形成している。
【００２３】
次に、図５に示すように、半導体デバイスウェハ１０における半導体基板１１の裏面を、汎用のウエハグラインディング装置により研削して、半導体基板１１の厚みを例えば５０μｍ程度に薄くする。なお、基板１５（半導体デバイスウェハ１０）に下層配線２７を形成した段階では、基板１５に反りを生じさせてしまう構成（例えば、熱硬化する際に硬化収縮する封止樹脂層）は無く、基板１５は平面性を保っているので、半導体基板１１を容易に研削することができ、基板１５を薄型化することができる。
【００２４】
次に、図６、図７に示すように、一方の面に銅からなるメッキ用金属膜２５が設けられ、他方の面に接着剤１８ａが塗布されたフィルム材１９を配置する。
基板１５の下層配線２７がフィルム材１９の未硬化の接着剤１８ａが塗布されている面に対向するように基板１５を搬送する。ここでフィルム材１９には、基板１５（半導体デバイスウェハ１０）のアライメントマーク３０に対応する位置に、あらかじめアライメント用開口部３１が形成されている。このアライメント用開口部３１は、アライメントマーク３０に比べて十分に大きい数ｍｍの口径を有しており、基板１５に対するフィルム材１９のアライメント精度は要求されないようになっている。搬送された基板１５のアライメントマーク３０がこのアライメント用開口部３１から視認することによって相対的な位置合わせを行う。位置合わせ後、フィルム材１９及び基板１５の少なくとも一方を移動して、フィルム材１９の接着剤１８ａを基板１５に貼付する。
引き続き、図６〜図８に示すように、基板１５（半導体デバイスウェハ１０）の周囲を囲う位置に配された、基板１５を搬送する治具である金属製のフレーム４０及びフィルム材１９の少なくとも一方を移動して、貼付された基板１５の周囲で一部露出した接着剤１８ａをフレーム４０に貼付する。図８は、図７の矢印VIII方向からの矢視図である。
この接着剤１８ａが熱硬化性樹脂である場合、熱硬化することで接着剤層１８になる。
そして、接着剤層１８は、基板１５にフィルム材１９を取り付けるばかりでなく、中央において基板１５を固定し、基板１５の外周においてフレーム４０に固定することで、薄型化された基板１５をフレーム４０と一体的に取り扱うことが可能になる。つまり、基板１５のみでは薄すぎて、後工程で例えば基板１５の周縁等を接触によって損傷しやすくまた変形により取り扱いにくいことがあるが、薄型化された基板１５が接着剤層１８を介してフレーム４０に固定されていることで、基板１５をフレーム４０ごと取り扱うことができ、基板１５を保護しながら基板１５の搬送や基板１５に対する加工を容易に行なうことができるようになる。
また、ここで熱硬化する構成は接着剤層１８のみであり、接着剤層１８は、フィルム材１９に比べて極めて薄く形成されているので接着剤１８ａが熱硬化する際に、接着剤１８ａが硬化収縮による応力は小さく、また基板１５の周囲の外では、剛直なフレーム４０が接着剤１８ａを固定しているため、基板１５の下面に位置する接着剤１８ａの収縮を抑え、ひいては収縮の応力による基板１５の反りを抑える。なお接着剤層１８は、フィルム材１９と基板１５との接着も兼ねているので効率よく製造することができる。
【００２５】
次に、図９に示すように、基板１５上のアライメントマーク３０の位置を基準に、例えば、ＣＯ２レーザやＵＶレーザなどのレーザをフィルム材１９に向けて照射するレーザビア加工を施して、下層配線２７の他端部２７ｂの上方に対応する位置の接着剤層１８及びフィルム材１９にビアホール２０ａを形成し、下層配線２７を露出させる。このビアホール２０ａをレーザビア加工により細く形成することによって、ビアホール２０ａ内に形成するコンタクト部２０を細くすることが可能になる。
なお、フィルム材１９にビアホール２０ａを形成する場合、ＣＯ２レーザによるレーザビア加工が好ましい。また、このとき下層配線２７の一部にもレーザが当たるが、下層配線２７は１〜１２μｍ程度の充分な厚みを有しているので、下層配線２７にはレーザビア加工による影響はない。
【００２６】
次に、図１０に示すように、無電解めっきによりビアホール２０ａ内に薄く銅メッキを形成し、その銅メッキとフィルム材１９上のメッキ用金属膜２５を一体にする。その後、メッキ用金属膜２５をシード層とする電解めっきによって、ビアホール２０ａ内およびフィルム材１９上に厚膜の銅メッキを施し、厚膜金属層２６を形成する。
なお、予めフィルム材１９の上面にメッキ用金属膜２５を設けずに、メッキ用金属膜２５のないフィルム材１９にビアホール２０ａを形成した後、無電解メッキによりビアホール２０ａ内からフィルム材１９上にわたって連続した銅製のシード層を形成してもよい。そして、そのシード層を用いる電解めっきにより厚膜金属層２６を形成するようにしてもよい。
【００２７】
次に、図１１に示すように、ビアホール２０ａの上方に対応し上層配線２１となる部分にレジストマスクを配して、厚膜金属層２６をパターンエッチングすることにより、上層配線２１のランド部とともにビアホール２０ａ内のコンタクト部２０が形成される。コンタクト部２０は、下層配線２７と上層配線２１のランド部を接続している。
なお、上層配線２１となる厚膜金属層２６のエッチングによるパターニングで形成することに限定されない。例えば、図９に示すビアホール２０ａ内に無電解めっきで銅メッキを形成し、この銅メッキをフィルム材１９上のメッキ用金属膜２５と一体化した後、フィルム材１９（メッキ用金属膜２５）上で上層配線２１を形成しない位置にレジストマスクを設け、銅メッキ及びメッキ用金属膜２５をシード層とする電解めっきによりレジストマスクが形成されていない部分に銅メッキを施してと上層配線２１のコンタクト部２０と、ランド部となる部位を形成する。その後、レジストマスクを除去し、さらに上層配線２１のランド部が形成されていない部分のメッキ用金属膜２５をソフトエッチングにより除去して、互いに分離された各上層配線２１のランド部を形成してもよい。
【００２８】
次に、図１２に示すように、上層配線２１及びフィルム材１９の上に、例えば、ソルダーレジストとなる液状樹脂材料を塗布するか、またソルダーレジストとなる薄膜樹脂材料をラミネートした後、フォトリソグラフィー法によりパターニングして、上層配線２１の他端部２１ｂを露出させる開口９ａを有する保護絶縁膜９を形成する。
【００２９】
次に、図１３に示すように、保護絶縁膜９の開口９ａから露出する上層配線２１の表面に無電解めっきによって、Ｎｉ／Ａｕメッキを施し、拡散抑制層２２を形成する。なお図１６の構造の場合、拡散抑制層２２を形成しない。
次に、図１４に示すように、拡散抑制層２２を介して上層配線２１を被覆する略球形状の半田端子２３を形成する。この半田端子２３を形成する際に、拡散抑制層２２内にニッケルメッキ部分が残っていれば、拡散抑制層２２における金メッキ部分は半田端子２３中に拡散してもよい。
【００３０】
次に、図１５に示すように、基板１５を所定のダイシングラインに沿いダイシングして、フレーム４０と分離するとともに複数の半導体装置１Ａに個片化することで、半導体装置１Ａが製造される。
【００３１】
以上のように、本実施形態１によれば、上層配線２１を下層配線２７よりも長く形成して、半導体装置１Ａにおける接続パッド１２と半田端子２３を繋ぐ電流経路中、上層配線２１が下層配線２７より長い経路を占めるようにすることで、半導体基板１１から比較的離間した位置に配される電流経路の割合をより高くすることができる。
ここで、上層配線２１は下層配線２７より、接着剤層１８とフィルム材１９の厚み分、半導体基板１１から離間しているので、上層配線２１は下層配線２７よりも半導体基板１１と電気的に干渉しにくくなっている。
つまり、電流経路となる配線中、上層配線２１の割合を高くすることによって、半導体装置１Ａの配線（下層配線２７及び上層配線２１）と半導体基板１１との電気的干渉を低減することができる。
特に、半導体基板１１と上層配線２１の間に配設されているフィルム材１９の膜厚は少なくとも１０μｍあり、接着剤層１８及びフィルム材１９の総厚が１０μｍ以上あるので、半導体装置１Ａの配線に関する電気的干渉を大幅に低減することができる。
なお、上層配線２１が下層配線２７よりも必ずしも長くなくてよい。接続パッド１２と半田端子２３を繋ぐ配線中、半導体基板１１から離間した配置の上層配線２１が含まれていれば、その上層配線２１の割合に応じて半導体基板１１との電気的干渉を低減することができる。
【００３２】
また、半導体装置１Ａにおいて接続パッド１２と半田端子２３を繋ぐ電流経路をなす配線を、下層配線２７と上層配線２１を組み合わせて構成することにより、下地絶縁膜１４上に下層配線２７のない領域をつくることができる。その下層配線２７のない下地絶縁膜１４上の領域は、他の配線や電気素子を設けるためのスペースとして利用することが可能になる。
具体的に、図１７、図１８に示すように、半導体装置１Ｂにおける下地絶縁膜１４上には、下層配線２７とは異なる下層配線２７１，２７２が接続パッド１２に接続されて設けられている。下地絶縁膜１４上の下層配線２７１，２７２は、上層配線２１と異なる層に形成されているので、下層配線２７１，２７２と上層配線２１は立体交差する配線パターンが可能になっている。
例えば、従来技術（例えば、特許第３８７１６０９号公報）のように、接続パッド１２と半田端子２３を繋ぐ電流経路が下層配線２７のみである場合、下地絶縁膜１４上に下層配線２７が混み合ってしまい、各下層配線２７が交差しないように配線パターンを設計しなければならない制約があった。
これに対し、半導体装置１Ｂのように、電流経路を下層配線２７と上層配線２１を組み合わせて構成することによれば、他の下層配線２７１，２７２と上層配線２１を立体交差させるなど配線パターンの自由度が高くなるので、好適に半導体装置を製造することができる。
なお図１９の半導体装置１Ｂｂに示すように、拡散抑制層２２を設けなくてもよい。
【００３３】
また、立体交差可能な配線パターンを利用することによって、半田端子２３の配置箇所の自由度も高くなる。
例えば、図２０に示す半導体装置１Ｃにおける、図中右側の半田端子２３に対する配線構造のように、コンタクト部２０の上端にランド部の一端部２１ａが接続されたランド部の他端部２１ｂを、接続パッド１２の上方に配するように外層配線２１を形成すれば、接続パッド１２の上方に半田端子２３を設けることができる。
このように、半田端子２３を任意の位置に設けることが可能になる。
【００３４】
また、基板１５に反りが生じない段階で半導体基板１１を容易に研削して薄型化することができるので、その薄型化された基板１５を備える半導体装置１Ａの薄型化を図ることができる。
また、薄型化された基板１５は、フィルム材１９に貼付されてフレーム４０に固定されて、そのフレーム４０ごと取り扱うことができるので、基板１５の搬送や基板１５に対する加工を容易に行なうことができ、半導体装置１Ａを好適に製造することができる。
【００３５】
また、基板１５に貼付されたフィルム材１９の熱膨張率は、半導体基板１１を構成するシリコンとほぼ同じ値を有しているので、半導体装置１Ａが使用される環境温度に変化がある場合でも、半導体装置１Ａ自体の膨張や収縮を妨げることはない。具体的には、半導体装置１Ａの半田端子２３をメイン基板（回路基板）の配線端子に接合して実装するので、経時的に半導体装置１Ａ及びメイン基板が高温や低温雰囲気に曝されても、半導体装置１Ａのフィルム材１９の膨張、収縮が小さいため、半導体装置１Ａがメイン基板に抗して膨張と収縮することによって生じる応力が小さく、半田端子２３と配線端子との間の接合不良を引き起こしにくい。
特に、半田端子２３とコンタクト部２０とは上層配線２１の延在方向にずれたオフセット配置になっており、半田端子２３はフィルム材１９の上方に配されているので、半導体装置１Ａにおける半田端子２３の近傍にかかる応力は、フィルム材１９により緩和することができる。また、下地絶縁膜１４や保護絶縁膜９の膜厚に比べて、外層配線２１は十分な長さを有し可撓性を有するので、半田端子２３の近傍にかかる応力は、外層配線２１の変形により緩和することができる。つまり、半田端子２３と外層配線２１の近傍にかかる応力は好適に緩和されるので、上層配線２１と半田端子２３は破断しにくく半導体装置１Ａの製品安定性が向上する。
なお図２１の半導体装置１Ｃｃに示すように、拡散抑制層２２を設けなくてもよい。
【００３６】
（実施形態２）
次に、本発明の実施形態２に係る半導体装置について説明する。なお、実施形態１と同様の構成については、同符号を付して説明を割愛する。
【００３７】
半導体装置１Ｄは、図２２〜図２４に示すように、半導体デバイスウェハ１０に下地絶縁膜１４が積層されてなる基板１５の表面に、下層配線２７、上層配線２１、半田端子２３等を備えており、下地絶縁膜１４上のインダクタ領域Ｒにインダクタ素子５０を備えている。
半導体装置１Ｄにおいても、実施形態１の半導体装置１Ａと同様に、接続パッド１２と半田端子２３を繋ぐ電流経路をなす配線中、上層配線２１が占める割合を高くすることによって、下地絶縁膜１４上に下層配線２７のない領域を確保し、その領域をインダクタ領域Ｒとしている。
【００３８】
インダクタ領域Ｒは、下地絶縁膜１４上であって、その上方に上層配線２１がない範囲に対応している。
インダクタ素子５０は、金属等の導電性材料が巻回された構造を有する電気素子であり、外周端となる端部５０ａと、内周端となる端部５０ｂを有している。インダクタ素子５０の両方の端部５０ａ、５０ｂは、それぞれ半導体基板１１の表面に形成されている接続パッド１２に接続されている。具体的にはインダクタ素子５０の端部５０ａは、ビアホール２０ａに設けられており、ビアホール２０ａで露出された下層配線２７の他端部２７ｂと接続されている。下層配線２７の一端部２７ａは、開口１３ａ及び開口１４ａを介して接続パッド１２に接続されている。インダクタ素子５０の端部５０ｂは、他のビアホール２０ａに設けられており、ビアホール２０ａで露出された下層配線２７の端子２７ｃと接続されている。端子２７ｃは、他の開口１３ａ及び他の開口１４ａを介して他の接続パッド１２に接続されている。
このインダクタ素子５０は、例えば、上層配線２１と同じ材料、同じ工程で形成される。
【００３９】
以上のように、本実施形態２によれば、下地絶縁膜１４上の下層配線２７よりも、フィルム材１９上の上層配線２１の割合を高くすることによって、フィルム材１９上にインダクタ領域Ｒを確保することができ、そのインダクタ領域Ｒにインダクタ素子５０を設けることができる。
例えば、接続パッド１２と半田端子２３を繋ぐ電流経路が、従来技術（例えば、特許第３８７１６０９号公報）のように下層配線２７のみである場合、下地絶縁膜１４上のインダクタ素子５０を避けるように配線パターンを設計しなければならず、その配線パターンに制約があるうえに配線が混み合ったものになってしまうことがある。
これに対し、本実施形態２の半導体装置１Ｄのように、電流経路を下層配線２７と上層配線２１を組み合わせて構成することによれば、配線パターンの自由度が高くなるとともに、下地絶縁膜１４の上方にインダクタ領域Ｒを確保することができるので、好適にインダクタ素子５０を設けることが可能になる。
【００４０】
また、インダクタ素子５０と半導体基板１１の間のフィルム材１９の膜厚が少なくとも１０μｍあるので、インダクタ素子５０と半導体基板１１との電気的な相互作用が大幅に低減されることによる。
なお、インダクタ素子５０は、例えば、保護絶縁膜９上のように、フィルム材１９より上方に形成されていれば、上層配線２１と同じ材料で形成されることに限らなくてもよい。
上記実施形態においても必要に応じて拡散抑制層を設けてよい。
【００４１】
また上記各実施の形態では、下層配線及び上層配線の二層構造であったが、間に中間配線を含む三層以上の構造であってもよい。
【００４２】
また、その他、具体的な細部構造等についても適宜に変更可能であることは勿論である。
【符号の説明】
【００４３】
１Ａ、１Ｂ、１Ｃ、１Ｄ 半導体装置
９ 保護絶縁膜
９ａ 開口
１０ 半導体デバイスウェハ
１１ 半導体基板
１２ 接続パッド（接続端子）
１３ パッシベーション膜
１４ 下地絶縁膜
１５ 基板
１６ 電解めっき用シード層
１８ 接着剤層
１９ フィルム材
２０ａ ビアホール
２１ 上層配線
２１ａ 一端部
２１ｂ 他端部
２２ 拡散抑制層
２３ 半田端子
２５ メッキ用金属膜
２６ 厚膜金属層
２７ 下層配線
２７ａ 一端部
２７ｂ 他端部
４０ フレーム
５０ インダクタ素子
５０ａ 端部
２７１，２７２ 下層配線
【技術分野】
【０００１】
本発明は、半導体装置及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
ＩＣチップのパッケージ方法として、いわゆるＷＬＰ（Wafer Level Package）法がある。ＷＬＰ法はウエハ状態でウエハに封止膜や配線の形成を行った後、そのウエハをチップサイズに切り出して個片化した半導体装置を製造する方法である。これにより、内蔵するＩＣチップとほぼ同じサイズの小型パッケージを製造することができる。
【０００３】
例えば、小型の半導体パッケージである半導体装置において、電気素子が形成されたＩＣチップの上面には、パッシベーション膜を介して膜厚４μｍ〜６μｍ程度の絶縁性樹脂膜が形成されている。絶縁性樹脂膜上にはコンタクトホールを通じて電気素子のパッド電極に一端が接続された配線が形成されており、その配線の他端は半導体装置の外部端子に接続されている（例えば、特許文献１参照。）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特許第３８７１６０９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記特許文献１の場合、半導体チップ上に例えばインダクタ素子のような高周波（ＲＦ）電気素子や配線が配置されると、電気素子や配線と半導体チップとの間の距離が短いために相互に電気的に干渉されやすいといった問題があった。
【０００６】
本発明の課題は、電気的干渉を低減した半導体装置を提供することである。
【課題を解決するための手段】
【０００７】
以上の課題を解決するため、本発明の一の態様は、半導体装置であって、
半導体基板の表面に複数の接続端子が形成された半導体デバイスウエハと、
前記複数の接続端子にそれぞれの一端が接続された複数の下層配線と、
前記複数の下層配線よりも上方に位置し、それぞれ対応する前記下層配線より長い複数の上層配線と、
前記複数の上層配線の下方に位置する、基材を含有した樹脂のフィルム材と、
前記複数の上層配線にそれぞれ接続された複数の半田端子と、
を備えることを特徴としている。
前記フィルム材は、ガラス繊維からなる布、シリカフィラー、アラミド繊維のいずれかの基材を含有した、エポキシ系樹脂或いはポリイミド系樹脂であることが好ましい。
前記フィルム材上にインダクタ素子を備えてもよい。
前記フィルム材は、少なくとも１０μｍの膜厚を有することが好ましく、より好ましくは３０μｍ以上の膜厚が好ましい。
前記上層配線は、前記フィルム材に形成されたビアホール内のコンタクト部と、前記フィルム材上のランド部と、を有することが好ましい。
前記接続端子と、前記下層配線を介して前記接続端子に接続された前記上層配線の前記ランド部と、前記上層配線に接続された前記半田端子とは、平面視して重ならないことが好ましい。
前記上層配線と前記半田端子との接続領域の周囲に保護絶縁膜が設けられていることが好ましい。
【０００８】
また、本発明の他の態様は、半導体装置の製造方法であって、
半導体基板及び前記半導体基板の一方の面に形成された複数の接続端子を備えた基板の前記接続端子に下層配線が接続された半導体装置の製造方法において、
前記基板の一方の面側に、基材を含有した樹脂のフィルム材を貼付するフィルム材貼付工程と、
前記下層配線の上方に対応する前記フィルム材に、前記下層配線を露出させるビアホールを形成するビアホール形成工程と、
前記ビアホールを介して前記下層配線と接続し、接続された前記下層配線より長い上層配線を前記フィルム材上に形成する上層配線形成工程と、
前記上層配線上に形成された半田端子を形成する半田端子形成工程と、
を備えることを特徴としている。
前記フィルム材貼付工程は、前記基板の周囲を囲うフレームに前記フィルム材を貼付する工程を含むことが好ましい。
前記フィルム材貼付工程の前に、前記半導体基板の裏面を研削して、その厚みを薄くする基板薄型化工程を備えてもよい。
前記上層配線形成工程は、前記ビアホール内と前記フィルム材上にメッキを施す工程を含み、前記フィルム材上の前記メッキ部分をパターニングすることにより、前記上層配線を形成してもよい。
前記フィルム材には、前記フィルム材貼付工程の前に、メッキ用金属膜が形成されていてもよい。
前記フィルム材上にインダクタ素子を形成するインダクタ形成工程を備えていてもよい。
前記上層配線は、前記フィルム材に形成されたビアホール内のコンタクト部と、前記フィルム材上のランド部と、を有していることが好ましい。
前記接続端子と、前記下層配線を介して前記接続端子に接続された前記上層配線の前記ランド部と、前記上層配線に接続された前記半田端子とは、平面視して重ならないことが好ましい。
前記上層配線と前記半田端子との接続領域の周囲に保護絶縁膜が設けられていることが好ましい。
【発明の効果】
【０００９】
本発明によれば、半導体装置における電気的干渉を低減することができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施形態１に係る半導体装置を示し、配線を視認可能に図示した平面図である。
【図２】図１のII−II線における断面図である。
【図３】実施形態１に係る半導体装置の製造方法を示す説明図である。
【図４】実施形態１に係る半導体装置の製造方法を示す説明図である。
【図５】実施形態１に係る半導体装置の製造方法を示す説明図である。
【図６】実施形態１に係る半導体装置の製造方法を示す説明図である。
【図７】実施形態１に係る半導体装置の製造方法を示す説明図である。
【図８】図７の矢印VIII方向からの矢視図である。
【図９】実施形態１に係る半導体装置の製造方法を示す説明図である。
【図１０】実施形態１に係る半導体装置の製造方法を示す説明図である。
【図１１】実施形態１に係る半導体装置の製造方法を示す説明図である。
【図１２】実施形態１に係る半導体装置の製造方法を示す説明図である。
【図１３】実施形態１に係る半導体装置の製造方法を示す説明図である。
【図１４】実施形態１に係る半導体装置の製造方法を示す説明図である。
【図１５】実施形態１に係る半導体装置の製造方法を示す説明図である。
【図１６】半導体装置の変形例であって、拡散抑制層がない半導体装置を示す断面図である。
【図１７】半導体装置の変形例を示す平面図である。
【図１８】図１７のXVIII−XVIII線における断面図である。
【図１９】半導体装置の変形例であって、拡散抑制層がない半導体装置を示す断面図である。
【図２０】半導体装置の変形例を示す断面図である。
【図２１】半導体装置の変形例であって、拡散抑制層がない半導体装置を示す断面図である。
【図２２】本発明の実施形態２に係る半導体装置を示す平面図である。
【図２３】図２２のXXIII−XXIII線における断面図である。
【図２４】図２２のXXIV−XXIV線における断面図である。
【発明を実施するための形態】
【００１１】
以下に、本発明を実施するための好ましい形態について図面を用いて説明する。但し、以下に述べる実施形態には、本発明を実施するために技術的に好ましい種々の限定が付されているが、発明の範囲を以下の実施形態及び図示例に限定するものではない。
【００１２】
（実施形態１）
図１は、本発明の実施形態１に係る半導体装置１Ａを示す平面図であり、配線（１７、２１）を視認可能に図示した説明図である。図２は、図１のII−II線における断面図である。
半導体装置１Ａは、図１、図２に示すように、基板１５の表面に下層配線１７、上層配線２１、半田端子２３等を形成してなる。
基板１５は、図２に示すように、半導体デバイスウェハ１０に下地絶縁膜１４が積層されてなる。
半導体デバイスウェハ１０は、図２に示すように、シリコン等からなる半導体基板１１と、金属等の導電性材料からなる複数の接続パッド（接続端子）１２と、酸化シリコン等の絶縁性材料からなるパッシベーション膜１３等を備えている。
【００１３】
半導体基板１１の内部や表面には、トランジスタ等の電器素子や配線等が形成されている。接続パッド１２は半導体基板１１上の配線と接続されている。パッシベーション膜１３は半導体基板１１の表面に形成され、電気素子や配線等を被覆する。また、パッシベーション膜１３には、接続パッド１２を露出させる開口１３ａが設けられている。図２に示すように、開口１３ａは接続パッド１２よりも小さい。
【００１４】
パッシベーション膜１３の表面には、エポキシ系樹脂やポリイミド系樹脂等からなる下地絶縁膜１４が形成されている。下地絶縁膜１４には、ポリイミド（ＰＩ）、ポリベンゾオキサゾール（ＰＢＯ）等の高機能プラスチック材料、エポキシ系、フェノール系、シリコン系等のプラスチック材料、またはこれらの複合材料等を用いることができる。
下地絶縁膜１４には、接続パッド１２を露出させる開口１４ａが設けられている。開口１４ａは例えばレーザにより形成することができる。図２に示すように、下地絶縁膜１４の開口１４ａはパッシベーション膜１３の開口１３ａよりも小さく、開口１４ａの外周部で接続パッド１２と下地絶縁膜１４とが密着している。
【００１５】
下層配線２７は、電解めっき用シード層１６及び主層１７を有している。
電解めっき用シード層１６は、銅等の金属を含み、下地絶縁膜１４の表面の一部及び開口１４ａから露出した接続パッド１２の上部に形成されている。電解めっき用シード層１６は、２００ｎｍ〜２０００ｎｍの厚さが好ましい。電解めっき用シード層１６の一端部は、開口１３ａと開口１４ａを通じて接続パッド１２に接続されている。
電解めっき用シード層１６の表面には銅等の導電性材料からなる主層１７が形成されている。主層１７は１μｍ〜１０μｍの厚さが好ましい。下層配線２７の一端部２７ａは、接続パッド１２上に位置し、接続パッド１２に接続されている。
【００１６】
下層配線２７及び下地絶縁膜１４の表面には、接着剤層１８を介してフィルム材１９が設けられている。
接着剤層１８は、例えば、エポキシ系の材料からなる接着剤が硬化してなり、フィルム材１９を半導体デバイスウェハ１０（基板１５）に接着している。
フィルム材１９は、例えば、ガラス繊維からなる布、シリカフィラー、アラミド繊維等のいずれかの低膨張率の基材を含有した、エポキシ系樹脂或いはポリイミド系樹脂のフィルム材である。フィルム材１９は、１０μｍより厚く、例えば３０μｍ〜５０μｍの厚さを有している。
また、フィルム材１９の熱膨張率は、例えば６［ｐｐｍ／℃］であり、半導体基板１１を構成するシリコンの熱膨張率に近似した或いは同じ値を有している。フィルム材１９の熱膨張率は、含有する低熱膨張率の添加材であるガラス繊維の割合等を調整することによって所望する値に調整されている。
このフィルム材１９と接着剤層１８には、下層配線２７を露出させるビアホール２０ａが形成されている。
【００１７】
下層配線２７の一端部２７ａとは反対側の他端部２７ｂの上面に、ビアホール２０ａが位置しており、そのビアホール２０ａ内に銅等の導電性材料からなる上層配線２１のコンタクト部２０が形成されている。コンタクト部２０の下端は下層配線２７に接続されている。
フィルム材１９の表面の一部には、コンタクト部２０の上端に一端部２１ａが接続された上層配線２１のランド部が形成されている。この上層配線２１のランド部は、銅等の導電性材料からなり、コンタクト部２０と一体に形成されている。なお、フィルム材１９上の上層配線２１の厚みは、例えば、１０μｍ〜２５μｍであり、好ましくは１０μｍ〜１５μｍである。
上層配線２１は、当該上層配線２１に接続される下層配線２７よりも長いことが好ましく、図１に示すように、半導体装置１Ａにおいて、上層配線２１は対応する下層配線２７より長く形成されている。つまり、接続パッド１２と半田端子２３を繋ぐ電流経路において、上層配線２１の方が下層配線２７より長い経路を占めるようになっている。上層配線２１が下層配線２７より長い経路を占めることによって、半導体基板１１から比較的離間した位置に配される電流経路の割合をより高くすることができる。
なお、各上層配線２１がフィルム材１９上を引き回される配線形状は、対応する電流経路の両端となる各接続パッド１２と各半田端子２３の配置に応じて異なる。同様に下層配線２７の配線形状も、対応する各接続パッド１２と各半田端子２３の配置に応じて異なってもよい。
【００１８】
フィルム材１９上には、上層配線２１を覆うとともに、上層配線２１の他端部２１ｂを露出させる開口９ａを有する保護絶縁膜９が形成されている。保護絶縁膜９は、絶縁性の樹脂材料からなるソルダーレジストである。
保護絶縁膜９の開口９ａ内の上層配線２１の他端部２１ｂの表面には、拡散抑制層２２が形成されている。この拡散抑制層２２を介して上層配線２１の他端部２１ｂを被覆する半田端子２３が設けられている。
このように、上層配線２１は下層配線２７より、接着剤層１８とフィルム材１９の厚み分、半導体基板１１から離間しているので、上層配線２１や半田端子２３は下層配線２７よりも半導体基板１１と電気的に干渉しにくい構造になっている。
半田端子２３は、上層配線２１の他端部２１ｂ側に設けられており、上層配線２１の一端部２１ａ側にコンタクト部２０が設けられているので、半田端子２３とコンタクト部２０とは上層配線２１の延在方向にずれたオフセット配置になっている。そして、半田端子２３と接続パッド１２とは下層配線２７の延在方向にずれたオフセット配置になっている。つまり、平面視して半田端子２３は、接続パッド１２やコンタクト部２０と重ならない配置に設定されている。このため、半田端子２３が外部の回路基板の配線端子と接合するために熱圧着するときの応力は、接続パッド１２やコンタクト部２０よりも半田端子２３直下のフィルム材１９及び接着剤層１８にかかるため、接続パッド１２やコンタクト部２０での荷重負担を軽減することができる。またフィルム材１９は熱膨張率が十分低いので、経時的に半導体装置１Ａが高温や低温雰囲気に曝されても、フィルム材１９の膨張、収縮が小さいため、半導体基板１１の反りを抑えることができる。
【００１９】
拡散抑制層２２は、銅からなる上層配線２１に半田端子２３からのＳｎ拡散を抑制するために設けられている。例えば、電源ＩＣ向け等の大電流を流すＩＣパッケージ（半導体装置）の場合、エレクトロマイグレーションによりＳｎ拡散スピードが大きく、カーケンドールボイドなどの欠陥が発生する問題が生じることがあるので、拡散抑制層２２によってＳｎ拡散を抑制することで改善できる。
なお、上層配線２１の表面に生じるＳｎ拡散層は３μｍ〜５μｍ程度であるので、上層配線２１の厚みを１０μｍ〜１５μｍあるいはそれ以上の厚みに形成することによって、Ｓｎ拡散による影響を殆どないものとすることができる。この場合、Ｓｎ拡散を抑制する必要がないので、図１６の半導体装置１Ａａに示すように、拡散抑制層２２を設けなくてもよい。
【００２０】
次に、半導体装置１Ａの製造方法について、図３〜図１５を用いて説明する。
【００２１】
まず、図３に示すように、半導体デバイスウェハ１０の表面に下地絶縁膜１４を設け、その下地絶縁膜１４にフォトリソグラフィーでパターニングを施して接続パッド１２に対応する位置に開口１４ａを形成し、基板１５を形成する。
【００２２】
次に、スパッタ等の気相堆積法により基板１５における下地絶縁膜１４の全面及び接続パッド１２の全面を覆う電解めっき用シード層１６を形成する。次いで、電解めっき用シード層１６上の主層１７を形成しない位置及びアライメントマークを形成しない位置（半導体デバイスウェハ１０の周縁部の複数箇所）に再配線レジスト（図示省略）を形成し、電解めっき用シード層１６を陰極とする電解めっきにより再配線レジスト（図示省略）が形成されていない部分に銅メッキを施し、主層１７を形成する。
その後、図４に示すように、再配線レジストを除去し、さらに主層１７が形成されていない部分の電解めっき用シード層１６を除去することで下層配線２７が完成する。なお、このとき主層１７の一部もエッチングされるが、主層１７は電解めっき用シード層１６と比較して充分に厚いため影響はない。
また、主層１７と同じ材料、同一製造プロセスで、基板１５上にアライメントマーク３０を形成している。
【００２３】
次に、図５に示すように、半導体デバイスウェハ１０における半導体基板１１の裏面を、汎用のウエハグラインディング装置により研削して、半導体基板１１の厚みを例えば５０μｍ程度に薄くする。なお、基板１５（半導体デバイスウェハ１０）に下層配線２７を形成した段階では、基板１５に反りを生じさせてしまう構成（例えば、熱硬化する際に硬化収縮する封止樹脂層）は無く、基板１５は平面性を保っているので、半導体基板１１を容易に研削することができ、基板１５を薄型化することができる。
【００２４】
次に、図６、図７に示すように、一方の面に銅からなるメッキ用金属膜２５が設けられ、他方の面に接着剤１８ａが塗布されたフィルム材１９を配置する。
基板１５の下層配線２７がフィルム材１９の未硬化の接着剤１８ａが塗布されている面に対向するように基板１５を搬送する。ここでフィルム材１９には、基板１５（半導体デバイスウェハ１０）のアライメントマーク３０に対応する位置に、あらかじめアライメント用開口部３１が形成されている。このアライメント用開口部３１は、アライメントマーク３０に比べて十分に大きい数ｍｍの口径を有しており、基板１５に対するフィルム材１９のアライメント精度は要求されないようになっている。搬送された基板１５のアライメントマーク３０がこのアライメント用開口部３１から視認することによって相対的な位置合わせを行う。位置合わせ後、フィルム材１９及び基板１５の少なくとも一方を移動して、フィルム材１９の接着剤１８ａを基板１５に貼付する。
引き続き、図６〜図８に示すように、基板１５（半導体デバイスウェハ１０）の周囲を囲う位置に配された、基板１５を搬送する治具である金属製のフレーム４０及びフィルム材１９の少なくとも一方を移動して、貼付された基板１５の周囲で一部露出した接着剤１８ａをフレーム４０に貼付する。図８は、図７の矢印VIII方向からの矢視図である。
この接着剤１８ａが熱硬化性樹脂である場合、熱硬化することで接着剤層１８になる。
そして、接着剤層１８は、基板１５にフィルム材１９を取り付けるばかりでなく、中央において基板１５を固定し、基板１５の外周においてフレーム４０に固定することで、薄型化された基板１５をフレーム４０と一体的に取り扱うことが可能になる。つまり、基板１５のみでは薄すぎて、後工程で例えば基板１５の周縁等を接触によって損傷しやすくまた変形により取り扱いにくいことがあるが、薄型化された基板１５が接着剤層１８を介してフレーム４０に固定されていることで、基板１５をフレーム４０ごと取り扱うことができ、基板１５を保護しながら基板１５の搬送や基板１５に対する加工を容易に行なうことができるようになる。
また、ここで熱硬化する構成は接着剤層１８のみであり、接着剤層１８は、フィルム材１９に比べて極めて薄く形成されているので接着剤１８ａが熱硬化する際に、接着剤１８ａが硬化収縮による応力は小さく、また基板１５の周囲の外では、剛直なフレーム４０が接着剤１８ａを固定しているため、基板１５の下面に位置する接着剤１８ａの収縮を抑え、ひいては収縮の応力による基板１５の反りを抑える。なお接着剤層１８は、フィルム材１９と基板１５との接着も兼ねているので効率よく製造することができる。
【００２５】
次に、図９に示すように、基板１５上のアライメントマーク３０の位置を基準に、例えば、ＣＯ２レーザやＵＶレーザなどのレーザをフィルム材１９に向けて照射するレーザビア加工を施して、下層配線２７の他端部２７ｂの上方に対応する位置の接着剤層１８及びフィルム材１９にビアホール２０ａを形成し、下層配線２７を露出させる。このビアホール２０ａをレーザビア加工により細く形成することによって、ビアホール２０ａ内に形成するコンタクト部２０を細くすることが可能になる。
なお、フィルム材１９にビアホール２０ａを形成する場合、ＣＯ２レーザによるレーザビア加工が好ましい。また、このとき下層配線２７の一部にもレーザが当たるが、下層配線２７は１〜１２μｍ程度の充分な厚みを有しているので、下層配線２７にはレーザビア加工による影響はない。
【００２６】
次に、図１０に示すように、無電解めっきによりビアホール２０ａ内に薄く銅メッキを形成し、その銅メッキとフィルム材１９上のメッキ用金属膜２５を一体にする。その後、メッキ用金属膜２５をシード層とする電解めっきによって、ビアホール２０ａ内およびフィルム材１９上に厚膜の銅メッキを施し、厚膜金属層２６を形成する。
なお、予めフィルム材１９の上面にメッキ用金属膜２５を設けずに、メッキ用金属膜２５のないフィルム材１９にビアホール２０ａを形成した後、無電解メッキによりビアホール２０ａ内からフィルム材１９上にわたって連続した銅製のシード層を形成してもよい。そして、そのシード層を用いる電解めっきにより厚膜金属層２６を形成するようにしてもよい。
【００２７】
次に、図１１に示すように、ビアホール２０ａの上方に対応し上層配線２１となる部分にレジストマスクを配して、厚膜金属層２６をパターンエッチングすることにより、上層配線２１のランド部とともにビアホール２０ａ内のコンタクト部２０が形成される。コンタクト部２０は、下層配線２７と上層配線２１のランド部を接続している。
なお、上層配線２１となる厚膜金属層２６のエッチングによるパターニングで形成することに限定されない。例えば、図９に示すビアホール２０ａ内に無電解めっきで銅メッキを形成し、この銅メッキをフィルム材１９上のメッキ用金属膜２５と一体化した後、フィルム材１９（メッキ用金属膜２５）上で上層配線２１を形成しない位置にレジストマスクを設け、銅メッキ及びメッキ用金属膜２５をシード層とする電解めっきによりレジストマスクが形成されていない部分に銅メッキを施してと上層配線２１のコンタクト部２０と、ランド部となる部位を形成する。その後、レジストマスクを除去し、さらに上層配線２１のランド部が形成されていない部分のメッキ用金属膜２５をソフトエッチングにより除去して、互いに分離された各上層配線２１のランド部を形成してもよい。
【００２８】
次に、図１２に示すように、上層配線２１及びフィルム材１９の上に、例えば、ソルダーレジストとなる液状樹脂材料を塗布するか、またソルダーレジストとなる薄膜樹脂材料をラミネートした後、フォトリソグラフィー法によりパターニングして、上層配線２１の他端部２１ｂを露出させる開口９ａを有する保護絶縁膜９を形成する。
【００２９】
次に、図１３に示すように、保護絶縁膜９の開口９ａから露出する上層配線２１の表面に無電解めっきによって、Ｎｉ／Ａｕメッキを施し、拡散抑制層２２を形成する。なお図１６の構造の場合、拡散抑制層２２を形成しない。
次に、図１４に示すように、拡散抑制層２２を介して上層配線２１を被覆する略球形状の半田端子２３を形成する。この半田端子２３を形成する際に、拡散抑制層２２内にニッケルメッキ部分が残っていれば、拡散抑制層２２における金メッキ部分は半田端子２３中に拡散してもよい。
【００３０】
次に、図１５に示すように、基板１５を所定のダイシングラインに沿いダイシングして、フレーム４０と分離するとともに複数の半導体装置１Ａに個片化することで、半導体装置１Ａが製造される。
【００３１】
以上のように、本実施形態１によれば、上層配線２１を下層配線２７よりも長く形成して、半導体装置１Ａにおける接続パッド１２と半田端子２３を繋ぐ電流経路中、上層配線２１が下層配線２７より長い経路を占めるようにすることで、半導体基板１１から比較的離間した位置に配される電流経路の割合をより高くすることができる。
ここで、上層配線２１は下層配線２７より、接着剤層１８とフィルム材１９の厚み分、半導体基板１１から離間しているので、上層配線２１は下層配線２７よりも半導体基板１１と電気的に干渉しにくくなっている。
つまり、電流経路となる配線中、上層配線２１の割合を高くすることによって、半導体装置１Ａの配線（下層配線２７及び上層配線２１）と半導体基板１１との電気的干渉を低減することができる。
特に、半導体基板１１と上層配線２１の間に配設されているフィルム材１９の膜厚は少なくとも１０μｍあり、接着剤層１８及びフィルム材１９の総厚が１０μｍ以上あるので、半導体装置１Ａの配線に関する電気的干渉を大幅に低減することができる。
なお、上層配線２１が下層配線２７よりも必ずしも長くなくてよい。接続パッド１２と半田端子２３を繋ぐ配線中、半導体基板１１から離間した配置の上層配線２１が含まれていれば、その上層配線２１の割合に応じて半導体基板１１との電気的干渉を低減することができる。
【００３２】
また、半導体装置１Ａにおいて接続パッド１２と半田端子２３を繋ぐ電流経路をなす配線を、下層配線２７と上層配線２１を組み合わせて構成することにより、下地絶縁膜１４上に下層配線２７のない領域をつくることができる。その下層配線２７のない下地絶縁膜１４上の領域は、他の配線や電気素子を設けるためのスペースとして利用することが可能になる。
具体的に、図１７、図１８に示すように、半導体装置１Ｂにおける下地絶縁膜１４上には、下層配線２７とは異なる下層配線２７１，２７２が接続パッド１２に接続されて設けられている。下地絶縁膜１４上の下層配線２７１，２７２は、上層配線２１と異なる層に形成されているので、下層配線２７１，２７２と上層配線２１は立体交差する配線パターンが可能になっている。
例えば、従来技術（例えば、特許第３８７１６０９号公報）のように、接続パッド１２と半田端子２３を繋ぐ電流経路が下層配線２７のみである場合、下地絶縁膜１４上に下層配線２７が混み合ってしまい、各下層配線２７が交差しないように配線パターンを設計しなければならない制約があった。
これに対し、半導体装置１Ｂのように、電流経路を下層配線２７と上層配線２１を組み合わせて構成することによれば、他の下層配線２７１，２７２と上層配線２１を立体交差させるなど配線パターンの自由度が高くなるので、好適に半導体装置を製造することができる。
なお図１９の半導体装置１Ｂｂに示すように、拡散抑制層２２を設けなくてもよい。
【００３３】
また、立体交差可能な配線パターンを利用することによって、半田端子２３の配置箇所の自由度も高くなる。
例えば、図２０に示す半導体装置１Ｃにおける、図中右側の半田端子２３に対する配線構造のように、コンタクト部２０の上端にランド部の一端部２１ａが接続されたランド部の他端部２１ｂを、接続パッド１２の上方に配するように外層配線２１を形成すれば、接続パッド１２の上方に半田端子２３を設けることができる。
このように、半田端子２３を任意の位置に設けることが可能になる。
【００３４】
また、基板１５に反りが生じない段階で半導体基板１１を容易に研削して薄型化することができるので、その薄型化された基板１５を備える半導体装置１Ａの薄型化を図ることができる。
また、薄型化された基板１５は、フィルム材１９に貼付されてフレーム４０に固定されて、そのフレーム４０ごと取り扱うことができるので、基板１５の搬送や基板１５に対する加工を容易に行なうことができ、半導体装置１Ａを好適に製造することができる。
【００３５】
また、基板１５に貼付されたフィルム材１９の熱膨張率は、半導体基板１１を構成するシリコンとほぼ同じ値を有しているので、半導体装置１Ａが使用される環境温度に変化がある場合でも、半導体装置１Ａ自体の膨張や収縮を妨げることはない。具体的には、半導体装置１Ａの半田端子２３をメイン基板（回路基板）の配線端子に接合して実装するので、経時的に半導体装置１Ａ及びメイン基板が高温や低温雰囲気に曝されても、半導体装置１Ａのフィルム材１９の膨張、収縮が小さいため、半導体装置１Ａがメイン基板に抗して膨張と収縮することによって生じる応力が小さく、半田端子２３と配線端子との間の接合不良を引き起こしにくい。
特に、半田端子２３とコンタクト部２０とは上層配線２１の延在方向にずれたオフセット配置になっており、半田端子２３はフィルム材１９の上方に配されているので、半導体装置１Ａにおける半田端子２３の近傍にかかる応力は、フィルム材１９により緩和することができる。また、下地絶縁膜１４や保護絶縁膜９の膜厚に比べて、外層配線２１は十分な長さを有し可撓性を有するので、半田端子２３の近傍にかかる応力は、外層配線２１の変形により緩和することができる。つまり、半田端子２３と外層配線２１の近傍にかかる応力は好適に緩和されるので、上層配線２１と半田端子２３は破断しにくく半導体装置１Ａの製品安定性が向上する。
なお図２１の半導体装置１Ｃｃに示すように、拡散抑制層２２を設けなくてもよい。
【００３６】
（実施形態２）
次に、本発明の実施形態２に係る半導体装置について説明する。なお、実施形態１と同様の構成については、同符号を付して説明を割愛する。
【００３７】
半導体装置１Ｄは、図２２〜図２４に示すように、半導体デバイスウェハ１０に下地絶縁膜１４が積層されてなる基板１５の表面に、下層配線２７、上層配線２１、半田端子２３等を備えており、下地絶縁膜１４上のインダクタ領域Ｒにインダクタ素子５０を備えている。
半導体装置１Ｄにおいても、実施形態１の半導体装置１Ａと同様に、接続パッド１２と半田端子２３を繋ぐ電流経路をなす配線中、上層配線２１が占める割合を高くすることによって、下地絶縁膜１４上に下層配線２７のない領域を確保し、その領域をインダクタ領域Ｒとしている。
【００３８】
インダクタ領域Ｒは、下地絶縁膜１４上であって、その上方に上層配線２１がない範囲に対応している。
インダクタ素子５０は、金属等の導電性材料が巻回された構造を有する電気素子であり、外周端となる端部５０ａと、内周端となる端部５０ｂを有している。インダクタ素子５０の両方の端部５０ａ、５０ｂは、それぞれ半導体基板１１の表面に形成されている接続パッド１２に接続されている。具体的にはインダクタ素子５０の端部５０ａは、ビアホール２０ａに設けられており、ビアホール２０ａで露出された下層配線２７の他端部２７ｂと接続されている。下層配線２７の一端部２７ａは、開口１３ａ及び開口１４ａを介して接続パッド１２に接続されている。インダクタ素子５０の端部５０ｂは、他のビアホール２０ａに設けられており、ビアホール２０ａで露出された下層配線２７の端子２７ｃと接続されている。端子２７ｃは、他の開口１３ａ及び他の開口１４ａを介して他の接続パッド１２に接続されている。
このインダクタ素子５０は、例えば、上層配線２１と同じ材料、同じ工程で形成される。
【００３９】
以上のように、本実施形態２によれば、下地絶縁膜１４上の下層配線２７よりも、フィルム材１９上の上層配線２１の割合を高くすることによって、フィルム材１９上にインダクタ領域Ｒを確保することができ、そのインダクタ領域Ｒにインダクタ素子５０を設けることができる。
例えば、接続パッド１２と半田端子２３を繋ぐ電流経路が、従来技術（例えば、特許第３８７１６０９号公報）のように下層配線２７のみである場合、下地絶縁膜１４上のインダクタ素子５０を避けるように配線パターンを設計しなければならず、その配線パターンに制約があるうえに配線が混み合ったものになってしまうことがある。
これに対し、本実施形態２の半導体装置１Ｄのように、電流経路を下層配線２７と上層配線２１を組み合わせて構成することによれば、配線パターンの自由度が高くなるとともに、下地絶縁膜１４の上方にインダクタ領域Ｒを確保することができるので、好適にインダクタ素子５０を設けることが可能になる。
【００４０】
また、インダクタ素子５０と半導体基板１１の間のフィルム材１９の膜厚が少なくとも１０μｍあるので、インダクタ素子５０と半導体基板１１との電気的な相互作用が大幅に低減されることによる。
なお、インダクタ素子５０は、例えば、保護絶縁膜９上のように、フィルム材１９より上方に形成されていれば、上層配線２１と同じ材料で形成されることに限らなくてもよい。
上記実施形態においても必要に応じて拡散抑制層を設けてよい。
【００４１】
また上記各実施の形態では、下層配線及び上層配線の二層構造であったが、間に中間配線を含む三層以上の構造であってもよい。
【００４２】
また、その他、具体的な細部構造等についても適宜に変更可能であることは勿論である。
【符号の説明】
【００４３】
１Ａ、１Ｂ、１Ｃ、１Ｄ 半導体装置
９ 保護絶縁膜
９ａ 開口
１０ 半導体デバイスウェハ
１１ 半導体基板
１２ 接続パッド（接続端子）
１３ パッシベーション膜
１４ 下地絶縁膜
１５ 基板
１６ 電解めっき用シード層
１８ 接着剤層
１９ フィルム材
２０ａ ビアホール
２１ 上層配線
２１ａ 一端部
２１ｂ 他端部
２２ 拡散抑制層
２３ 半田端子
２５ メッキ用金属膜
２６ 厚膜金属層
２７ 下層配線
２７ａ 一端部
２７ｂ 他端部
４０ フレーム
５０ インダクタ素子
５０ａ 端部
２７１，２７２ 下層配線
【特許請求の範囲】
【請求項１】
半導体基板の表面に複数の接続端子が形成された半導体デバイスウエハと、
前記複数の接続端子にそれぞれの一端が接続された複数の下層配線と、
前記複数の下層配線よりも上方に位置し、それぞれ対応する前記下層配線より長い複数の上層配線と、
前記複数の上層配線の下方に位置する、基材を含有した樹脂のフィルム材と、
前記複数の上層配線にそれぞれ接続された複数の半田端子と、
を備えることを特徴とする半導体装置。
【請求項２】
前記フィルム材は、ガラス繊維からなる布、シリカフィラー、アラミド繊維のいずれかの基材を含有した、エポキシ系樹脂或いはポリイミド系樹脂であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記フィルム材上にインダクタ素子を備えることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記フィルム材は、少なくとも１０μｍの膜厚を有することを特徴とする請求項１〜３の何れか一項に記載の半導体装置。
【請求項５】
前記上層配線は、前記フィルム材に形成されたビアホール内のコンタクト部と、前記フィルム材上のランド部と、を有することを特徴とする請求項１〜４の何れか一項に記載の半導体装置。
【請求項６】
前記接続端子と、前記下層配線を介して前記接続端子に接続された前記上層配線の前記ランド部と、前記上層配線に接続された前記半田端子とは、平面視して重ならないことを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記上層配線と前記半田端子との接続領域の周囲に保護絶縁膜が設けられていることを特徴とする請求項１〜６の何れか一項に記載の半導体装置。
【請求項８】
半導体基板及び前記半導体基板の一方の面に形成された複数の接続端子を備えた基板の前記接続端子に下層配線が接続された半導体装置の製造方法において、
前記基板の一方の面側に、基材を含有した樹脂のフィルム材を貼付するフィルム材貼付工程と、
前記下層配線の上方に対応する前記フィルム材に、前記下層配線を露出させるビアホールを形成するビアホール形成工程と、
前記ビアホールを介して前記下層配線と接続し、接続された前記下層配線より長い上層配線を前記フィルム材上に形成する上層配線形成工程と、
前記上層配線上に形成された半田端子を形成する半田端子形成工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項９】
前記フィルム材貼付工程は、前記基板の周囲を囲うフレームに前記フィルム材を貼付する工程を含むことを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記フィルム材貼付工程の前に、前記半導体基板の裏面を研削して、その厚みを薄くする基板薄型化工程を備えることを特徴とする請求項８又は９に記載の半導体装置の製造方法。
【請求項１１】
前記上層配線形成工程は、前記ビアホール内と前記フィルム材上にメッキを施す工程を含み、前記フィルム材上の前記メッキ部分をパターニングすることにより、前記上層配線を形成することを特徴とする請求項８〜１０の何れか一項に記載の半導体装置の製造方法。
【請求項１２】
前記フィルム材には、前記フィルム材貼付工程の前に、メッキ用金属膜が形成されていることを特徴とする請求項８〜１１の何れか一項に記載の半導体装置の製造方法。
【請求項１３】
前記フィルム材上にインダクタ素子を形成するインダクタ形成工程を備えることを特徴とする請求項８〜１２の何れか一項に記載の半導体装置の製造方法。
【請求項１４】
前記上層配線は、前記フィルム材に形成されたビアホール内のコンタクト部と、前記フィルム材上のランド部と、を有することを特徴とする請求項８〜１３の何れか一項に記載の半導体装置の製造方法。
【請求項１５】
前記接続端子と、前記下層配線を介して前記接続端子に接続された前記上層配線の前記ランド部と、前記上層配線に接続された前記半田端子とは、平面視して重ならないことを特徴とする請求項１４に記載の半導体装置の製造方法。
【請求項１６】
前記上層配線と前記半田端子との接続領域の周囲に保護絶縁膜が設けられていることを特徴とする請求項８〜１５の何れか一項に記載の半導体装置の製造方法。
【請求項１】
半導体基板の表面に複数の接続端子が形成された半導体デバイスウエハと、
前記複数の接続端子にそれぞれの一端が接続された複数の下層配線と、
前記複数の下層配線よりも上方に位置し、それぞれ対応する前記下層配線より長い複数の上層配線と、
前記複数の上層配線の下方に位置する、基材を含有した樹脂のフィルム材と、
前記複数の上層配線にそれぞれ接続された複数の半田端子と、
を備えることを特徴とする半導体装置。
【請求項２】
前記フィルム材は、ガラス繊維からなる布、シリカフィラー、アラミド繊維のいずれかの基材を含有した、エポキシ系樹脂或いはポリイミド系樹脂であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記フィルム材上にインダクタ素子を備えることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記フィルム材は、少なくとも１０μｍの膜厚を有することを特徴とする請求項１〜３の何れか一項に記載の半導体装置。
【請求項５】
前記上層配線は、前記フィルム材に形成されたビアホール内のコンタクト部と、前記フィルム材上のランド部と、を有することを特徴とする請求項１〜４の何れか一項に記載の半導体装置。
【請求項６】
前記接続端子と、前記下層配線を介して前記接続端子に接続された前記上層配線の前記ランド部と、前記上層配線に接続された前記半田端子とは、平面視して重ならないことを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記上層配線と前記半田端子との接続領域の周囲に保護絶縁膜が設けられていることを特徴とする請求項１〜６の何れか一項に記載の半導体装置。
【請求項８】
半導体基板及び前記半導体基板の一方の面に形成された複数の接続端子を備えた基板の前記接続端子に下層配線が接続された半導体装置の製造方法において、
前記基板の一方の面側に、基材を含有した樹脂のフィルム材を貼付するフィルム材貼付工程と、
前記下層配線の上方に対応する前記フィルム材に、前記下層配線を露出させるビアホールを形成するビアホール形成工程と、
前記ビアホールを介して前記下層配線と接続し、接続された前記下層配線より長い上層配線を前記フィルム材上に形成する上層配線形成工程と、
前記上層配線上に形成された半田端子を形成する半田端子形成工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項９】
前記フィルム材貼付工程は、前記基板の周囲を囲うフレームに前記フィルム材を貼付する工程を含むことを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記フィルム材貼付工程の前に、前記半導体基板の裏面を研削して、その厚みを薄くする基板薄型化工程を備えることを特徴とする請求項８又は９に記載の半導体装置の製造方法。
【請求項１１】
前記上層配線形成工程は、前記ビアホール内と前記フィルム材上にメッキを施す工程を含み、前記フィルム材上の前記メッキ部分をパターニングすることにより、前記上層配線を形成することを特徴とする請求項８〜１０の何れか一項に記載の半導体装置の製造方法。
【請求項１２】
前記フィルム材には、前記フィルム材貼付工程の前に、メッキ用金属膜が形成されていることを特徴とする請求項８〜１１の何れか一項に記載の半導体装置の製造方法。
【請求項１３】
前記フィルム材上にインダクタ素子を形成するインダクタ形成工程を備えることを特徴とする請求項８〜１２の何れか一項に記載の半導体装置の製造方法。
【請求項１４】
前記上層配線は、前記フィルム材に形成されたビアホール内のコンタクト部と、前記フィルム材上のランド部と、を有することを特徴とする請求項８〜１３の何れか一項に記載の半導体装置の製造方法。
【請求項１５】
前記接続端子と、前記下層配線を介して前記接続端子に接続された前記上層配線の前記ランド部と、前記上層配線に接続された前記半田端子とは、平面視して重ならないことを特徴とする請求項１４に記載の半導体装置の製造方法。
【請求項１６】
前記上層配線と前記半田端子との接続領域の周囲に保護絶縁膜が設けられていることを特徴とする請求項８〜１５の何れか一項に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【公開番号】特開２０１１−１８１８５９（Ｐ２０１１−１８１８５９Ａ）
【公開日】平成２３年９月１５日（２０１１．９．１５）
【国際特許分類】
【出願番号】特願２０１０−４７３１１（Ｐ２０１０−４７３１１）
【出願日】平成２２年３月４日（２０１０．３．４）
【出願人】（０００００１４４３）カシオ計算機株式会社 (8,748)
【Ｆターム（参考）】
【公開日】平成２３年９月１５日（２０１１．９．１５）
【国際特許分類】
【出願日】平成２２年３月４日（２０１０．３．４）
【出願人】（０００００１４４３）カシオ計算機株式会社 (8,748)
【Ｆターム（参考）】
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