半導体装置
【課題】 同時に入出力されるデータビット数が異なる半導体装置では、プリント基板の半田ボールと半導体チップのパッド位置が、左右の領域に分かれ、ボールとパッド間の配線ができなくなり、ビット数が異なる製品を、１つのチップで共用することができないという問題がある。
【解決手段】 同時に入出力されるデータビット数が８、１６、３２ビットのいずれかに変更可能で、複数のパッド電極がチップの中央部に少なくとも２列に配列された半導体チップを有した半導体装置は、前記複数のパッド電極の中の所定のパッド電極が、データ入出力数が１６ビットのときのみに使用される１６ビット専用のパッド電極と、データ入出力数が３２ビットのときのみに使用される３２ビット専用のパッド電極と、を備えることを特徴とする。
【解決手段】 同時に入出力されるデータビット数が８、１６、３２ビットのいずれかに変更可能で、複数のパッド電極がチップの中央部に少なくとも２列に配列された半導体チップを有した半導体装置は、前記複数のパッド電極の中の所定のパッド電極が、データ入出力数が１６ビットのときのみに使用される１６ビット専用のパッド電極と、データ入出力数が３２ビットのときのみに使用される３２ビット専用のパッド電極と、を備えることを特徴とする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に係り、特にパッケージの端子となる半田ボールに接続されるパッド電極が半導体チップの中央部に２列に配列された半導体装置に関する。
【背景技術】
【０００２】
年毎に、半導体装置の大規模化、高集積化の進展に伴い、半導体チップもパターンの微細化や配線の多層化が進められている。これらの半導体装置の大規模化、高集積化とともに、半導体装置の小型化のためにパッケージの小型化が進められている。例えば、ダイナミックランダムアクセスメモリ（以下、ＤＲＡＭと略記する）では、ギガビットの記憶容量を備え、小型パッケージに搭載された大容量の記憶装置が開発されている。汎用のＤＲＡＭには、小型パッケージとして、パッケージ基板に外部との接続端子となる半田ボールを備えた表面実装型のボール・グリッド・アレイ（以下、ＢＧＡと略記する）が採用されている。
【０００３】
さらに汎用ＤＲＡＭは、記憶容量の大容量化に伴って、同時に入出力されるデータビット数も増加している。例えば、２５６Ｍビットの製品では、同時に入出力されるデータビット数が８、１６ビットである８ビット品、１６ビット品が製品化されていた。しかし１Ｇビットの製品では、３２ビット品がさらに追加され、８ビット品、１６ビット品、３２ビット品（以下、ｘ８／ｘ１６／ｘ３２品と略す）が製品化されている。従って、同じ記憶容量を備えたＤＲＡＭであっても、ｘ８／ｘ１６／ｘ３２品と多種類のビット品をそれぞれ準備する必要がある。この多種類のビット品を、それぞれ準備することは、設計や生産管理の面から大きな工数が必要となる。これらのビット数の違う製品を、１つのチップとして設計生産する方が、設計効率がよく、生産管理もしやすく、コスト低減効果が得やすい。そのためボンディングオプションや、ヒューズオプションを設けた１つのチップとして製造し、ｘ８品、ｘ１６品、ｘ３２品のいずれかとして機能動作させることが考えられる。
【０００４】
しかしながら、汎用ＤＲＡＭにおいては、ＢＧＡにおける半田ボールの配置と半田ボールへの信号割付がＪＥＤＥＣ（Joint Electron Device Engineering Council）と呼ばれる国際的な組織で標準化され、ＤＲＡＭベンダー間で共通化されている。従って複数の多ビット品を１つのチップで共用する場合にも、それぞれのビット品において標準化されたボール配置とする必要がある。標準化されたボール配置は、後述するようにｘ８品とｘ１６品のボール配置は似通っているが、ｘ３２品のボール配置は異なっている。具体的には、ｘ１６品と、ｘ３２品のデータストローブ信号対（ＤＱＳとＤＱＳＢ）のボール配置が大きく異なる。そのためチップのパッド電極として２列にパッドを配列した場合には、ｘ１６品と、ｘ３２品のデータストローブ信号対（ＤＱＳとＤＱＳＢ）の配線ができず、パッケージ基板の設計が不可能になるという問題がある。従って、従来はｘ８品とｘ１６品が１つのチップとして共用され、ｘ３２品は別チップとして設計生産されていた。
【０００５】
以下、図１〜４を用いて従来の半導体装置の問題点について説明する。図１及び図２は、ＪＥＤＥＣで規格化されたダブルデータレート２（Double Data Rate ２：以下、ＤＤＲ２と略記する）のｘ３２品と、ｘ１６品のファインピッチボールグリッドアレイ（Fine pitch Ball Grid Array：以下、ＦＢＧＡと略記する）パッケージの半田ボール（以下、ボールと略記することがある）の配置例を示している。図３及び図４は、図１、２のボール配置で、同じ半導体チップを用いた場合のｘ３２品と、ｘ１６品のボールとパッド電極との結線例を模式的に示した図である。
【０００６】
図１〜４に示すようにＦＢＧＡでは、外部との接続端子となる半田ボールが、縦方向、横方向に、それぞれ一定間隔毎にマトリクス状に配置されている。例えば図１においては、横方向には座標１〜４、９〜１２、縦方向には座標Ａ〜Ｓの交点に、それぞれ半田ボールが配置されている。従って半田ボールは、これらの交点の座標位置として表すことができる。また、半田ボールには、それぞれ信号ピンや電源ピンとして、信号名が割り付けられている。そのため半田ボールは、この半田ボール（ピン）に対して割り付けられた信号名で表記することもできる。半田ボールが配置されていない中央５〜８の領域は、その中心部の一部プリント基板が抉り取られて、開口部１０２となり、半田ボールと半導体チップのパッド電極間の接続用に利用される領域である。
【０００７】
図１に、ＤＤＲ２タイプのｘ３２品の半導体装置の裏面から見たボール配置図を示す。ｘ３２品の半導体装置は、１２８個の半田ボールを備えたＦＢＧＡパッケージが採用されている。パッケージ基板１０１の表面には、半導体チップが搭載されている。パッケージ基板１０１の中央の一部分は抉り取られ、開口部１０２が設けられている。この開口部１０２において、半導体チップのパッド電極１０３を含む一部分がパッケージ基板１０１の裏面側に露出している。ここでの半導体チップは、チップ面積を縮小しやすい２列のパッド電極１０３（パッドの総称としては１０３とし、パッドの列を区別する場合には左側を１０３＿１、右側を１０３＿２とする）を備えているものとする。
【０００８】
パッケージ基板１０１の裏面には、外部との接続端子となる半田ボール１０４と、ボンディングフィンガ１０５と、配線１０６とを備えている。配線１０６により、半田ボール１０４とボンディングフィンガ１０５とが接続される。さらに、パッケージ基板１０１のボンディングフィンガ１０５と、半導体チップのパッド電極１０３とがボンディングワイヤ１０７により接続される。このようにパッケージ基板のボール１０４と半導体チップのパッド１０３とが接続された後、ボンディングワイヤ１０７を含む開口部１０２を樹脂等で封止することで半導体装置が形成される。
【０００９】
ＤＤＲ２タイプのｘ３２品は、同時に入出力されるデータ数が３２ビットであることから３２本のデータ入出力信号ＤＱ０〜ＤＱ３１と、４対のデータストローブ信号対（ＤＱＳ０〜３、ＤＱＳ０〜３Ｂ）を備えている。このようにＤＤＲ２タイプにおけるデータストローブ信号は、８本のデータ入出力信号に対して１対の差動データストローブ信号が割り当てられている。そのため、８本ずつのデータ入出力信号グループ（ＤＱ０〜７、ＤＱ８〜１５、ＤＱ１６〜２３、ＤＱ２４〜３１）と、対応するデータストローブ信号対（ＤＱＳ０〜３、ＤＱＳ０〜３Ｂ）は、それぞれがグループとして配置される。
【００１０】
図１に示すｘ３２品は、データ入出力信号（ＤＱ）とデータストローブ信号対（ＤＱＳ、ＤＱＳＢ）のそれぞれのグループは、パッケージ基板の中心点に対して、おおよそ上下左右（中央線を２点鎖線で示す）対称の位置に配置されている。パッケージ基板の中心線は図に示すように、縦方向はボールのＨとＪとの中間、横方向はボール６と７の中間である。一般的に、パッケージ基板１０１の中心線を含む中央部に開口部１０２が設けられ、その開口部１０２の中心線に、半導体チップのパッド列の中心線を合わせてようにして、パッケージ基板と半導体チップとは貼り合わされている。図１では、半導体チップのパッド列が２列であることから、その２列のパッドの中間が開口部１０２の中心線に合うようにパッケージ基板と半導体チップとを貼り合わす。
【００１１】
図１において、最初の８本のデータ入出力信号（ＤＱ０〜７）グループと、対応するデータストローブ信号対（ＤＱＳ０、ＤＱＳ０Ｂ）はパッケージ基板の中心点に対して、左下側にグループとしてまとまって配置されている。さらに次のデータ入出力信号（ＤＱ８〜１５）グループとデータストローブ信号対（ＤＱＳ１、ＤＱＳ１Ｂ）とは、パッケージ基板の中心点に対して、右下側に配置されている。このように、データ入出力信号とデータストローブ信号対のそれぞれ４つのグループは、おおよそパッケージ基板の上下左右対称の位置に配置されている。
【００１２】
図２に示すＤＤＲ２タイプのｘ１６品は、８４個の半田ボールを備えたＦＢＧＡである。図２には半導体装置の裏面から見たボール配置図を示し、開口部１０２やパッド電極１０３、配線等の接続方法は図１と同様であることから図示を省略している。ｘ１６品は、同時に入出力されるデータ数が１６ビットであることから１６本のデータ入出力信号ＤＱ０〜ＤＱ１５と、２対のデータストローブ信号対（ＬＤＱＳとＬＤＱＳＢ、ＵＤＱＳとＵＤＱＳＢ）を備えている。しかしながら、８本のデータ入出力信号と対応するデータストローブ信号対の２つのグループは、パッケージ基板の上下方向の中央から下側と、さらにその下側に配置されている。
【００１３】
下位ビットの８本のデータ入出力信号グループ（ＤＱ０〜７）と対応するデータストローブ信号対（ＬＤＱＳとＬＤＱＳＢ）は縦方向Ｅ〜Ｈのボール位置に配置されている。上位ビットの８本のデータ入出力信号グループ（ＤＱ８〜１５）と対応するデータストローブ信号対（ＵＤＱＳとＵＤＱＳＢ）とは縦方向Ａ〜Ｄの位置に配置されている。このように、パッケージ基板の左右上下の中央線（図において、２点鎖線で示す）に対し非対称で、下側領域にかたまって配置されている。特に２つのデータストローブ信号対はともに、パッケージ基板の右側の領域にかたまって配置されている。
【００１４】
ｘ３２品のデータストローブ信号対のボール配置では、４対のデータストローブ信号対（ＤＱＳ０〜３、ＤＱＳ０〜３Ｂ）のそれぞれが、パッケージ基板の左右上下に４分割され、ほぼ対称に配置されている。しかしｘ１６品のデータストローブ信号対のボール配置では、２対のデータストローブ信号対（ＬＤＱＳとＬＤＱＳＢ、ＵＤＱＳとＵＤＱＳＢ）が、パッケージ基板の上下方向で、下側部分をさらに２分割するように配置されている。このようにＪＥＤＥＣで規格化されたｘ３２品と、ｘ１６品のボール配置は、パッケージ基板の中心点に対して全く異なっている。このｘ３２品と、ｘ１６品を同じ半導体チップを使った場合の結線例の模式図を図３、４に示す。
【００１５】
以下本発明の観点は、同時に入出力されるデータビット数に関係し、特にデータストローブ信号対に関係する。従って、以下の説明は、データストローブ信号対の結線について図示、説明し、他の結線については図示およびその説明を省略する。そのため図３、４には、ｘ１６品のデータストローブ信号対が配置されている半導体装置の下側部分を示している。さらに半導体チップ１０８として、その輪郭を１点鎖線で示しているが、この半導体チップ１０８のチップサイズは特に限定されるものではない。
【００１６】
図３に示すｘ３２品のデータストローブ信号対（ＤＱＳ０Ｂ、ＤＱＳ０）のボール１０４の座標は（４、Ｃ）、（３、Ｄ）であり、データストローブ信号対（ＤＱＳ１Ｂ、ＤＱＳ１）のボール１０４の座標は（９、Ｃ）、（１０、Ｄ）である。以下の説明では、図におけるボールの位置を、左下を原点とした二次元として、図の横（Ｘ）方向を（１〜１２）、縦（Ｙ）方向を（Ａ〜Ｓ）に割り付けた座標軸（Ｘ、Ｙ）として表示する。データストローブ信号対（ＤＱＳ０Ｂ、ＤＱＳ０）のボール１０４は、配線１０６によりそれぞれのボンディングフィンガ１０５に接続され、さらにボンディングワイヤ１０７により半導体チップ１０８の２列配置の左側の第１列目のパッド電極１０３＿１に接続される。このようにパッケージ基板の左側にあるボール１０４は、同じく左側にあるボンディングフィンガ１０５、パッド電極１０３に接続される。
【００１７】
データストローブ信号対（ＤＱＳ１Ｂ、ＤＱＳ１）のボール１０４も、同様に配線１０６によりそれぞれのボンディングフィンガ１０５に接続され、さらにボンディングワイヤ１０７により半導体チップ１０８の２列配置の右側の第２列目のパッド電極１０３＿２に接続される。このようにパッケージ基板の右側にあるボール１０４は、同じく右側にあるボンディングフィンガ１０５、パッド電極１０３に接続される。さらに図示していないデータストローブ信号対（ＤＱＳ２とＤＱＳ２Ｂ、ＤＱＳ３とＤＱＳ３Ｂ）も同様に接続できることは理解できるであろう。このようにデータストローブ信号対はセットとして、パッケージ基板１０１の中心線により分割されたそれぞれの領域（左下、右下、左上、右上）において、隣り合うボンディングフィンガ１０５、半導体チップのパッド電極１０３へ接続される。このようにボール１０４、ボンディングフィンガ１０５、パッド電極１０３が、分割された同じ領域に配置されている場合には接続できるものである。
【００１８】
図４に示すｘ１６品のデータストローブ信号対（ＬＤＱＳＢ、ＬＤＱＳ）のボール１０４の座標は（８、Ｅ）、（７、Ｆ）で、データストローブ信号対（ＵＤＱＳＢ、ＵＤＱＳ）のボール１０４の座標は（８、Ａ）、（７、Ｂ）である。データストローブ信号対（ＬＤＱＳＢ、ＬＤＱＳ）のボール１０４は、配線によりそれぞれのボンディングフィンガ１０５に接続され、さらにボンディングワイヤにより半導体チップ１０８の２列配置の右側の第２列目のパッド電極１０３＿２に接続される。このようにパッケージ基板の右側にあるボールは、同じく右側にあるボンディングフィンガ、パッド電極に接続することが可能である。
【００１９】
一方、データストローブ信号対（ＵＤＱＳＢ、ＵＤＱＳ）は、右側の領域のボール位置から反対側の左側の領域に配置されている２列配置の左側の第１列目のパッド電極１０３＿１に配線する必要がある。つまり、ボールが配置されている右下の領域から、中心線を横切って、左側の領域に配置されたボンディングフィンガやパッド電極に接続する必要がある。しかしながら、図示されるように右側領域にあるデータストローブ信号対（ＵＤＱＳ、ＵＤＱＳＢ）のボール１０４と、左側領域にある接続すべきボンディングフィンガ１０５の間には、例えばデータ入出力信号ＤＱ９からの配線１０６等が多数配線されている。そのため、右側領域にあるデータストローブ信号対（ＵＤＱＳ、ＵＤＱＳＢ）のボール１０４と、左側領域にある接続すべきボンディングフィンガ１０５との間を配線することができないという問題がおこる。
【００２０】
このような、右側領域にあるボール１０４と、左側領域にあるパッド電極１０３＿１との間を配線するためには、他の手法も考えられる。例えば、左側に配置された第１列目のパッド電極１０３＿１に接続されるボンディングフィンガを右側に配置された第２列目のパッド電極１０３＿２に接続されるボンディングフィンガと同じく、右側の列に配置することが考えられる。しかしこの場合には、他のボンディングワイヤとショートするために、左側に配置された第１列目のパッド電極１０３＿１用のボンディングフィンガを、右側に配置された第２列目のパッド電極１０３＿２に接続されるボンディングフィンガと同じ列に配置することはできない。
【００２１】
このように、ＤＤＲ２タイプのＤＲＡＭにおいて、ｘ１６品とｘ３２品の半導体チップを共用しようとした場合には、図４に示すようにｘ１６品は、配線することができないという問題がある。
【００２２】
異なるビット構成品を同一のチップを共用して構成する先行技術として、特開２００７−９５９１１号公報（特許文献１）がある。特許文献１は、ＤＤＲ３タイプで、パッド電極配列が１列である半導体装置において、ｘ４／ｘ８／ｘ１６品を同一のチップで共用するための技術が開示されている。特許文献１の半導体装置は、ｘ１６品のＤＱ系上位ビット側パッド電極領域に、ｘ８品のＤＱ系パッド電極配列が実現できるように電源／ＧＮＤ系の追加パッド電極を設けている。しかし、特許文献１は、ＤＤＲ３タイプにおける電源／ＧＮＤ系のパッド電極に対する対策であり、ＤＤＲ２については何ら記載されていない。ＤＤＲ２と３では、標準規格（ＪＥＤＥＣ）で定められたパッケージのボール配置が異なる。従って、ＤＤＲ２とＤＤＲ３では、標準規格（ＪＥＤＥＣ）で定められたパッケージのボール配置は全く異なるものである。
【先行技術文献】
【特許文献】
【００２３】
【特許文献１】特開２００７−９５９１１号号公報
【発明の概要】
【発明が解決しようとする課題】
【００２４】
上記したように半導体装置において、同時に入出力されるデータビット数の違う製品を、コスト低減のために１つのチップで共用して、設計生産することが望まれている。しかしながら、標準規格（ＪＥＤＥＣ）で定められたパッケージのボール配置は、ビット数によりデータストローブの信号ボールの配置領域と異なる。そのため、パッケージのボールが配置された領域と半導体チップのパッド電極の配置領域が異なることになる。そのため標準規格で定められたボール配置では、パッケージのボールと半導体チップのパッド電極との間が配線できなくなり、ビット数の違う製品を、１つのチップで共用化することができないという問題がある。
【００２５】
本発明は、複数のパッド電極がチップの中央部に少なくとも２列に配列された半導体チップを有する半導体装置であって、データ入出力数が８、１６、３２ビットのいずれにも変更可能とする半導体装置を提供するものである。
【課題を解決するための手段】
【００２６】
本発明の１つの視点によれば、同時に入出力されるデータ入出力数が８、１６、３２ビットのいずれかに変更可能で、複数のパッド電極がチップの中央部に少なくとも２列に配列された半導体チップを有する半導体装置であって、前記複数のパッド電極の中の所定のパッド電極が、データ入出力数が１６ビットのときのみに使用される１６ビット専用のパッド電極と、データ入出力数が３２ビットのときのみに使用される３２ビット専用のパッド電極と、を備えたことを特徴とする半導体装置が得られる。
【発明の効果】
【００２７】
複数のパッド電極がチップの中央部に少なくとも２列に配列された半導体チップを有する半導体装置では、異なるビット構成品（例えば、ｘ１６品とｘ３２品）において半導体チップを共用した場合には、配線が不可能となり、チップの共用ができないという問題がある。
【００２８】
本発明によれば、異なるビット構成品において、半導体チップのパッド領域と、パッケージ基板のボール配置領域が、パッケージ基板の中心線に対して左右異なり配線できない場合には、それぞれのビット構成品のボール配置領域と同じ側に専用のパッドを設ける。ボール配置と同じ領域に専用のパッドを設けることでボールとパッド間の配線が可能となり、１つの半導体チップで、データ入出力数が８、１６、３２ビットのいずれにも変更可能な半導体装置が得られる。
【図面の簡単な説明】
【００２９】
【図１】ＪＥＤＥＣで標準化されたＤＤＲ２、ｘ３２品のボール配置例の図である。
【図２】ＪＥＤＥＣで標準化されたＤＤＲ２、ｘ１６品のボール配置例の図である。
【図３】図１のボール配置で、ボールと２列配置のパッド電極間の配線例を示す図である。
【図４】図２のボール配置で、ボールと２列配置のパッド電極間の配線例を示す図である。
【図５】本発明のＤＤＲ２、ｘ３２品におけるボールと２列配置のパッド電極間の配線例を示す図である。
【図６】本発明のＤＤＲ２、ｘ１６品におけるボールと２列配置のパッド電極間の配線例を示す図である。
【図７】ＪＥＤＥＣで標準化されたＤＤＲ２、ｘ８品のボール配置例の図である。
【発明を実施するための形態】
【００３０】
本発明の最良の実施形態について、図面を参照して詳細に説明する。図５には、本発明のＤＤＲ２、ｘ３２品におけるボールと２列配置のパッド電極間の配線例を示す。図６には、本発明のＤＤＲ２、ｘ１６品におけるボールと２列配置のパッド電極間の配線例を示す。これらの図５、６においても、図３、４と同様に、データストローブ信号対に関係する半導体装置における下側領域のみを図示し、説明する。
【００３１】
図５には、本発明のＤＤＲ２、ｘ３２品におけるボールと２列配置のパッド電極間の配線例を示す。ＤＤＲ２、ｘ３２品のボール配置は、図１に示すようにＪＥＤＥＣにより標準化されている。ｘ３２品の４つのデータストローブ信号対（ＤＱＳ０〜３Ｂ、ＤＱＳ０〜３）は半導体パッケージの中心点に対し上下左右の左上、左下、右上、右下の４つの領域に分配されている。図５に示すように、そのうちの１つのデータストローブ信号対（ＤＱＳ０Ｂ、ＤＱＳ０）のボール１０４は、中心点に対し左下領域の（４、Ｃ）、（３、Ｄ）の座標位置に配置されている。データストローブ信号対（ＤＱＳ１Ｂ、ＤＱＳ１）のボール１０４は、中心点に対し右下領域の（９、Ｃ）、（１０、Ｄ）の座標位置に配置されている。
【００３２】
ボールと２列配置のパッド電極間の配線例を示す図５と図３の違いは、右下領域の遠端部に、２つのパッド電極１０３と２つのボンディングフィンガ１０５が追加されていることである。この追加されたパッド電極、ボンディングフィンガは、１６ビット専用であることからパッド電極１０３＿１６、ボンディングフィンガ１０５＿１６と呼称する。同様に、データストローブ信号対（ＤＱＳ０Ｂ、ＤＱＳ０）が接続されるパッド電極、ボンディングフィンガは、３２ビット専用であることからパッド電極１０３＿３２、ボンディングフィンガ１０５＿３２と呼称することにする。左下領域のデータストローブ信号対（ＤＱＳ０Ｂ、ＤＱＳ０）のボール１０４は、配線１０６によりそれぞれのボンディングフィンガ１０５＿３２に接続され、さらにボンディングワイヤ１０７により半導体チップ１０８の２列配置の左側の第１列目のパッド電極１０３＿３２にそれぞれ接続される。このようにパッケージ基板の左側にあるデータストローブ信号対のボールは、同じく左側にあるボンディングフィンガ、パッド電極に接続される。
【００３３】
データストローブ信号対（ＤＱＳ１Ｂ、ＤＱＳ１）のボール１０４も、同様に配線１０６によりそれぞれのボンディングフィンガ１０５に接続されている。さらにボンディングワイヤ１０７により半導体チップ１０８の２列配置の右側の第２列目のパッド電極１０３＿２に接続される。このようにパッケージ基板の右側にあるボールは、同じく右側にあるボンディングフィンガ、パッド電極に接続することができる。さらに図示していないデータストローブ信号対（ＤＱＳ２とＤＱＳ２Ｂ、ＤＱＳ３とＤＱＳ３Ｂ）も同様に接続できることは理解できるであろう。このようにデータストローブ信号対はセットとして、パッケージ基板１０１の中心線により分割されたそれぞれの領域（左下、右下、左上、右上）において、隣り合うボンディングフィンガ１０５、半導体チップのパッド電極１０３へ接続される。このようにボール１０４、ボンディングフィンガ１０５、パッド電極１０３が、分割された同じ領域（左下、右下、左上、右上）に配置されている場合には接続することができる。
【００３４】
このように図５のｘ３２品においては、追加されたボンディングフィンガ１０５＿１６、パッド電極１０３＿１６は使用されていない。ｘ３２品のデータストローブ信号対（ＤＱＳ０Ｂ、ＤＱＳ０）は、ボンディングフィンガ１０５＿３２、パッド電極１０３＿３２にそれぞれ接続されている。データストローブ信号対（ＤＱＳ１Ｂ、ＤＱＳ１）はボンディングフィンガ１０５、パッド電極１０３にそれぞれ接続されている。ｘ３２品のデータストローブ信号対は、図３と同じボンディングフィンガ、パッド電極にそれぞれ接続されている。
【００３５】
一方、図６には、本発明のＤＤＲ２、ｘ１６品におけるボールと２列配置のパッド電極間の配線例を示す。図６に示すｘ１６品の下位ビット用のデータストローブ信号対（ＬＤＱＳＢ、ＬＤＱＳ）のボール１０４は座標（８、Ｅ）、（７、Ｆ）に配置され、上位ビット用のデータストローブ信号対（ＵＤＱＳＢ、ＵＤＱＳ）のボール１０４は座標（８、Ａ）、（７、Ｂ）に配置されている。データストローブ信号対（ＬＤＱＳＢ、ＬＤＱＳ）のボール１０４は、配線によりｘ３２品と同じボンディングフィンガに接続される。さらにボンディングワイヤにより半導体チップ１０８のｘ３２品と同じ２列配置の右側の第２列目のパッド電極１０３＿２に接続される。このようにｘ１６品の下位ビットのデータストローブ信号対（ＬＤＱＳＢ、ＬＤＱＳ）のボール１０４は、ｘ３２品のデータストローブ信号対（ＤＱＳ１Ｂ、ＤＱＳ１）と同じボンディングフィンガ、パッド電極に接続される。
【００３６】
一方、上位ビット用のデータストローブ信号対（ＵＤＱＳＢ、ＵＤＱＳ）のボール１０４は、本発明で追加された１６ビット専用のボンディングフィンガ１０５＿１６、パッド電極１０３＿１６に接続される。データストローブ信号対（ＵＤＱＳＢ、ＵＤＱＳ）のボール１０４とボンディングフィンガ１０５＿１６との間は配線により、ボンディングフィンガ１０５＿１６パッド電極１０３＿１６との間はボンディングワイヤにより接続される。この図６では、データストローブ信号対（ＵＤＱＳＢ、ＵＤＱＳ）のボール１０４と同じ右側領域の近傍にボンディングフィンガ１０５＿１６、パッド電極１０３＿１６が追加されている。そのため、図４で示したようにデータ入出力信号ＤＱ９の配線と交差することなく、データストローブ信号対（ＵＤＱＳＢ、ＵＤＱＳ）のボール１０４と、ボンディングフィンガ１０５＿１６、パッド電極１０３＿１６とは接続することができる。また、ボンディングフィンガ１０５＿１６、パッド電極１０３＿１６とも同じ右側の領域にあることから、ボンディングフィンガとパッド電極間を接続するボンディングワイヤが他のボンディングワイヤとショートする虞もない。
【００３７】
このように、ｘ１６品の下位ビット用のデータストローブ信号対（ＬＤＱＳＢ、ＬＤＱＳ）のボール１０４は、ｘ３２品のデータストローブ信号対（ＤＱＳ１Ｂ、ＤＱＳ１）と同じボンディングフィンガ１０５、パッド電極１０３に接続される。さらに、上位ビット用のデータストローブ信号対（ＵＤＱＳＢ、ＵＤＱＳ）のボール１０４は、１６ビット専用のボンディングフィンガ１０５＿１６、パッド電極１０３＿１６に接続される。この場合には、ｘ３２品のデータストローブ信号対（ＤＱＳ０Ｂ、ＤＱＳ０）用のボンディングフィンガ１０５＿３２、パッド電極１０３＿３２は使用されない。
【００３８】
このようにボンディングフィンガ１０５＿３２、パッド電極１０３＿３２は３２ビット品専用のボンディングフィンガ、パッド電極であり、ボンディングフィンガ１０５＿１６、パッド電極１０３＿１６は１６ビット品専用のボンディングフィンガ、パッド電極である。ｘ１６品、ｘ３２品専用のパッド電極、ボンディングフィンガを備えることで、ｘ１６品、ｘ３２品を共通のチップとすることができる。例えば、共通の半導体メモリチップとしてデータストローブ信号用の回路をｘ１６品専用と、ｘ３２品専用との両方のパッド電極にヒューズ等を使って接続させる。ｘ１６品の場合にはｘ３２品専用のパッド電極１０３＿３２側に接続するヒューズを切断する。逆にｘ３２品の場合にはｘ１６品専用のパッド電極１０３＿１６側に接続するヒューズを切断する。このように共通の半導体メモリチップとして製造し、その後のウェーハチェック工程で、ヒューズ等によりビット構成を切り替え、ｘ１６品と、ｘ３２品のいずれかとして機能動作させる。しかしこれらのｘ１６品と、ｘ３２品の切り替え方法は特に限定されるものではなく、他の方法で切り替えることができる。
【００３９】
また同時に入出力されるデータビット数が８ビット構成のＪＥＤＥＣで標準化されたボール配置例を図７に示す。ｘ８品は６０個の半田ボールを備えたＦＢＧＡである。図７のボール配置としては、図２のｘ１６品のボール配置と比べて、縦方向のＡ〜Ｄがなくなり、Ｅ〜Ｒのボール配置がそのまま、Ａ〜Ｌのボール配置となったＦＢＧＡである。ｘ８品のデータストローブ信号対（ＤＱＳＢ、ＤＱＳ）は、ｘ１６品の下位ビット用のデータストローブ信号対（ＬＤＱＳＢ、ＬＤＱＳ）と実質同じである。従って、ｘ８品とｘ１６品とは共通の半導体メモリチップが利用できることは、容易に理解できるであろう。さらにｘ１６品専用に追加したボンディングフィンガ１０５＿１６、パッド電極１０３＿１６は、上位の８ビットであることから、ｘ８品では使用されないで、ｘ１６品専用となる。また、ｘ３２品専用のボンディングフィンガ１０５＿３２、パッド電極１０３＿３２も、ｘ８品では使用されない。
【００４０】
本発明においては、異なるビット構成品（ｘ１６品とｘ３２品）において、半導体チップのパッド領域と、パッケージ基板のボール配置領域が、パッケージ基板の中心線に対して左右異なる場合には、このボール配置領域と同じ側に専用のパッドを設ける。このようにパッケージ基板の中心点に対し、基板のボールと半導体チップのパッドとが左右の同じ領域になるように、ｘ１６品、ｘ３２品専用のボンディングフィンガ、パッド電極を設ける。ボールとボンディングフィンガ、パッド電極とが同じ左右の領域となることで、ボールとパッド間の配線が可能となり、ｘ１６品とｘ３２品との半導体メモリチップを共用化することが可能となる。本発明によれば、複数のパッド電極がチップの中央部に少なくとも２列に配列された半導体チップを有する半導体装置であって、同じ半導体チップを用いて、データ入出力数が８、１６、３２ビットのいずれにも変更可能とする半導体装置を得られる。
【００４１】
以上、実施形態例を参照して本願発明を説明したが、本願発明は上記の実施形態例に限定されるものではない。本願発明の構成や詳細には、本願発明のスコープ内で様々な変更をすることができる。
【符号の説明】
【００４２】
１０１ パッケージ基板
１０２ 開口部
１０３、１０３＿１、１０３＿２、１０３＿１６、１０３＿３２ パッド電極
１０４ 半田ボール（ピン）
１０５、１０５＿１６、１０５＿３２ ボンディングフィンガ
１０６ 配線
１０７ ボンディングワイヤ
１０８ 半導体チップ
【技術分野】
【０００１】
本発明は、半導体装置に係り、特にパッケージの端子となる半田ボールに接続されるパッド電極が半導体チップの中央部に２列に配列された半導体装置に関する。
【背景技術】
【０００２】
年毎に、半導体装置の大規模化、高集積化の進展に伴い、半導体チップもパターンの微細化や配線の多層化が進められている。これらの半導体装置の大規模化、高集積化とともに、半導体装置の小型化のためにパッケージの小型化が進められている。例えば、ダイナミックランダムアクセスメモリ（以下、ＤＲＡＭと略記する）では、ギガビットの記憶容量を備え、小型パッケージに搭載された大容量の記憶装置が開発されている。汎用のＤＲＡＭには、小型パッケージとして、パッケージ基板に外部との接続端子となる半田ボールを備えた表面実装型のボール・グリッド・アレイ（以下、ＢＧＡと略記する）が採用されている。
【０００３】
さらに汎用ＤＲＡＭは、記憶容量の大容量化に伴って、同時に入出力されるデータビット数も増加している。例えば、２５６Ｍビットの製品では、同時に入出力されるデータビット数が８、１６ビットである８ビット品、１６ビット品が製品化されていた。しかし１Ｇビットの製品では、３２ビット品がさらに追加され、８ビット品、１６ビット品、３２ビット品（以下、ｘ８／ｘ１６／ｘ３２品と略す）が製品化されている。従って、同じ記憶容量を備えたＤＲＡＭであっても、ｘ８／ｘ１６／ｘ３２品と多種類のビット品をそれぞれ準備する必要がある。この多種類のビット品を、それぞれ準備することは、設計や生産管理の面から大きな工数が必要となる。これらのビット数の違う製品を、１つのチップとして設計生産する方が、設計効率がよく、生産管理もしやすく、コスト低減効果が得やすい。そのためボンディングオプションや、ヒューズオプションを設けた１つのチップとして製造し、ｘ８品、ｘ１６品、ｘ３２品のいずれかとして機能動作させることが考えられる。
【０００４】
しかしながら、汎用ＤＲＡＭにおいては、ＢＧＡにおける半田ボールの配置と半田ボールへの信号割付がＪＥＤＥＣ（Joint Electron Device Engineering Council）と呼ばれる国際的な組織で標準化され、ＤＲＡＭベンダー間で共通化されている。従って複数の多ビット品を１つのチップで共用する場合にも、それぞれのビット品において標準化されたボール配置とする必要がある。標準化されたボール配置は、後述するようにｘ８品とｘ１６品のボール配置は似通っているが、ｘ３２品のボール配置は異なっている。具体的には、ｘ１６品と、ｘ３２品のデータストローブ信号対（ＤＱＳとＤＱＳＢ）のボール配置が大きく異なる。そのためチップのパッド電極として２列にパッドを配列した場合には、ｘ１６品と、ｘ３２品のデータストローブ信号対（ＤＱＳとＤＱＳＢ）の配線ができず、パッケージ基板の設計が不可能になるという問題がある。従って、従来はｘ８品とｘ１６品が１つのチップとして共用され、ｘ３２品は別チップとして設計生産されていた。
【０００５】
以下、図１〜４を用いて従来の半導体装置の問題点について説明する。図１及び図２は、ＪＥＤＥＣで規格化されたダブルデータレート２（Double Data Rate ２：以下、ＤＤＲ２と略記する）のｘ３２品と、ｘ１６品のファインピッチボールグリッドアレイ（Fine pitch Ball Grid Array：以下、ＦＢＧＡと略記する）パッケージの半田ボール（以下、ボールと略記することがある）の配置例を示している。図３及び図４は、図１、２のボール配置で、同じ半導体チップを用いた場合のｘ３２品と、ｘ１６品のボールとパッド電極との結線例を模式的に示した図である。
【０００６】
図１〜４に示すようにＦＢＧＡでは、外部との接続端子となる半田ボールが、縦方向、横方向に、それぞれ一定間隔毎にマトリクス状に配置されている。例えば図１においては、横方向には座標１〜４、９〜１２、縦方向には座標Ａ〜Ｓの交点に、それぞれ半田ボールが配置されている。従って半田ボールは、これらの交点の座標位置として表すことができる。また、半田ボールには、それぞれ信号ピンや電源ピンとして、信号名が割り付けられている。そのため半田ボールは、この半田ボール（ピン）に対して割り付けられた信号名で表記することもできる。半田ボールが配置されていない中央５〜８の領域は、その中心部の一部プリント基板が抉り取られて、開口部１０２となり、半田ボールと半導体チップのパッド電極間の接続用に利用される領域である。
【０００７】
図１に、ＤＤＲ２タイプのｘ３２品の半導体装置の裏面から見たボール配置図を示す。ｘ３２品の半導体装置は、１２８個の半田ボールを備えたＦＢＧＡパッケージが採用されている。パッケージ基板１０１の表面には、半導体チップが搭載されている。パッケージ基板１０１の中央の一部分は抉り取られ、開口部１０２が設けられている。この開口部１０２において、半導体チップのパッド電極１０３を含む一部分がパッケージ基板１０１の裏面側に露出している。ここでの半導体チップは、チップ面積を縮小しやすい２列のパッド電極１０３（パッドの総称としては１０３とし、パッドの列を区別する場合には左側を１０３＿１、右側を１０３＿２とする）を備えているものとする。
【０００８】
パッケージ基板１０１の裏面には、外部との接続端子となる半田ボール１０４と、ボンディングフィンガ１０５と、配線１０６とを備えている。配線１０６により、半田ボール１０４とボンディングフィンガ１０５とが接続される。さらに、パッケージ基板１０１のボンディングフィンガ１０５と、半導体チップのパッド電極１０３とがボンディングワイヤ１０７により接続される。このようにパッケージ基板のボール１０４と半導体チップのパッド１０３とが接続された後、ボンディングワイヤ１０７を含む開口部１０２を樹脂等で封止することで半導体装置が形成される。
【０００９】
ＤＤＲ２タイプのｘ３２品は、同時に入出力されるデータ数が３２ビットであることから３２本のデータ入出力信号ＤＱ０〜ＤＱ３１と、４対のデータストローブ信号対（ＤＱＳ０〜３、ＤＱＳ０〜３Ｂ）を備えている。このようにＤＤＲ２タイプにおけるデータストローブ信号は、８本のデータ入出力信号に対して１対の差動データストローブ信号が割り当てられている。そのため、８本ずつのデータ入出力信号グループ（ＤＱ０〜７、ＤＱ８〜１５、ＤＱ１６〜２３、ＤＱ２４〜３１）と、対応するデータストローブ信号対（ＤＱＳ０〜３、ＤＱＳ０〜３Ｂ）は、それぞれがグループとして配置される。
【００１０】
図１に示すｘ３２品は、データ入出力信号（ＤＱ）とデータストローブ信号対（ＤＱＳ、ＤＱＳＢ）のそれぞれのグループは、パッケージ基板の中心点に対して、おおよそ上下左右（中央線を２点鎖線で示す）対称の位置に配置されている。パッケージ基板の中心線は図に示すように、縦方向はボールのＨとＪとの中間、横方向はボール６と７の中間である。一般的に、パッケージ基板１０１の中心線を含む中央部に開口部１０２が設けられ、その開口部１０２の中心線に、半導体チップのパッド列の中心線を合わせてようにして、パッケージ基板と半導体チップとは貼り合わされている。図１では、半導体チップのパッド列が２列であることから、その２列のパッドの中間が開口部１０２の中心線に合うようにパッケージ基板と半導体チップとを貼り合わす。
【００１１】
図１において、最初の８本のデータ入出力信号（ＤＱ０〜７）グループと、対応するデータストローブ信号対（ＤＱＳ０、ＤＱＳ０Ｂ）はパッケージ基板の中心点に対して、左下側にグループとしてまとまって配置されている。さらに次のデータ入出力信号（ＤＱ８〜１５）グループとデータストローブ信号対（ＤＱＳ１、ＤＱＳ１Ｂ）とは、パッケージ基板の中心点に対して、右下側に配置されている。このように、データ入出力信号とデータストローブ信号対のそれぞれ４つのグループは、おおよそパッケージ基板の上下左右対称の位置に配置されている。
【００１２】
図２に示すＤＤＲ２タイプのｘ１６品は、８４個の半田ボールを備えたＦＢＧＡである。図２には半導体装置の裏面から見たボール配置図を示し、開口部１０２やパッド電極１０３、配線等の接続方法は図１と同様であることから図示を省略している。ｘ１６品は、同時に入出力されるデータ数が１６ビットであることから１６本のデータ入出力信号ＤＱ０〜ＤＱ１５と、２対のデータストローブ信号対（ＬＤＱＳとＬＤＱＳＢ、ＵＤＱＳとＵＤＱＳＢ）を備えている。しかしながら、８本のデータ入出力信号と対応するデータストローブ信号対の２つのグループは、パッケージ基板の上下方向の中央から下側と、さらにその下側に配置されている。
【００１３】
下位ビットの８本のデータ入出力信号グループ（ＤＱ０〜７）と対応するデータストローブ信号対（ＬＤＱＳとＬＤＱＳＢ）は縦方向Ｅ〜Ｈのボール位置に配置されている。上位ビットの８本のデータ入出力信号グループ（ＤＱ８〜１５）と対応するデータストローブ信号対（ＵＤＱＳとＵＤＱＳＢ）とは縦方向Ａ〜Ｄの位置に配置されている。このように、パッケージ基板の左右上下の中央線（図において、２点鎖線で示す）に対し非対称で、下側領域にかたまって配置されている。特に２つのデータストローブ信号対はともに、パッケージ基板の右側の領域にかたまって配置されている。
【００１４】
ｘ３２品のデータストローブ信号対のボール配置では、４対のデータストローブ信号対（ＤＱＳ０〜３、ＤＱＳ０〜３Ｂ）のそれぞれが、パッケージ基板の左右上下に４分割され、ほぼ対称に配置されている。しかしｘ１６品のデータストローブ信号対のボール配置では、２対のデータストローブ信号対（ＬＤＱＳとＬＤＱＳＢ、ＵＤＱＳとＵＤＱＳＢ）が、パッケージ基板の上下方向で、下側部分をさらに２分割するように配置されている。このようにＪＥＤＥＣで規格化されたｘ３２品と、ｘ１６品のボール配置は、パッケージ基板の中心点に対して全く異なっている。このｘ３２品と、ｘ１６品を同じ半導体チップを使った場合の結線例の模式図を図３、４に示す。
【００１５】
以下本発明の観点は、同時に入出力されるデータビット数に関係し、特にデータストローブ信号対に関係する。従って、以下の説明は、データストローブ信号対の結線について図示、説明し、他の結線については図示およびその説明を省略する。そのため図３、４には、ｘ１６品のデータストローブ信号対が配置されている半導体装置の下側部分を示している。さらに半導体チップ１０８として、その輪郭を１点鎖線で示しているが、この半導体チップ１０８のチップサイズは特に限定されるものではない。
【００１６】
図３に示すｘ３２品のデータストローブ信号対（ＤＱＳ０Ｂ、ＤＱＳ０）のボール１０４の座標は（４、Ｃ）、（３、Ｄ）であり、データストローブ信号対（ＤＱＳ１Ｂ、ＤＱＳ１）のボール１０４の座標は（９、Ｃ）、（１０、Ｄ）である。以下の説明では、図におけるボールの位置を、左下を原点とした二次元として、図の横（Ｘ）方向を（１〜１２）、縦（Ｙ）方向を（Ａ〜Ｓ）に割り付けた座標軸（Ｘ、Ｙ）として表示する。データストローブ信号対（ＤＱＳ０Ｂ、ＤＱＳ０）のボール１０４は、配線１０６によりそれぞれのボンディングフィンガ１０５に接続され、さらにボンディングワイヤ１０７により半導体チップ１０８の２列配置の左側の第１列目のパッド電極１０３＿１に接続される。このようにパッケージ基板の左側にあるボール１０４は、同じく左側にあるボンディングフィンガ１０５、パッド電極１０３に接続される。
【００１７】
データストローブ信号対（ＤＱＳ１Ｂ、ＤＱＳ１）のボール１０４も、同様に配線１０６によりそれぞれのボンディングフィンガ１０５に接続され、さらにボンディングワイヤ１０７により半導体チップ１０８の２列配置の右側の第２列目のパッド電極１０３＿２に接続される。このようにパッケージ基板の右側にあるボール１０４は、同じく右側にあるボンディングフィンガ１０５、パッド電極１０３に接続される。さらに図示していないデータストローブ信号対（ＤＱＳ２とＤＱＳ２Ｂ、ＤＱＳ３とＤＱＳ３Ｂ）も同様に接続できることは理解できるであろう。このようにデータストローブ信号対はセットとして、パッケージ基板１０１の中心線により分割されたそれぞれの領域（左下、右下、左上、右上）において、隣り合うボンディングフィンガ１０５、半導体チップのパッド電極１０３へ接続される。このようにボール１０４、ボンディングフィンガ１０５、パッド電極１０３が、分割された同じ領域に配置されている場合には接続できるものである。
【００１８】
図４に示すｘ１６品のデータストローブ信号対（ＬＤＱＳＢ、ＬＤＱＳ）のボール１０４の座標は（８、Ｅ）、（７、Ｆ）で、データストローブ信号対（ＵＤＱＳＢ、ＵＤＱＳ）のボール１０４の座標は（８、Ａ）、（７、Ｂ）である。データストローブ信号対（ＬＤＱＳＢ、ＬＤＱＳ）のボール１０４は、配線によりそれぞれのボンディングフィンガ１０５に接続され、さらにボンディングワイヤにより半導体チップ１０８の２列配置の右側の第２列目のパッド電極１０３＿２に接続される。このようにパッケージ基板の右側にあるボールは、同じく右側にあるボンディングフィンガ、パッド電極に接続することが可能である。
【００１９】
一方、データストローブ信号対（ＵＤＱＳＢ、ＵＤＱＳ）は、右側の領域のボール位置から反対側の左側の領域に配置されている２列配置の左側の第１列目のパッド電極１０３＿１に配線する必要がある。つまり、ボールが配置されている右下の領域から、中心線を横切って、左側の領域に配置されたボンディングフィンガやパッド電極に接続する必要がある。しかしながら、図示されるように右側領域にあるデータストローブ信号対（ＵＤＱＳ、ＵＤＱＳＢ）のボール１０４と、左側領域にある接続すべきボンディングフィンガ１０５の間には、例えばデータ入出力信号ＤＱ９からの配線１０６等が多数配線されている。そのため、右側領域にあるデータストローブ信号対（ＵＤＱＳ、ＵＤＱＳＢ）のボール１０４と、左側領域にある接続すべきボンディングフィンガ１０５との間を配線することができないという問題がおこる。
【００２０】
このような、右側領域にあるボール１０４と、左側領域にあるパッド電極１０３＿１との間を配線するためには、他の手法も考えられる。例えば、左側に配置された第１列目のパッド電極１０３＿１に接続されるボンディングフィンガを右側に配置された第２列目のパッド電極１０３＿２に接続されるボンディングフィンガと同じく、右側の列に配置することが考えられる。しかしこの場合には、他のボンディングワイヤとショートするために、左側に配置された第１列目のパッド電極１０３＿１用のボンディングフィンガを、右側に配置された第２列目のパッド電極１０３＿２に接続されるボンディングフィンガと同じ列に配置することはできない。
【００２１】
このように、ＤＤＲ２タイプのＤＲＡＭにおいて、ｘ１６品とｘ３２品の半導体チップを共用しようとした場合には、図４に示すようにｘ１６品は、配線することができないという問題がある。
【００２２】
異なるビット構成品を同一のチップを共用して構成する先行技術として、特開２００７−９５９１１号公報（特許文献１）がある。特許文献１は、ＤＤＲ３タイプで、パッド電極配列が１列である半導体装置において、ｘ４／ｘ８／ｘ１６品を同一のチップで共用するための技術が開示されている。特許文献１の半導体装置は、ｘ１６品のＤＱ系上位ビット側パッド電極領域に、ｘ８品のＤＱ系パッド電極配列が実現できるように電源／ＧＮＤ系の追加パッド電極を設けている。しかし、特許文献１は、ＤＤＲ３タイプにおける電源／ＧＮＤ系のパッド電極に対する対策であり、ＤＤＲ２については何ら記載されていない。ＤＤＲ２と３では、標準規格（ＪＥＤＥＣ）で定められたパッケージのボール配置が異なる。従って、ＤＤＲ２とＤＤＲ３では、標準規格（ＪＥＤＥＣ）で定められたパッケージのボール配置は全く異なるものである。
【先行技術文献】
【特許文献】
【００２３】
【特許文献１】特開２００７−９５９１１号号公報
【発明の概要】
【発明が解決しようとする課題】
【００２４】
上記したように半導体装置において、同時に入出力されるデータビット数の違う製品を、コスト低減のために１つのチップで共用して、設計生産することが望まれている。しかしながら、標準規格（ＪＥＤＥＣ）で定められたパッケージのボール配置は、ビット数によりデータストローブの信号ボールの配置領域と異なる。そのため、パッケージのボールが配置された領域と半導体チップのパッド電極の配置領域が異なることになる。そのため標準規格で定められたボール配置では、パッケージのボールと半導体チップのパッド電極との間が配線できなくなり、ビット数の違う製品を、１つのチップで共用化することができないという問題がある。
【００２５】
本発明は、複数のパッド電極がチップの中央部に少なくとも２列に配列された半導体チップを有する半導体装置であって、データ入出力数が８、１６、３２ビットのいずれにも変更可能とする半導体装置を提供するものである。
【課題を解決するための手段】
【００２６】
本発明の１つの視点によれば、同時に入出力されるデータ入出力数が８、１６、３２ビットのいずれかに変更可能で、複数のパッド電極がチップの中央部に少なくとも２列に配列された半導体チップを有する半導体装置であって、前記複数のパッド電極の中の所定のパッド電極が、データ入出力数が１６ビットのときのみに使用される１６ビット専用のパッド電極と、データ入出力数が３２ビットのときのみに使用される３２ビット専用のパッド電極と、を備えたことを特徴とする半導体装置が得られる。
【発明の効果】
【００２７】
複数のパッド電極がチップの中央部に少なくとも２列に配列された半導体チップを有する半導体装置では、異なるビット構成品（例えば、ｘ１６品とｘ３２品）において半導体チップを共用した場合には、配線が不可能となり、チップの共用ができないという問題がある。
【００２８】
本発明によれば、異なるビット構成品において、半導体チップのパッド領域と、パッケージ基板のボール配置領域が、パッケージ基板の中心線に対して左右異なり配線できない場合には、それぞれのビット構成品のボール配置領域と同じ側に専用のパッドを設ける。ボール配置と同じ領域に専用のパッドを設けることでボールとパッド間の配線が可能となり、１つの半導体チップで、データ入出力数が８、１６、３２ビットのいずれにも変更可能な半導体装置が得られる。
【図面の簡単な説明】
【００２９】
【図１】ＪＥＤＥＣで標準化されたＤＤＲ２、ｘ３２品のボール配置例の図である。
【図２】ＪＥＤＥＣで標準化されたＤＤＲ２、ｘ１６品のボール配置例の図である。
【図３】図１のボール配置で、ボールと２列配置のパッド電極間の配線例を示す図である。
【図４】図２のボール配置で、ボールと２列配置のパッド電極間の配線例を示す図である。
【図５】本発明のＤＤＲ２、ｘ３２品におけるボールと２列配置のパッド電極間の配線例を示す図である。
【図６】本発明のＤＤＲ２、ｘ１６品におけるボールと２列配置のパッド電極間の配線例を示す図である。
【図７】ＪＥＤＥＣで標準化されたＤＤＲ２、ｘ８品のボール配置例の図である。
【発明を実施するための形態】
【００３０】
本発明の最良の実施形態について、図面を参照して詳細に説明する。図５には、本発明のＤＤＲ２、ｘ３２品におけるボールと２列配置のパッド電極間の配線例を示す。図６には、本発明のＤＤＲ２、ｘ１６品におけるボールと２列配置のパッド電極間の配線例を示す。これらの図５、６においても、図３、４と同様に、データストローブ信号対に関係する半導体装置における下側領域のみを図示し、説明する。
【００３１】
図５には、本発明のＤＤＲ２、ｘ３２品におけるボールと２列配置のパッド電極間の配線例を示す。ＤＤＲ２、ｘ３２品のボール配置は、図１に示すようにＪＥＤＥＣにより標準化されている。ｘ３２品の４つのデータストローブ信号対（ＤＱＳ０〜３Ｂ、ＤＱＳ０〜３）は半導体パッケージの中心点に対し上下左右の左上、左下、右上、右下の４つの領域に分配されている。図５に示すように、そのうちの１つのデータストローブ信号対（ＤＱＳ０Ｂ、ＤＱＳ０）のボール１０４は、中心点に対し左下領域の（４、Ｃ）、（３、Ｄ）の座標位置に配置されている。データストローブ信号対（ＤＱＳ１Ｂ、ＤＱＳ１）のボール１０４は、中心点に対し右下領域の（９、Ｃ）、（１０、Ｄ）の座標位置に配置されている。
【００３２】
ボールと２列配置のパッド電極間の配線例を示す図５と図３の違いは、右下領域の遠端部に、２つのパッド電極１０３と２つのボンディングフィンガ１０５が追加されていることである。この追加されたパッド電極、ボンディングフィンガは、１６ビット専用であることからパッド電極１０３＿１６、ボンディングフィンガ１０５＿１６と呼称する。同様に、データストローブ信号対（ＤＱＳ０Ｂ、ＤＱＳ０）が接続されるパッド電極、ボンディングフィンガは、３２ビット専用であることからパッド電極１０３＿３２、ボンディングフィンガ１０５＿３２と呼称することにする。左下領域のデータストローブ信号対（ＤＱＳ０Ｂ、ＤＱＳ０）のボール１０４は、配線１０６によりそれぞれのボンディングフィンガ１０５＿３２に接続され、さらにボンディングワイヤ１０７により半導体チップ１０８の２列配置の左側の第１列目のパッド電極１０３＿３２にそれぞれ接続される。このようにパッケージ基板の左側にあるデータストローブ信号対のボールは、同じく左側にあるボンディングフィンガ、パッド電極に接続される。
【００３３】
データストローブ信号対（ＤＱＳ１Ｂ、ＤＱＳ１）のボール１０４も、同様に配線１０６によりそれぞれのボンディングフィンガ１０５に接続されている。さらにボンディングワイヤ１０７により半導体チップ１０８の２列配置の右側の第２列目のパッド電極１０３＿２に接続される。このようにパッケージ基板の右側にあるボールは、同じく右側にあるボンディングフィンガ、パッド電極に接続することができる。さらに図示していないデータストローブ信号対（ＤＱＳ２とＤＱＳ２Ｂ、ＤＱＳ３とＤＱＳ３Ｂ）も同様に接続できることは理解できるであろう。このようにデータストローブ信号対はセットとして、パッケージ基板１０１の中心線により分割されたそれぞれの領域（左下、右下、左上、右上）において、隣り合うボンディングフィンガ１０５、半導体チップのパッド電極１０３へ接続される。このようにボール１０４、ボンディングフィンガ１０５、パッド電極１０３が、分割された同じ領域（左下、右下、左上、右上）に配置されている場合には接続することができる。
【００３４】
このように図５のｘ３２品においては、追加されたボンディングフィンガ１０５＿１６、パッド電極１０３＿１６は使用されていない。ｘ３２品のデータストローブ信号対（ＤＱＳ０Ｂ、ＤＱＳ０）は、ボンディングフィンガ１０５＿３２、パッド電極１０３＿３２にそれぞれ接続されている。データストローブ信号対（ＤＱＳ１Ｂ、ＤＱＳ１）はボンディングフィンガ１０５、パッド電極１０３にそれぞれ接続されている。ｘ３２品のデータストローブ信号対は、図３と同じボンディングフィンガ、パッド電極にそれぞれ接続されている。
【００３５】
一方、図６には、本発明のＤＤＲ２、ｘ１６品におけるボールと２列配置のパッド電極間の配線例を示す。図６に示すｘ１６品の下位ビット用のデータストローブ信号対（ＬＤＱＳＢ、ＬＤＱＳ）のボール１０４は座標（８、Ｅ）、（７、Ｆ）に配置され、上位ビット用のデータストローブ信号対（ＵＤＱＳＢ、ＵＤＱＳ）のボール１０４は座標（８、Ａ）、（７、Ｂ）に配置されている。データストローブ信号対（ＬＤＱＳＢ、ＬＤＱＳ）のボール１０４は、配線によりｘ３２品と同じボンディングフィンガに接続される。さらにボンディングワイヤにより半導体チップ１０８のｘ３２品と同じ２列配置の右側の第２列目のパッド電極１０３＿２に接続される。このようにｘ１６品の下位ビットのデータストローブ信号対（ＬＤＱＳＢ、ＬＤＱＳ）のボール１０４は、ｘ３２品のデータストローブ信号対（ＤＱＳ１Ｂ、ＤＱＳ１）と同じボンディングフィンガ、パッド電極に接続される。
【００３６】
一方、上位ビット用のデータストローブ信号対（ＵＤＱＳＢ、ＵＤＱＳ）のボール１０４は、本発明で追加された１６ビット専用のボンディングフィンガ１０５＿１６、パッド電極１０３＿１６に接続される。データストローブ信号対（ＵＤＱＳＢ、ＵＤＱＳ）のボール１０４とボンディングフィンガ１０５＿１６との間は配線により、ボンディングフィンガ１０５＿１６パッド電極１０３＿１６との間はボンディングワイヤにより接続される。この図６では、データストローブ信号対（ＵＤＱＳＢ、ＵＤＱＳ）のボール１０４と同じ右側領域の近傍にボンディングフィンガ１０５＿１６、パッド電極１０３＿１６が追加されている。そのため、図４で示したようにデータ入出力信号ＤＱ９の配線と交差することなく、データストローブ信号対（ＵＤＱＳＢ、ＵＤＱＳ）のボール１０４と、ボンディングフィンガ１０５＿１６、パッド電極１０３＿１６とは接続することができる。また、ボンディングフィンガ１０５＿１６、パッド電極１０３＿１６とも同じ右側の領域にあることから、ボンディングフィンガとパッド電極間を接続するボンディングワイヤが他のボンディングワイヤとショートする虞もない。
【００３７】
このように、ｘ１６品の下位ビット用のデータストローブ信号対（ＬＤＱＳＢ、ＬＤＱＳ）のボール１０４は、ｘ３２品のデータストローブ信号対（ＤＱＳ１Ｂ、ＤＱＳ１）と同じボンディングフィンガ１０５、パッド電極１０３に接続される。さらに、上位ビット用のデータストローブ信号対（ＵＤＱＳＢ、ＵＤＱＳ）のボール１０４は、１６ビット専用のボンディングフィンガ１０５＿１６、パッド電極１０３＿１６に接続される。この場合には、ｘ３２品のデータストローブ信号対（ＤＱＳ０Ｂ、ＤＱＳ０）用のボンディングフィンガ１０５＿３２、パッド電極１０３＿３２は使用されない。
【００３８】
このようにボンディングフィンガ１０５＿３２、パッド電極１０３＿３２は３２ビット品専用のボンディングフィンガ、パッド電極であり、ボンディングフィンガ１０５＿１６、パッド電極１０３＿１６は１６ビット品専用のボンディングフィンガ、パッド電極である。ｘ１６品、ｘ３２品専用のパッド電極、ボンディングフィンガを備えることで、ｘ１６品、ｘ３２品を共通のチップとすることができる。例えば、共通の半導体メモリチップとしてデータストローブ信号用の回路をｘ１６品専用と、ｘ３２品専用との両方のパッド電極にヒューズ等を使って接続させる。ｘ１６品の場合にはｘ３２品専用のパッド電極１０３＿３２側に接続するヒューズを切断する。逆にｘ３２品の場合にはｘ１６品専用のパッド電極１０３＿１６側に接続するヒューズを切断する。このように共通の半導体メモリチップとして製造し、その後のウェーハチェック工程で、ヒューズ等によりビット構成を切り替え、ｘ１６品と、ｘ３２品のいずれかとして機能動作させる。しかしこれらのｘ１６品と、ｘ３２品の切り替え方法は特に限定されるものではなく、他の方法で切り替えることができる。
【００３９】
また同時に入出力されるデータビット数が８ビット構成のＪＥＤＥＣで標準化されたボール配置例を図７に示す。ｘ８品は６０個の半田ボールを備えたＦＢＧＡである。図７のボール配置としては、図２のｘ１６品のボール配置と比べて、縦方向のＡ〜Ｄがなくなり、Ｅ〜Ｒのボール配置がそのまま、Ａ〜Ｌのボール配置となったＦＢＧＡである。ｘ８品のデータストローブ信号対（ＤＱＳＢ、ＤＱＳ）は、ｘ１６品の下位ビット用のデータストローブ信号対（ＬＤＱＳＢ、ＬＤＱＳ）と実質同じである。従って、ｘ８品とｘ１６品とは共通の半導体メモリチップが利用できることは、容易に理解できるであろう。さらにｘ１６品専用に追加したボンディングフィンガ１０５＿１６、パッド電極１０３＿１６は、上位の８ビットであることから、ｘ８品では使用されないで、ｘ１６品専用となる。また、ｘ３２品専用のボンディングフィンガ１０５＿３２、パッド電極１０３＿３２も、ｘ８品では使用されない。
【００４０】
本発明においては、異なるビット構成品（ｘ１６品とｘ３２品）において、半導体チップのパッド領域と、パッケージ基板のボール配置領域が、パッケージ基板の中心線に対して左右異なる場合には、このボール配置領域と同じ側に専用のパッドを設ける。このようにパッケージ基板の中心点に対し、基板のボールと半導体チップのパッドとが左右の同じ領域になるように、ｘ１６品、ｘ３２品専用のボンディングフィンガ、パッド電極を設ける。ボールとボンディングフィンガ、パッド電極とが同じ左右の領域となることで、ボールとパッド間の配線が可能となり、ｘ１６品とｘ３２品との半導体メモリチップを共用化することが可能となる。本発明によれば、複数のパッド電極がチップの中央部に少なくとも２列に配列された半導体チップを有する半導体装置であって、同じ半導体チップを用いて、データ入出力数が８、１６、３２ビットのいずれにも変更可能とする半導体装置を得られる。
【００４１】
以上、実施形態例を参照して本願発明を説明したが、本願発明は上記の実施形態例に限定されるものではない。本願発明の構成や詳細には、本願発明のスコープ内で様々な変更をすることができる。
【符号の説明】
【００４２】
１０１ パッケージ基板
１０２ 開口部
１０３、１０３＿１、１０３＿２、１０３＿１６、１０３＿３２ パッド電極
１０４ 半田ボール（ピン）
１０５、１０５＿１６、１０５＿３２ ボンディングフィンガ
１０６ 配線
１０７ ボンディングワイヤ
１０８ 半導体チップ
【特許請求の範囲】
【請求項１】
同時に入出力されるデータ入出力数が８、１６、３２ビットのいずれかに変更可能で、複数のパッド電極がチップの中央部に少なくとも２列に配列された半導体チップを有する半導体装置であって、
前記複数のパッド電極の中の所定のパッド電極が、データ入出力数が１６ビットのときのみに使用される１６ビット専用のパッド電極と、データ入出力数が３２ビットのときのみに使用される３２ビット専用のパッド電極と、を備えたことを特徴とする半導体装置。
【請求項２】
前記３２ビット専用のパッド電極と、前記１６ビット専用のパッド電極とは、前記複数のパッド電極が少なくとも２列に配列されたパッド電極列の異なる列に、それぞれ配置されたことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記３２ビット専用のパッド電極と、前記１６ビット専用のパッド電極とは、差動データストローブ信号用の１対のパッド電極であり、前記３２ビット専用及び１６ビット専用の差動データストローブ信号用のそれぞれ１対のパッド電極同士は、パッド電極列が同じ列で、隣り合う位置に配置されたことを特徴とする請求項１又は請求項２に記載の半導体装置。
【請求項４】
前記３２ビット専用のパッド電極は、第１の列で隣り合う位置に配置された差動データストローブ信号用の１対のパッド電極であり、前記１６ビット専用のパッド電極は、前記第１の列とは異なる第２の列で、遠端の隣り合う位置に配置された差動データストローブ信号用の１対のパッド電極であることを特徴とする請求項１乃至請求項３のいずれかに記載の半導体装置。
【請求項５】
前記３２ビット専用のパッド電極と、前記１６ビット専用のパッド電極とは、それぞれ専用のボンディングフィンガを備えたことを特徴とする請求項１乃至請求項４のいずれかに記載の半導体装置。
【請求項６】
前記半導体メモリチップは、ＤＤＲ２タイプのダイナミックランダムアクセスメモリチップであることを特徴とする請求項１乃至請求項５のいずれかに記載の半導体装置。
【請求項１】
同時に入出力されるデータ入出力数が８、１６、３２ビットのいずれかに変更可能で、複数のパッド電極がチップの中央部に少なくとも２列に配列された半導体チップを有する半導体装置であって、
前記複数のパッド電極の中の所定のパッド電極が、データ入出力数が１６ビットのときのみに使用される１６ビット専用のパッド電極と、データ入出力数が３２ビットのときのみに使用される３２ビット専用のパッド電極と、を備えたことを特徴とする半導体装置。
【請求項２】
前記３２ビット専用のパッド電極と、前記１６ビット専用のパッド電極とは、前記複数のパッド電極が少なくとも２列に配列されたパッド電極列の異なる列に、それぞれ配置されたことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記３２ビット専用のパッド電極と、前記１６ビット専用のパッド電極とは、差動データストローブ信号用の１対のパッド電極であり、前記３２ビット専用及び１６ビット専用の差動データストローブ信号用のそれぞれ１対のパッド電極同士は、パッド電極列が同じ列で、隣り合う位置に配置されたことを特徴とする請求項１又は請求項２に記載の半導体装置。
【請求項４】
前記３２ビット専用のパッド電極は、第１の列で隣り合う位置に配置された差動データストローブ信号用の１対のパッド電極であり、前記１６ビット専用のパッド電極は、前記第１の列とは異なる第２の列で、遠端の隣り合う位置に配置された差動データストローブ信号用の１対のパッド電極であることを特徴とする請求項１乃至請求項３のいずれかに記載の半導体装置。
【請求項５】
前記３２ビット専用のパッド電極と、前記１６ビット専用のパッド電極とは、それぞれ専用のボンディングフィンガを備えたことを特徴とする請求項１乃至請求項４のいずれかに記載の半導体装置。
【請求項６】
前記半導体メモリチップは、ＤＤＲ２タイプのダイナミックランダムアクセスメモリチップであることを特徴とする請求項１乃至請求項５のいずれかに記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２０１１−１７１４８０（Ｐ２０１１−１７１４８０Ａ）
【公開日】平成２３年９月１日（２０１１．９．１）
【国際特許分類】
【出願番号】特願２０１０−３３３９８（Ｐ２０１０−３３３９８）
【出願日】平成２２年２月１８日（２０１０．２．１８）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
【公開日】平成２３年９月１日（２０１１．９．１）
【国際特許分類】
【出願日】平成２２年２月１８日（２０１０．２．１８）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
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