【課題】過電流に対して内部回路を保護する半導体集積回路装置を提供することを目的としている。
【解決手段】多層配線構造を有する半導体集積回路装置であって、半導体集積回路装置の内部にある内部回路と半導体集積回路装置の外部にある外部回路とを接続するために半導体集積回路装置の内部に設けられたパッドパターンにおいて、第１の配線層と、第１の配線層が形成されている層とは別の層に形成されている第２の配線層と、第１の配線層と第２の配線層を接続するビアと、を備え、第２の配線層にヒューズパターンが形成されており、ヒューズパターンを経由して内部回路と外部回路とを電気的に接続する。 （もっと読む）

【課題】積層チップシステムにおいて、各チップのＩＯ回路の大きさを、そのドライブ能力やＥＳＤ耐性能力を維持した上で、従来のサイズから縮小し、積層システムでは積層数に応じてＩＯ数を変化させることができる半導体装置を提供する。
【解決手段】積層チップシステムにおいて、各チップは、各ＩＯ用の貫通ビア接続用パッド２０１に接続するＩＯ回路２０２、スイッチ回路２０６にてＩＯチャネル２０７を構成し、このＩＯチャネル２０７を最大積層予定数のＩＯチャネル分まとめて接続してＩＯグループを構成し、このＩＯグループを１個以上持つ。各ＩＯ用の貫通ビア接続用パッド２０１は、貫通ビアにて別層のチップの同一位置のＩＯ端子と接続される。インターポーザにおいては、実際の積層数が最大積層予定数に満たない場合はインターポーザ上で隣接するＩＯグループ内のＩＯ用の接続用パッドが導体で接続されている。 （もっと読む）

【課題】チップ面積が小さく低コストで誤動作が発生し難い半導体チップを提供する。
【解決手段】半導体チップ１をパッケージ３に搭載する場合は８０個のパッドＰＡをパッケージ３の８０個の端子ＴＡに接続し、半導体チップ１をパッケージ５に搭載する場合は１００個のパッドＰＡ，ＰＢ，ＰＣをパッケージ５の１００個の端子ＴＡに接続する。半導体チップ１の内部回路は、電極Ｅ１，Ｅ２が絶縁されている場合は８０端子のマイクロコンピュータ４として動作し、電極Ｅ１，Ｅ２がボンディングワイヤＷの端部によって短絡されている場合は１００端子のマイクロコンピュータ４として動作する。したがって、パッケージの端子数を設定する専用パッドが不要となる。 （もっと読む）

【課題】抵抗値が制御されることができる抵抗素子を有する半導体装置を提供する。
【解決手段】半導体装置は、半導体基板１０１と、絶縁膜１４ｂと、半導体素子と、抵抗素子４ｔとを有する。絶縁膜１４ｂは半導体基板１０１の少なくとも一部を被覆している。半導体素子は、半導体基板１０１の一部からなるチャネル領域と、電極とを有する。抵抗素子４ｔは、電極を流れる電流に対する抵抗となるように電極と電気的に接続され、かつ絶縁膜１４ｂを介して半導体基板１０１上に設けられている。抵抗素子４ｔは半導体領域を含む。半導体基板１０１と抵抗素子４ｔとの間の電位差により半導体領域に空乏層が生じる。 （もっと読む）

【課題】差動伝送方式を採用した半導体装置の試験で行われるＴＤＲタイミング測定の校正精度の低減を抑制すること。
【解決手段】複数のプローブ針を有し、プローブ針を半導体装置の電極パッドと接続させて所定の試験を行うためのプローブカードであって、互いに異なる電極パッドＰ１及びＰ２に接続するよう配置され、対となっている差動信号入力用の第１及び第２のプローブ針１ａ及び２ａと、互いに異なる電極パッドＰ１及びＰ２に接続するよう配置された第３及び第４のプローブ針１ｂ乃至２ｂ´と、第３及び第４のプローブ針１ｂ乃至２ｂ´各々と接続して、第３及び第４のプローブ針１ｂ乃至２ｂ´を導通させる配線３及び抵抗部材ＲＴと、を有し、第３及び第４のプローブ針１ｂ乃至２ｂ´、配線３及び抵抗部材ＲＴは電気的にフローティングな状態となっている。 （もっと読む）

【課題】スタックエラーを測定することのできる三次元集積回路を提供する。
【解決手段】三次元集積回路１００は、第１ウェハ１１０および第２ウェハ１２０を含む。第１ウェハ１１０は、第１導電パターン１１２を含む。第２ウェハ１２０は、第２導電パターン１２２を含み、第１導電パターン１１２に電気接続される。第１ウェハ１１０と第２ウェハ１２０の間の変位は、第１導電パターン１１２と第２導電パターン１２２の抵抗に基づいて決定される。 （もっと読む）

【課題】半導体素子を、より小型化することができる半導体装置、当該半導体素子、及び基板を得る。
【解決手段】半導体素子１２は、階調電圧を出力する半導体素子内部出力部３０Ｃ，３０Ｄ（第１及び第２の階調電圧出力部）と、半導体素子内部出力部３０Ｃの周辺に配置され、半導体素子内部出力部３０Ｃに電源を供給する第１の電源端子電極５２ａと、半導体素子内部出力部３０Ｄの周辺に配置され、半導体素子内部出力部３０Ｄに電源を供給する第２の電源端子電極５２ａと、を備え、基板１８は、半導体素子内部出力部３０Ｃ，３０Ｄの両方に共通して接続され、半導体素子１２の下側に設けられた共通接続部９４（第１の配線パターン）と、共通接続部９４と外部入力端子（２２）とを電気的に接続するインピーダンス調整部９６（第２の配線パターン）と、を備える。 （もっと読む）

【課題】トランジスタのゲートへの電流を防ぐ。
【解決手段】ノーマリーオン型の第１トランジスタと、ドレインが、第１トランジスタのソースと接続され、第１トランジスタとカスコード接続されたノーマリーオフ型の第２トランジスタと、第２トランジスタのソースと第１トランジスタのゲートとの間に設けられた、第２トランジスタのソースから第１トランジスタのゲートへと流れる電流を抑制する第１電流抑制部とを備えるトランジスタ回路を提供する。 （もっと読む）

【課題】パッド下のクラックによるショート不良が抑制された半導体装置を提供する。
【解決手段】パッド開口部１８ａの下の層間絶縁膜１６はコンタクト１７で囲われているので、ワイヤボンディング時に生じたパッド開口部１８ａの下の層間絶縁膜１６のクラックはコンタクト１７の外周縁１７ａよりも外側に入らない。よって、クラックを通し、パッド開口部１８ａは、外周縁１７ａよりも外側のアルミやポリシリコンなどの金属膜や拡散層とショートしない。 （もっと読む）

【課題】半導体層を用いた素子を配線層間に形成し、かつ、ゲート電極の材料を、配線の材料以外の導電体にする。
【解決手段】第１配線層１５０の表層には、第１配線２１０が埋め込まれている。第１配線２１０上には、ゲート電極２１８が形成されている。ゲート電極２１８は、第１配線２１０に接続している。ゲート電極２１８は、第１配線２１０とは別工程で形成されている。このため、ゲート電極２１８を第１配線２１０とは別の材料で形成することができる。そしてゲート電極２１８上には、ゲート絶縁膜２１９及び半導体層２２０が形成されている。 （もっと読む）

【課題】チップサイズの増大を抑えつつ、多数の配線間の時定数を一致させる。
【解決手段】半導体装置は、第１のサイズを持つ第１の外部端子と、第１のサイズよりも小さな第２のサイズを持つ複数の第２の外部端子と、第１の外部端子及び複数の第２の外部端子が、前記第１のサイズを基準として配列される外部端子領域と、外部端子領域に隣接して形成され、複数の第２の外部端子にそれぞれ対応付けられる複数の回路と、複数の第２の外部端子とそれら対応付けられた複数の回路との間をそれぞれ接続する複数の配線とを備える第１のチップを含む。複数の第２の外部端子及びそれらに接続された複数の配線は複数のインタフェースを構成し、複数のインタフェースの夫々は、互いに実質的に等しい時定数を持つように、時定数を調整する調整部を少なくとも一つ含む。調整部の少なくとも一部は、外部端子領域内の第１のサイズと第２のサイズとの差により生じるマージン領域に配置される。 （もっと読む）

【課題】 より簡易な設計手法で作製可能なテスト回路を提供する。
【解決手段】 テスト回路１００は、基板と、基板上に形成された配線部及び被試験デバイス部１０とを備える構成とする。テスト回路１００では、被試験デバイス本体のパターン形成面内における回転中心位置Ｏと複数の接続電極１３ａ〜１３ｄのそれぞれとを結ぶ直線Ｌ１の延在方向が、配線２１の延在方向に対して所定の角度で傾いている。さらに、被試験デバイス本体及び複数の接続電極１３ａ〜１３ｄをパターン形成面内で９０度回転させた際にも、複数の接続電極１３ａ〜１３ｄ及び複数の配線２１〜２４間の接続が維持されるような位置に複数の接続電極１３ａ〜１３ｄが配置される。 （もっと読む）

【課題】本発明は、発振電力を吸収する抵抗の抵抗値を容易に制御できる電力増幅器を提供することを目的とする。
【解決手段】本願の発明に係る電力増幅器１０は、複数のトランジスタセルが形成された半導体基板１２と、該半導体基板上に形成された、該複数のトランジスタセルのドレイン電極４０と、該半導体基板上に該ドレイン電極と接続されるように形成された、ドレインパッド４２と、該半導体基板に、該ドレインパッドに沿って該ドレインパッドと接するように形成されたイオン注入抵抗４４と、該半導体基板上に該イオン注入抵抗を介して該ドレインパッドと接するように形成されたフローティング電極４６と、該半導体基板の外部に形成された出力整合回路１６と、該ドレインパッドと該出力整合回路を接続する配線１８ａ,１８ｂ,１８ｃ,１８ｄと、を備える。 （もっと読む）

【課題】Ｙ方向に隣接する２つの回路ブロックに対しＸ方向に延在する制御線からタイミング信号を同時に供給する。
【解決手段】例えば、Ｙ方向に配列されたポートＰＴ１，ＰＴ２と、ポートＰＴ１，ＰＴ２にそれぞれ接続された回路Ｃ１，Ｃ２と、Ｘ方向に延在し回路Ｃ１，Ｃ２それぞれに含まれるサブ回路ＳＣ１，ＳＣ２を共通に制御する制御線ＣＴＬ１を備える。サブ回路ＳＣ１，ＳＣ２のＹ方向における中間座標である座標Ｙ１は、ポートＰＴ１，ＰＴ２のＹ方向における中間座標Ｙ０とは異なる。制御線ＣＴＬ１からサブ回路ＳＣ１，ＳＣ２へのＹ方向における距離は互いに等しい。本発明によれば回路Ｃ１，Ｃ２の動作タイミングを正確に一致させることが可能となる。しかも、複数の制御線を必要とする場合であっても、制御線ごとに対応するサブ回路までの距離を一定とすることが可能となる。 （もっと読む）

【課題】素子特性を悪化させず、アクティブ領域を終端領域に対して、簡単な方法により電気的に独立させることができ、さらには素子サイズの小型化を図ることができる半導体装置およびその製造方法を提供すること。
【解決手段】エピタキシャル層２３のアクティブ領域１２と終端領域１１との間に、エピタキシャル層２３の表面２４を形成するように、当該表面２４に沿って全体にわたって形成されたチャネル層２６を、ゲートトレンチ２８の深さＤ_１と同じ深さＤ_２を有するアイソレーショントレンチ３９で分断する。互いに同じ深さのゲートトレンチ２８およびアイソレーショントレンチ３９は、同一のエッチング工程で形成される。 （もっと読む）

【課題】被駆動素子に対する補正データを記憶する補正データメモリ（ＭＥＭ）を少ない素子で構成する。
【解決手段】補正データメモリ（ＭＥＭ）が、第１及び第２のインバータ（２２４、２２３）で構成されるメモリセルと、第１のインバータ（２２４）の入力端子に接続され、メモリセルへデータを伝達する第１導電形の第１のスイッチ素子（２３１，２３２）と、第１のインバータ（２２４）の出力端子と、グランドの間に接続された第１導電形の第２のスイッチ素子（５００）とを備え、第１のインバータの出力端子が第２のインバータの入力端子に接続され、第２のインバータの出力端子が第１のインバータの入力端子に接続されている。 （もっと読む）

【課題】半導体集積回路において、ダイシング時の保護膜の剥離を抑制しつつ保護膜の密着性を確保し、チップサイズの小型化を実現する。
【解決手段】半導体集積回路は、スクライブ領域２近傍に形成されたシールリング３と、パッド４と、シールリング３とパッド４との間に形成された配線５と、シールリング３と、ダミーパターン８と、保護膜６と、保護膜７とを備えている。保護膜７の終端縁９は、シールリング３とパッド４との間に位置しており、ダミーパターン８における配線５を挟んで互いに向かい合う部分の端部が、保護膜７の終端縁９を中心に半導体チップ１の周縁部側及び中央部側方向に５μｍの間隔以内に位置している。 （もっと読む）

【課題】高周波回路に於いては、トランジスタ等の能動素子間および能動素子と外部端子の間を直流的に遮断する必要がありため、ＭＩＭキャパシタ等が多用される。これらのＭＩＭキャパシタのうち、外部端子に接続されたものは、外部からの静電気の影響を受けやすく、静電破壊等の問題を発生しやすい。
【解決手段】本願発明は、半絶縁性化合物半導体基板上に形成された半導体集積回路装置であって、外部パッドに電気的に接続されたＭＩＭキャパシタの第１の電極は前記半絶縁性化合物半導体基板に電気的に接続されており、一方、前記ＭＩＭキャパシタの第２の電極は前記半絶縁性化合物半導体基板に電気的に接続されている。 （もっと読む）

【課題】製品組立後の経年劣化による接続不良を含め、簡単な構成で被実装基板との接続不良を検出する。
【解決手段】集積回路に、同一の電位が与えられる２以上の比較電圧用パッドと、比較電圧用パッドにかかる電圧を比較して、その比較結果に基づいて被実装基板との接続不良の有無を示す信号を出力する比較判別回路とを設け、比較判別回路において、少なくとも２つの比較電圧用パッドにかかる電圧の電位差が所定の値を超えた場合に、接続不良を示す信号を出力させる。 （もっと読む）

【課題】ＰＮ接合容量が小さい保護ダイオード及びこれを備えた半導体装置を提供する。
【解決手段】
第１領域と当該第１領域を囲う第２領域と当該第２領域を囲う第３領域とを備える半導体基板と、当該第２領域と当該第３領域との間に設けられた第１絶縁層と、当該第３領域に設けられた第１導電型半導体と、当該第２領域に設けられた第２導電型半導体と、当該第１領域に設けられた容量緩和層と、を備えている保護ダイオード。当該保護ダイオードと、これに接続された第１のパッドと、当該容量緩和層を有しない構造の保護ダイオードと、これに接続された第２のパッドと、を備えている半導体装置。 （もっと読む）