【課題】 半導体装置の小型化を可能にする。
【解決手段】 基板２１上のエピタキシャル層２２に、ゲート電極３２と、ｎ^-型オフセットドレイン領域３５、ｎ型オフセットドレイン領域３９およびｎ⁺型ドレイン領域４２からなるドレイン領域と、ｎ^-型ソース領域３６およびｎ⁺型ソース領域４３からなるソース領域とを有するＬＤＭＯＳＦＥを形成するとともに、ｎ型ウエル２７上に複数のショットキ電極５２を形成してショットキ電極５２およびｎ型ウエル２７間にショットキ接合を形成することでショットキダイオード素子を形成している。複数のショットキ電極５２はプラグ６３およびアノード電極７４を介して互いに電気的に接続されている。複数のショットキ接合部の間および両側に設けられたｎ⁺型半導体領域４４は、プラグ６３およびカソード電極７３を介して互いに電気的に接続されている。 （もっと読む）

【課題】 トランジスタの電気的特性に異常がある場合に、その不良解析に要する時間を短縮することができるようにしたトランジスタの製造プロセス評価方法及び、トランジスタの製造プロセス評価素子を提供する。
【解決手段】 ウエーハＷに形成されたＩＣチップ１００に含まれる代表的なＭＯＳトランジスタ１の製造プロセスを評価するための評価素子１０であって、ＭＯＳトランジスタ１と同一の製造プロセスによってウエーハＷに形成された通常のＭＯＳトランジスタ１０ａと、この製造プロセスからチャネルドープ工程だけを除いた不完全製造プロセスによって当該ウエーハＷに形成されたネイティブトランジスタ１０ｂと、を備えたものである。通常のＭＯＳトランジスタ１０ａの閾値等に異常があった場合に、その値とネイティブトランジスタ１０ｂの閾値等とを比較することで、その原因がチャネルドープ工程に有るか否かを容易に判断することができる。 （もっと読む）

【課題】少ない労力でプラズマチャージ量が基準値より多いか否かを評価することができるようにする。
【解決手段】プラズマチャージ評価基板を、半導体装置の製造工程で使用されるプラズマに曝露する工程と、プラズマチャージ評価基板を調べることにより、プラズマが基板に与えるプラズマチャージ量を評価する工程とを具備する。プラズマチャージ評価基板は、半導体基板１に形成された放電領域１ａと、半導体基板１上に形成された層間絶縁膜２と、層間絶縁膜２に形成され、放電領域１ａ上に位置する接続孔２ａと、層間絶縁膜２上に形成されたアンテナ用導電膜３と、層間絶縁膜２上に形成され、接続孔２ａを介してアンテナ用導電膜３と放電領域１ａとを接続するヒューズ用配線４とを備える。ヒューズ用配線４が溶断している場合には、プラズマチャージ量が基準値より多いと評価する。 （もっと読む）

【課題】 隣接する素子間に広がる空乏層を抑制し、相互に影響を与えないようにすることによって半導体素子間の間隔を狭くし、集積度を上げ、回路レイアウトの自由度の大きい半導体装置を提供する。
【解決手段】 半絶縁性基板上に、単一の導電型で形成された抵抗素子または電界効果トランジスタ素子が隣接している場合、隣接する両素子間に同じまたは逆の導電型のガード層を形成し、電位差が生じた場合に発生する電界の影響による電気的特性の変動を抑制する。また、ガード層の一端を接地することもできる。 （もっと読む）

課題マイクロ波ＦＥＴでは、内在するショットキ接合容量またはＰＮ接合容量が小さく、それらの接合が静電気に弱い。しかし、マイクロ波デバイスにおいては、保護ダイオードを接続することによる寄生容量の増加が、高周波特性の劣化を招き、その手法を取ることができなかったという問題があった。解決手段ＰＮ接合、ショットキ接合、または容量を有する被保護素子の２端子間に第１Ｎ＋型領域−絶縁領域−第２Ｎ＋型領域からなる保護素子を並列に接続する。近接した第１、第２Ｎ＋領域間で放電できるので、寄生容量を増やすことなくＦＥＴの動作領域に至る静電エネルギーを減衰させることができる。
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【課題】 半導体集積回路構造およびその製造方法を提供する。
【解決手段】 半導体集積回路構造は複数のダイオード、少なくとも一つの嵌入領域および電圧供給ノードを備える。複数のダイオードは基板中に設置され、直列に電性接続される。少なくとも一つの嵌入領域は、基板中に設置され、二つのダイオードの間に設置される。電圧供給ノードは、嵌入領域に電性接続される。また、好適にはこれらのダイオードはガードリングにより囲まれる。 （もっと読む）

半導体材料の基板の第１の面上に少なくとも１つの薄膜キャパシタ及び少なくとも１つのインダクタの回路網を含む電子装置。前記基板は、前記インダクタの電気的損失を制限するのに十分に高い抵抗を有し、前記第１の面上の電気絶縁表面層を備える。 第１及び第２の横型ＰＩＮダイオードは前記基板に画定され、前記ＰＩＮダイオードが互いにｐ導電型領域、ｎ導電型領域、及び中間真性領域を有する。前記第１のＰＩＮダイオードの前記真性領域は前記第２のＰＩＮダイオードの真性領域よりも大きい。
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本発明は、誘電体層上に、導体トラック（４）を含む１つまたは複数の受動電子コンポーネント（４）が、存在し、これらの受動素子（４）の位置において半導体基板（２）と誘電体層（３、４）との間の境界面に半導体領域（５）が存在し、電荷によって半導体基板（２）中に誘導される第１の導電形の導電チャネルが、半導体領域（５）によって、半導体領域（５）の位置において遮断される、電荷を含む誘電体層（３）でカバーされた高抵抗半導体基板（２）を備える半導体本体（１）を有する半導体デバイス（１０）に関する。本発明によれば、半導体領域（５）は、単結晶であり、この第１の導電形とは反対の第２の導電形のものである。このようにして、誘導されるチャネルは、半導体領域（５）の電荷によって局所的に打ち消される。この反転チャネルが半導体領域（５）の位置において遮断されるので、デバイス（１０）は、非常に低い高周波数電力損失しか有さない。デバイス（１０）はさらに、より高い熱バジェットを可能にし、それ故に、能動半導体素子（８）の半導体本体（１）への一体化を可能にする。半導体領域（５）は、多数のストリップ形の部分領域（５Ａ、５Ｂ、５Ｃ）を備えることが好ましい。
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本発明は、導体線路を含む１つまたは複数の受動電子構成要素（２０）がその上に設けられた、電荷を含む誘電体層（３、４）で覆われた、高抵抗半導体基板（２）を有する半導体本体（１）を備える半導体デバイス（１０）であって、この受動素子（２０）の位置で、ある領域（５）が半導体基板（２）と誘電体層（３、４）の間の境界面に存在し、その結果、この領域（５）の位置で、電荷によってデバイス（１０）中に誘起された電気伝導チャネルの伝導度が制限される、半導体デバイス（１０）に関する。本発明によれば、領域（５）は、堆積によって形成され、半絶縁材料を含む。その結果、反転チャネルが半絶縁領域（５）内に形成されるので、デバイス（１０）は高周波電力損失が非常に低い。デバイス（１０）はさらに、より高い温度バジェットを可能にし、したがって半導体本体（１）内への能動半導体素子（８）の集積化を可能にする。領域（５）に非常に適した半絶縁材料は、ＳｉＣ、ＳＩＰＯＳ、またはＰＯＬＹＤＯＸである。
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集積回路は、半導体基板の上に形成された埋込絶縁層と、当該埋込絶縁層の上に形成された半導体メサとを有する。低抵抗率のガード・リングは、半導体メサを実質的に囲み、そして半導体基板と接触している。低抵抗率のガード・リングは、接地され、そして半導体メサをＲＦ信号から分離する。
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同心リング状のＥＳＤ構造（１０）は、半導体材料の層（２７）内に形成された第１ｐ型領域（１６）および第２ｐ型領域（１９）を含む。２つのｐ型領域（１６，１９）は、共に浮動ｎ型埋込み層（２６）に結合される。第１および第２ｐ型領域（１６，１９）は、浮動ｎ型埋込み層（２６）と共にバックツーバック・ダイオード構造を形成する。１対の短絡されたｎ型（１６７，１９７）およびｐ型（１６６，１９６）の接触領域は、第１および第２領域（１６，１９）内にそれぞれ形成される。分離領域（１７，３２）は、第１および第２ｐ型領域（１６，１９）間に形成される。
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【課題】 電子的プログラマブル・アンチヒューズおよびそれにより形成された回路を提供することにある。
【解決手段】 アンチヒューズ・デバイス（１２０）は、バイアス・エレメント（１２４）とアンチヒューズ・エレメント（１２８）との間に位置する出力ノード（Ｆ）を有する分圧器を形成するために、互いに直列に配置されたバイアス・エレメントとプログラマブル・アンチヒューズ・エレメントとを含む。アンチヒューズ・デバイスがそのプログラム化されていない状態にあるときに、バイアス・エレメントとアンチヒューズ・エレメントのそれぞれは非導電性になる。アンチヒューズ・エレメントがそのプログラム化された状態にあるときに、バイアス・エレメントは非導電性のままであるが、アンチヒューズ・エレメントは導電性になる。そのプログラム化されていない状態とプログラム化された状態とのアンチヒューズ・エレメントの抵抗の差により、１Ｖの電圧がアンチヒューズ・デバイスの両端間に印加されたときに出力ノードで見られる電圧の差が数百ミリボルト程度になる。この電圧差は、単純な感知回路を使用して容易に感知できるほど大きいものである。 （もっと読む）

【課題】 製造されるポリシリコン・レジスタのシート抵抗の許容誤差をより正確に制御する精密ポリシリコン・レジスタを製造するためのプロセスを提供する。
【解決手段】 プロセスは、一般に、部分的に形成されたポリシリコン・レジスタを有するウェハに対して、エミッタ／ＦＥＴ活性化高速熱アニール（ＲＴＡ）を行うステップと、それに続いて、保護誘電体層をポリシリコン上に堆積させるステップと、ドーパントを該保護誘電体層を通して該ポリシリコンに注入して、ポリシリコン・レジスタの抵抗を定めるステップと、シリサイドを形成するステップとを含む。 （もっと読む）

垂直方向の半導体装置は、電気装置そして／または相互接続を含む分離して作られた基板に付加される。多くの垂直方向の半導体装置は物理的に互いに分離され、そして同一半導体本体又は半導体基板内には配置されない。多くの垂直方向の半導体装置は取り付けられた後に個別のドープされたスタック構造を生成するため、エッチングされた数個のドーピングされた半導体領域を含む薄い層として分離して作られた基板へ付加される。あるいは多くの垂直方向の半導体装置が分離して作られた基板に取り付けるのに先立ち製作される。ドープされたスタック構造は、ダイオードキャパシタ、ｎ‐ＭＯＳＦＥＴ、ｐ‐ＭＯＳＦＥＴ、バイポーラトランジスタ、及び浮遊ゲートトランジスタのベースを形成する。強誘電体メモリー装置、強磁性体メモリー装置、カルコゲニド位相変更装置が分離して作られた基板と連結して使用するために、堆積可能なアッド‐オン層に形成される。堆積可能なアッド‐オン層は相互接続ラインを含む。

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【課題】 サブミクロンＣＭＯＳトランジスタを、アナログＣＭＯＳトランジスタ、高耐圧ＭＯＳトランジスタ、バイポーラトランジスタ、ダイオードまたは拡散抵抗などと一緒に、それぞれの特性を劣化させることなく、同一基板上に混載すること。
【解決手段】 半導体基板１の一主面側にパンチスルーストッパー層を形成する際に、アナログＣＭＯＳトランジスタ、高耐圧ＭＯＳトランジスタ、バイポーラトランジスタ、ダイオードまたは拡散抵抗を形成する領域をマスクしてたとえばイオン注入をおこなう。それによって、サブミクロンＣＭＯＳトランジスタの形成領域にパンチスルーストッパー領域４を形成するとともに、アナログＣＭＯＳトランジスタ、高耐圧ＭＯＳトランジスタ、バイポーラトランジスタ、ダイオードまたは拡散抵抗の形成領域にパンチスルーストッパー領域が形成されるのを防ぐ。 （もっと読む）

【課題】 半導体装置の高集積化、高速度化が進んでも、保護回路を構成するトランジスタがその機能を十分果たすことが可能な構造を提供する。
【解決手段】 保護回路が形成された第１導電型ウエル領域５ａと、この第１導電型ウエル領域５ａに上部は素子分離領域２に隔てられ、素子分離領域２の底面より下では、接合されている高不純物濃度の第２導電型ウエル領域４とを備えている。第１導電型ウエル領域は、素子分離領域を越えて第２導電型ウエル領域に入り込んでいるか素子分離領域の幅の半分より第２導電型領域側に入り込んでいる。過電流は保護回路のトランジスタのソース／ドレイン領域間を流れずに、ドレイン領域から空乏層が延びて第１導電型ウエル領域の第２導電型ウエル領域に入り込んだ部分に接触して、ドレイン領域と第２導電型ウエル領域に入り込んだ部分との間を流れるようになる。 （もっと読む）