【課題】アニールプロセス時において、アニール温度の温度むらを低減することを目的とする。
【解決手段】 複数のトランジスタが形成された第１領域１００と、第１領域１００の周囲に配置され、複数のダミートランジスタが形成された第２領域２００とを備え、第２領域２００に形成された複数のダミートランジスタのピッチｐが、複数のトランジスタを形成する際に用いるフラッシュランプ光の中心波長λc以下である。さらに、第２領域のダミートランジスタの素子形成領域の幅が、ダミートランジスタのピッチの半分以下。 （もっと読む）

【課題】積層される半導体ウェハのそれぞれの性能を十分に発揮して高性能化を図り、且つ量産性、コスト低減を図った、固体撮像装置等の半導体装置とその製造方法を提供する。また、固体撮像装置を備えたカメラ等の電子機器を提供する。
【解決手段】第１の半導体ウェハ３１と、第２の半導体ウェハ４５とを、基板間配線６８で接続する構成とする。基板間配線は、第１の半導体ウェハ３１表面の第１の多層配線層に形成される接続孔６６と、第２の半導体ウェハ４５表面の第２の多層配線層に形成された貫通接続孔６５とに、導電材料が埋め込まれて形成されている。そして、貫通接続孔６５は接続孔６６の直径よりも大きく形成されている。これにより、貫通接続孔６５の構内に導電材料を埋め込む際のボイドの発生を防ぐ。 （もっと読む）

【課題】集積度が高くリソグラフィーコストが低いｎ型及びｐ型ＦＥＴの積層構造を有した半導体装置を提供すること。
【解決手段】半導体装置１００は、半導体基板１上にそれぞれ離隔しつつ列状に形成された第１グループの複数の柱状ゲート電極１０と、前記半導体基板１上であって前記第１グループの隣接する柱状ゲート電極１０間に形成された第１導電型の第１半導体層１２と、前記第１半導体層の上であって前記第１グループの隣接する柱状ゲート電極間に形成された第１絶縁層２０と、前記第１絶縁層２０の上であって前記第１グループの隣接する柱状ゲート電極１０間に形成された前記第１導電型と異なる第２導電型の第２半導体層１３とを備え、前記第１半導体層１２をチャネルとする前記第１導電型の第１ＭＯＳＦＥＴが形成され、前記第２半導体層１３をチャネルとする前記第２導電型の第２ＭＯＳＦＥＴが形成されている。 （もっと読む）

【課題】 本発明は、従来の製造方法と比較し、同一ウエハまたは製品上において複数のデバイス耐圧帯と良好なオン抵抗をもったＬＤＭＯＳを備えた半導体装置およびその製造方法を提供することを目的とするものである。
【解決手段】 第１電界緩和用酸化膜２４と第２電界緩和用酸化膜２５と素子分離用ＬＯＣＯＳ酸化膜１７の膜厚を別々に最適化することにより、同一ウエハにおいて複数のデバイス耐圧と良好なオン抵抗を実現する。 （もっと読む）

【課題】複数のトランジスタが高集積化された素子の少なくとも一のトランジスタに、作製工程数を増加させることなくバックゲートを設ける。
【解決手段】複数のトランジスタが上下に積層されて設けられた素子において、少なくとも上部のトランジスタは、半導体特性を示す金属酸化物により設けられ、下部のトランジスタが有するゲート電極層を上部のトランジスタのチャネル形成領域と重畳するように配して、該ゲート電極層と同一の層の一部を上部のトランジスタのバックゲートとして機能させる。下部のトランジスタは、絶縁層で覆われた状態で平坦化処理が施され、ゲート電極が露出され、上部のトランジスタのソース電極及びドレイン電極となる層に接続されている。 （もっと読む）

【課題】トランジスタの閾値電圧のバックゲート電圧依存性を低減することができる。
【解決手段】半導体装置１００は、基板（例えば、Ｐ型半導体基板３）と、基板に形成され素子形成領域１を他の領域と分離する素子分離領域２と、を有している。更に、素子形成領域１上に形成されたゲート電極４を有し、ゲート電極４は、素子分離領域２において素子形成領域１を介して互いに対向する第１及び第２領域２ａ、２ｂの上にそれぞれ延伸している。更に、ゲート電極４を基準としてチャネル長方向Ｄに相互に離間するように素子形成領域１に形成された一対の拡散領域（例えば、Ｎ型拡散領域５）を有する。第１領域２ａ及び第２領域２ｂの上面の少なくとも一部分ずつは、素子形成領域１の上面よりも下に、チャネル幅Ｗの５％以上の深さに凹んでおり、それら凹み７内にもゲート電極４の一部分ずつが存在している。 （もっと読む）

【課題】メモリ混載ロジックデバイスのＲＡＭ領域の閾値電圧のばらつきを低減する。
【解決手段】本発明の半導体装置は、ロジック領域１０１と、ＲＡＭ領域１０２とが設けられたシリコン基板１と、ロジック領域１０１に形成されたＮＭＯＳトランジスタ２０と、ＲＡＭ領域１０２に形成されたＮＭＯＳトランジスタ４０と、を備える。ＮＭＯＳトランジスタ２０、４０は、ゲート絶縁膜５とメタルゲート電極６との順でシリコン基板１上に積層された積層構造を有する。ＮＭＯＳトランジスタ２０は、シリコン基板１とメタルゲート電極６との間に、構成元素として、ランタン、イッテルビウム、マグネシウム、ストロンチウム及びエルビウムからなる群から選択される元素を含む、キャップメタル４を有する。ＮＭＯＳトランジスタ４０には、キャップメタル４が形成されていない。 （もっと読む）

【課題】回路構造のスペースを小さくして画素の微細化を達成できる、薄膜回路構造及びその製造方法を提供する。
【解決手段】基材１上の面内方向Ｘに、ゲート電極２、ゲート絶縁膜３、酸化物半導体膜４、ソース電極５ｓ及びドレイン電極５ｄで少なくとも構成された隣り合う２以上の薄膜トランジスタ１０Ａ，１０Ｂを有する薄膜回路装置１２であって、前記２以上の薄膜トランジスタ１０Ａ，１０Ｂは、共通するゲート絶縁膜３を有するとともに、ゲート絶縁膜３の下に第１の酸化物半導体膜４Ａが設けられた第１の薄膜トランジスタ１０Ａと、ゲート絶縁膜３の上に第２の酸化物半導体膜Ａが設けられた第２の薄膜トランジスタ１０Ｂとを有するようにして、上記課題を解決した。 （もっと読む）

【課題】消費電力の増加を招くことなくオフの状態を実現することのできる半導体装置を提供する。
【解決手段】ゲートに電圧が印加されていない状態でオン状態であるパワー素子と、パワー素子のゲートに第１の電圧を印加するためのスイッチング用の電界効果トランジスタと、パワー素子のゲートに第１の電圧より低い電圧を印加するためのスイッチング用の電界効果トランジスタと、を有し、上記スイッチング用の電界効果トランジスタはオフ電流が小さい半導体装置である。 （もっと読む）

【課題】異なる特性の半導体素子を一体に有しつつ、高集積化が実現可能な、新たな構成の半導体装置を提供することを目的の一とする。
【解決手段】第１の半導体材料が用いられた第１のチャネル形成領域と、第１のゲート電極と、を含む第１のトランジスタと、第１のゲート電極と一体に設けられた第２のソース電極および第２のドレイン電極の一方と、第２の半導体材料が用いられ、第２のソース電極および第２のドレイン電極と電気的に接続された第２のチャネル形成領域と、を含む第２のトランジスタと、を備えた半導体装置である。 （もっと読む）

【課題】インパクトイオン化ＭＩＳＦＥＴに関して、微細素子において二つの入力によりＡＮＤ型論理素子動作することを可能とし、素子バラツキを低減することを可能とし、消費電力を低減することを可能とする半導体装置を提供する。
【解決手段】第１導電型または真性である半導体領域の表面上に形成された二つの独立した第一および第二のゲート電極への両者への入力により反転層が形成された場合に、インパクトイオン化によるスイッチング動作が可能となることを特徴とする、半導体装置である。 （もっと読む）

【課題】意図的に誤動作を生じさせるための局所的な光照射を検出するための構成を小さなチップ占有面積で実現し、検出感度を高くする。
【解決手段】ロジック回路（６）が形成された領域に分散され初段の入力が一定論理値にされて直列的に接続された複数個の検出インバータ（１００）を検出素子として採用し、単数又は複数のインバータに光が照射されて各々に出力が反転することによって直列的に接続された複数個の検出インバータの最終出力が判定され、これにより局所的な光照射を検出することができる。 （もっと読む）

幅広い電子デバイスのアレイ及びシステムにおける電力消費を低減する一式の新たな構造及び方法が提供される。これらの構造及び方法の一部は、大部分が、既存のバルクＣＭＯＳのプロセスフロー及び製造技術を再利用することで実現され、半導体産業及びより広いエレクトロニクス産業がコスト及びリスクを伴って代替技術へ切り替わることを回避可能にする。これらの構造及び方法の一部は、深空乏化チャネル（ＤＤＣ）設計に関係し、ＣＭＯＳベースのデバイスが従来のバルクＣＭＯＳと比較して低減されたσＶＴを有することと、チャネル領域にドーパントを有するＦＥＴの閾値電圧ＶＴがより正確に設定されることとを可能にする。ＤＤＣ設計はまた、従来のバルクＣＭＯＳトランジスタと比較して強いボディ効果を有することができ、それにより、ＤＤＣトランジスタにおける電力消費の有意義な動的制御が可能になる。
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【課題】様々な入力電圧に対応して高Ｓ／Ｎ特性を実現できるトランスミッションゲートを提供する。
【解決手段】入力電圧Ｖｉｎをドレインから入力され、電圧（Ｖｉｎ−Ｖｓ１）をゲートに入力されるとオンし、入力電圧Ｖｉｎを出力電圧Ｖｏｕｔとしてソースから出力するＰＭＯＳトランジスタ１１と、ＰＭＯＳトランジスタ１１と等しいゲート長とゲート幅とゲート酸化膜厚と閾値電圧の絶対値とを有し、入力電圧Ｖｉｎをドレインから入力され、電圧（Ｖｉｎ＋Ｖｓ１）をゲートに入力されるとオンし、入力電圧Ｖｉｎを出力電圧Ｖｏｕｔとしてソースから出力するＮＭＯＳトランジスタ１２と、を備える。 （もっと読む）

【課題】リソグラフィを用いて形成される半導体装置を高性能化させる。
【解決手段】互いに同じ材質からなる第１導体パターンＰＥ１および第１ダミー導体パターンＤＭ１を含む第１の層Ｌ１と、第２導体パターンＰＥ２を含む第２の層Ｌ２とがシリコン基板ＳＵＢ１上に積層されている。第２導体パターンＰＥ２は、第１導体パターンＰＥ１または第１の層Ｌ１より下層の導電部と、コンタクトプラグＣＰ１によって電気的に接続されている。第１ダミー導体パターンＤＭ１のうち、コンタクトプラグＣＰ１と重なる部分には、それよりも断面積の大きい孔部ＨＬ１が形成されている。そして、コンタクトプラグＣＰ１は孔部ＨＬ１内を通って配置されることで、第１ダミー導体パターンＤＭ１と接触しないようにして形成されている。 （もっと読む）

【課題】注入マスクの低減が図られる半導体装置の製造方法と、そのような半導体装置を提供する。
【解決手段】レジストマスク３１と他のレジストマスクを注入マスクとして、ＮＭＯＳ領域ＲＮにボロンを注入することにより、アクセストランジスタおよびドライブトランジスタのハロ領域となるｐ型不純物領域が形成される。さらに他のレジストマスクを注入マスクとして、ＰＭＯＳ領域ＲＰにリンまたは砒素を注入することにより、ロードトランジスタのハロ領域となるｎ型不純物領域が形成される。 （もっと読む）

【課題】放電効率の向上と、通常動作時の電位変動の伝達の抑制とを両立させることができる静電気保護素子を有する半導体装置を提供すること。
【解決手段】第１電源電位配線と第１接地電位配線との間にて、電気的に接続された第１回路、及びダイオード接続されたＭＯＳトランジスタを有する第１保護素子と、第２電源電位配線と第２接地電位配線との間にて、電気的に接続された第２回路、及びダイオード接続されたＭＯＳトランジスタを有する第２保護素子と、前記第１接地電位配線と前記第２接地電位配線との間に２つのＭＯＳトランジスタが互いに逆バイアス状態になるように並列にダイオード接続された第３保護素子と、を備え、前記第３保護素子における２つのＭＯＳトランジスタの閾値電圧は、前記第１保護素子及び前記第２保護素子における各ＭＯＳトランジスタの閾値電圧よりも大きく設定されている。 （もっと読む）

幅広い電子デバイスのアレイ及びシステムにおける電力消費を低減する一式の新たな構造及び方法が提供される。これらの構造及び方法の一部は、大部分が、既存のバルクＣＭＯＳのプロセスフロー及び製造技術を再利用することで実現され、半導体産業及びより広いエレクトロニクス産業がコスト及びリスクを伴って代替技術へ切り替わることを回避可能にする。これらの構造及び方法の一部は、深空乏化チャネル（ＤＤＣ）設計に関係し、ＣＭＯＳベースのデバイスが従来のバルクＣＭＯＳと比較して低減されたσＶＴを有することと、チャネル領域にドーパントを有するＦＥＴの閾値電圧ＶＴがより正確に設定されることとを可能にする。ＤＤＣ設計はまた、従来のバルクＣＭＯＳトランジスタと比較して強いボディ効果を有することができ、それにより、ＤＤＣトランジスタにおける電力消費の有意義な動的制御が可能になる。様々な効果を達成するようＤＤＣを構成する手法が数多く存在し得るとともに、ここに提示される更なる構造及び方法は、更なる利益を生み出すように単独あるいはＤＤＣとともに使用され得る。
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【課題】チップ面積を縮小しつつ、高信頼性を実現する半導体装置を提供する。
【解決手段】半導体装置は、第１、第２配線Ｓ１，Ｓ２を有する第１回路部２１０と、第３、第４配線Ｓ３、Ｓ４を有する第２回路部２２０と、それらの間に設けられ、第１回路部２１０から第２回路部２２０に向かう方向に直交する方向に沿って隣接する第１、第２トランジスタＴＲ１、ＴＲ２を有する中間部２３０と、を備え、第１トランジスタＴＲ１の一方の拡散層ＤＡ１の第１接続領ＣＡ１内の高濃度領域ＣＡＩ１は第１配線Ｓ１に、他方の拡散層ＤＢ１は第３配線Ｓ３に接続される。第１接続領域ＣＡ１とゲートＧ０１との距離は、第２接続領域ＣＡ２とゲートＧ０２との距離よりも長い。第１トランジスタＴＲ１の一方の拡散層ＤＡ１の第１接続領域ＣＡ１とゲートＧ０１との間には、第１接続領域ＣＡ１よりも幅が狭い延在領域ＥＡ１が設けられる。 （もっと読む）

【課題】３次元デバイスのような多層配線を有する半導体装置をより簡単な工程で作製する製造方法を提供する。
【解決手段】第１層１０と第２層２０とを、それぞれのＴＳＶ６が略一直線上になるように積層する半導体装置の製造方法で、基板の上面に入出力回路を構成するトランジスタ３を形成し、トランジスタ３を覆うように絶縁層４を形成し、絶縁層中にＴＳＶ６を形成する工程を含む第１層の製造工程と、基板２０を準備し、基板の上面に論理回路を構成するトランジスタ１３を形成し、トランジスタ１３を覆うように絶縁層４を形成し、絶縁層中にＴＳＶ６を形成する工程を含む第２層の製造工程と、第１層のＴＳＶ６と第２層のＴＳＶ６とが略一直線上になるように、第１層と第２層の、基板の反対側面を接続する接続工程と、第１層の基板１を除去する工程とを含む。 （もっと読む）