【課題】本発明は、多動作電圧のＭＯＳＦＥＴを生じる形態を提供する。
【解決手段】一般に、集積回路構造は平面に沿って形成された主表面を有する半導体領域と、表面中に形成された第１及び第２の空間的に分離されたドープ領域を含む。第１の領域とは異なる伝導形のチャネルを形成する第３のドープ領域が、第１の領域上に配置される。異なる伝導形をもち、チャネルを形成する第４のドープ領域が、第２の領域上に配置される。２つのトランジスタのそれぞれにゲート構造を形成するプロセスにより、２つのトランジスタ間で異なる厚さの酸化物層が形成される。各トランジスタは更に、それぞれ第３及び第４の領域上に配置され、第３及び第４の領域に対して相対する伝導形をもつ第５及び第６層を含む。 （もっと読む）

【課題】ｎチャネル型電界効果トランジスタとｐチャネル型電界効果トランジスタを有する半導体装置において、ｎチャネル型電界効果トランジスタ、ｐチャネル型電界効果トランジスタ共にドレイン電流特性に優れた半導体装置を実現する。
【解決手段】ｎチャネル型電界効果トランジスタ１０と、ｐチャネル型電界効果トランジスタ３０とを有する半導体装置において、ｎチャネル型電界効果トランジスタ１０のゲート電極１５を覆う応力制御膜１９には、膜応力が引張応力側の膜を用いる。ｐチャネル型電界効果トランジスタ３０のゲート電極３５を覆う応力制御膜３９には、膜応力が、ｎチャネル型トランジスタ１０の応力制御膜１９より、圧縮応力側の膜を用いることにより、ｎチャネル型、ｐチャネル型トランジスタの両方のドレイン電流の向上が期待できる。このため、全体としての特性を向上させることができる。 （もっと読む）

【課題】相互に特性が異なる複数種類のＭＯＳトランジスタを有する半導体装置の製造方法において、工程数を削減でき、製品コストの増加を抑制する。
【解決手段】高速トランジスタ形成領域ＨＳｎ、低リークトランジスタ形成領域ＬＬｎ及び中電圧トランジスタ形成領域ＭＶｎにゲート電極９ａ，９ｂ，９ｃを形成する。その後、トランジスタ形成領域ＭＶｎを覆うフォトレジスト膜３１を形成する。そして、フォトレジスト膜３１及びゲート電極９ａ，９ｂをマスクとして半導体基板１に不純物をイオン注入し、ｐ型ポケット領域４２，５２、エクステンション領域４３及び不純物領域５３を形成する。次いで、トランジスタ形成領域ＨＳｎを覆うフォトレジスト膜を形成する。そして、このフォトレジスト膜、ゲート電極９ｂ，９ｃをマスクとして半導体基板１に不純物をイオン注入し、不純物領域及びエクステンション領域を形成する。 （もっと読む）

【課題】ＥＳＤに対する安定した保護動作を実現する集積回路を提供する。
【解決手段】実施形態によれば、集積回路は、外部電源と接続される第１の外部端子と、第２の外部端子と、接地された第３の外部端子と、出力トランジスタと、ＥＳＤ保護回路と、ダイオードと、電源回路と、内部回路と、電流源回路と、駆動回路とを備えている。電流源回路は、電源回路の出力ラインと第３の外部端子との間に直列接続されたコンデンサ及び電流源を含む。駆動回路は、コンデンサと電流源との間に接続された第１の入力端子と、内部回路の出力端子と接続された第２の入力端子と、出力トランジスタの制御電極と接続された出力端子とを有する。第２の外部端子に最大定格電圧より大きい電圧が印加すると、駆動回路は出力トランジスタをオフにし、ＥＳＤ保護回路が動作する。 （もっと読む）

【課題】 トランジスタの接合耐圧と表面耐圧の劣化を抑制し、信頼性の高い不揮発性半導体記憶装置を提供する。
【解決手段】 トランジスタＴｒ．２は、ソース高濃度領域９を有するソース拡散層、メモリセルのゲート絶縁膜より厚いゲート絶縁膜１６を有するゲート電極、ドレイン高濃度領域９とドレイン高濃度領域を囲むドレイン低濃度領域２３を有するドレイン拡散層２２を備え、ドレイン拡散層２２は、ゲート絶縁膜１６の底面より低い第１の窪みを有し、ドレイン低濃度領域２３は、第１の窪みより低い第２の窪み“ｃ”を有し、ドレイン高濃度領域９に接合されるコンタクト１０を介してビット線に接続され、ソース高濃度領域に接合されるコンタクトを介してセンスアンプに接続される。 （もっと読む）

【課題】電界効果トランジスタを備える半導体素子及びその製造方法を提供する。
【解決手段】半導体基板と、前記半導体基板上に形成され、第１活性領域の上面及び向き合う側面を経て伸張する第１ゲート電極を有する第１導電型の第１ＦＥＴ素子と、前記第１ＦＥＴ素子上に形成された層間絶縁膜と、前記層間絶縁膜上に形成され、第２活性領域の上面及び向き合う側面を経て伸張する第２ゲート電極を有する第２導電型の第２ＦＥＴ素子と、を備える。 （もっと読む）

【課題】ＤＲＡＭの微細化及び高集積化により、プロセス低温化が進み、４００〜５００℃熱処理による基板内の酸素ドナー化による電子発生量が多くなってきた。そのため、基板深くに形成されるウェル同士の分離耐圧が厳しくなり、デバイス劣化を引き起こしてしまう。
【解決手段】Ｐ型半導体基板１１の表面から０．２〜１μｍの範囲の深さに２Ｅ＋１７ａｔｏｍ／ｃｍ^３以上のピーク濃度を有するＮウェル層１２の下方に、Ｐ型半導体基板１１中に発生するキャリア電子濃度より高濃度のＰ型不純物を含有する空乏層拡大防止層１７を有する半導体装置。 （もっと読む）

【課題】完全空乏型ＳＯＩデバイスの製造に適したセミコンダクタオンインシュレータ（ＳｅＯＩ）ウェーハおよびそれを用いたデバイスを提供すること。
【解決手段】本発明は、第１の基板の表面領域にドープ層、ドープ層上に埋め込み酸化物層、埋め込み酸化物層上に半導体層を形成してＳｅＯＩウェーハを得る。ＳｅＯＩウェーハの第２の領域の埋め込み酸化物層および半導体層を維持しながらＳｅＯＩウェーハの第１の領域から埋め込み酸化物層および半導体層を除去し、第２の領域に上部トランジスタを形成する。第１の領域にリセスチャネルアレイトランジスタを形成し、第２の領域にｐチャネルトランジスタおよび／またはｎチャネルトランジスタを形成する。ドープ層内またはこの近傍にバックゲートを形成し、第１の領域にリセスチャネルアレイトランジスタを形成し、ドープ層内またはその近傍にソース領域およびドレイン領域を形成する。 （もっと読む）

【課題】 ゲート−ソース逆バイアス駆動の動作原理を定量化し、ＭＯＳＴのしきい電圧と動作電圧の関係を明らかにすることにより、逆バイアス駆動の原理を活用した複数のＭＯＳＴの組み合わせを用いて、動作電圧１Ｖ以下の高速低電圧動作を可能にする。
【解決手段】 低ＶｔのＭＯＳＴを含む回路のリーク電流を、ＭＯＳＴのゲート（Ｇ）とソース（Ｓ）を逆バイアスする各種の駆動方式によって低減する。低ＶｔのＭＯＳＴに各種のＧ−Ｓ逆バイアスを加えることにより、リーク電流の少ない１Ｖ以下の高速低電圧ＣＭＯＳ論理回路、あるいはメモリ回路が実現される。 （もっと読む）

【課題】メーカーの設計負担を増加させることなくセルタイプの異なるＩＣを実現することができるとともに、チップサイズおよび消費電力並びに動作速度が最適化された半導体集積回路を容易に実現可能な設計技術を提供する。
【解決手段】所望の機能を有する回路セルの設計情報を目的別にオブジェクトとして記述し、所定のオブジェクトの情報の削除もしくは追加のみで基体電位固定型セルと基体電位可変型セルのいずれをも構成可能なセル情報として、セルライブラリに登録するようにした。 （もっと読む）

【課題】工程数を削減して生産性を向上できる構造の半導体装置およびその製造方法を提供する。
【解決手段】半導体装置の製造方法は、半導体層１にトレンチ２０を形成する工程と、トレンチ２の内壁およびトレンチ２外の表面を覆うように半導体層１上に絶縁膜３を形成する工程と、トレンチ２を埋め尽くし、トレンチ２外の絶縁膜３上に堆積されるように導電性のポリシリコン膜４を形成する工程と、トレンチ２内、およびトレンチ２外の絶縁膜３上の所定領域にポリシリコン膜４が残るように、当該ポリシリコン膜４を選択的に除去するポリシリコンエッチング工程とを含む。 （もっと読む）

【課題】Ｉ/Ｏ用バルク部とコアロジック用ＳＯＩ部が混載されたバルク＆ＳＯＩハイブリッド型ＣＭＩＳデバイスでは、閾値電圧制御の最適化のため多数のゲートスタックを用いる必要があり、プロセス及び構造が複雑になるという問題がある。
【解決手段】本願発明は、Ｈｉｇｈ−ｋゲート絶縁膜およびメタルゲート電極を有するＳＯＩ型半導体ＣＭＩＳＦＥＴ集積回路装置において、いずれかのバックゲート半導体領域に不純物を導入することにより、対応する部分のＭＩＳＦＥＴの閾値電圧を調整するものである。 （もっと読む）

【課題】Ｉ/Ｏ用バルク部とコアロジック用ＳＯＩ部が混載されたバルク＆ＳＯＩハイブリッド型ＣＭＩＳデバイスでは、閾値電圧制御の最適化のため多数のゲートスタックを用いる必要があり、プロセス及び構造が複雑になるという問題がある。
【解決手段】本願発明は、Ｈｉｇｈ−ｋゲート絶縁膜およびメタルゲート電極を有するＳＯＩ型半導体ＣＭＩＳＦＥＴ集積回路装置において、いずれかのバックゲート半導体領域に不純物を導入することにより、対応する部分のＭＩＳＦＥＴの閾値電圧を調整するものである。 （もっと読む）

【課題】信頼性の劣化及び素子のばらつきを抑制しつつ、所望の閾値電圧を実現する。
【解決手段】実施形態による複数の閾値電圧を有する半導体装置５００は、基板５０２と、第１の閾値電圧を有する基板上の第１のトランジスタ５１０と、第２の閾値電圧を有する基板上の第２のトランジスタ５３０とを具備する。第１のトランジスタは、基板の第１のチャネル領域上に形成された第１の界面層５１６と、第１の界面層上に形成された第１のゲート誘電体層５１８と、第１のゲート誘電体層上に形成された第１のゲート電極５２０，５２２とを具備する。第２のトランジスタは、基板の第２のチャネル領域上に形成された第２の界面層５３６と、第２の界面層上に形成された第２のゲート誘電体層５３８と、第２のゲート誘電体層上に形成された第２のゲート電極５４０，５４２とを具備する。第２の界面層は第１の界面層内になくかつＳｉ、Ｏ及びＮと異なる添加元素を有する。第１及び第２の閾値電圧は異なる。第１及び第２のトランジスタは同一の導電型である。 （もっと読む）

【課題】ｎ型ＦＥＴ及びｐ型ＦＥＴ（電界効果トランジスター）のうち、一方のＦＥＴの電流駆動能力の低下を抑制し、他方のＦＥＴの電流駆動能力の向上を図る。
【解決手段】ｎ型ＦＥＴ及びｐ型ＦＥＴを覆うように、第１の膜を形成する工程と、その後、ｐ型（ｎ型）ＦＥＴ上の前記第１の膜に対して、イオン注入法によって選択的に不純物を打ち込む工程とを有し、ｎ型（ｐ型）ＦＥＴのチャネル形成領域には、ｎ型（ｐ型）ＦＥＴ上の前記第１の膜によって、主として、ｎ型（ｐ型）ＦＥＴのゲート電極のゲート長方向に引張（圧縮）応力が発生しており、不純物を打ち込む工程によって、前記ｐ型（ｎ型）ＦＥＴのチャネル形成領域に発生する引張（圧縮）応力は、ｎ型（ｐ型）ＦＥＴのチャネル形成領域に発生する引張（圧縮）応力よりも小さくなっている。 （もっと読む）

【課題】出力トランジスタの形成領域から他の素子の形成領域への電子の移動を抑制する効果が高く、素子の誤動作を抑制できる半導体装置を提供する。
【解決手段】半導体基板ＳＵＢと、１対の注入元素子ＤＲと、アクティブバリア構造ＡＢと、ｐ型接地領域ＰＧＤとを備える。半導体基板ＳＵＢは主表面を有し、かつ内部にｐ型領域を有する。１対の注入元素子ＤＲは、ｐ型領域上であって主表面に形成される。アクティブバリア構造ＡＢは、主表面において１対の注入元素子ＤＲに挟まれる領域に配置される。ｐ型接地領域ＰＧＤは、主表面において１対の注入元素子ＤＲに挟まれる領域を避けて１対の注入元素子ＤＲおよびアクティブバリア構造ＡＢよりも主表面の端部側に形成され、かつｐ型領域に電気的に接続された、接地電位を印加可能な領域である。ｐ型接地領域ＰＧＤは、１対の注入元素子ＤＲに挟まれる領域と隣り合う領域において分断されている。 （もっと読む）

【課題】ゲート絶縁膜をＨｉｇｈ−ｋ材料で構成し、ゲート電極をメタル材料で構成するＨＫ／ＭＧトランジスタを有する半導体装置において、安定した動作特性を得ることのできる技術を提供する。
【解決手段】素子分離部２で囲まれた活性領域１４に位置し、後の工程でコア用ｎＭＩＳのゲートＧが形成される領域Ｇａ１のみに、Ｎｃｈ用ゲートスタック構造ＮＧを構成する積層膜を形成し、上記領域Ｇａ１以外の領域ＮＧａ１には、Ｐｃｈ用ゲートスタック構造ＰＧを構成する積層膜を形成する。これにより、コア用ｎＭＩＳのゲートＧが形成される領域Ｇａ１へ素子分離部２から引き寄せられる酸素原子の供給量を減少させる。 （もっと読む）

【課題】改善されたパワーデバイスに加えてそれらの製造方法，パッケージ化の実施例を提供する。１実施例としては、シールドされたゲートトレンチＭＯＳＦＥＴにおいて、多くの電荷調整技術と寄生容量を低減する他の技術とを組み合わせて、改善された電圧性能，速いスイッチング速度および低いオン抵抗を有するパワーデバイスを提供する。
【解決手段】シールドポリ３１１の上にゲートポリ３１０を含み、垂直方向電荷制御のために、ゲートトレンチ３０２より深い位置にある非ゲートトレンチを含み、電荷制御トレンチ３０１は、トレンチの最上部でソース金属に接続する導電材料の単層を有し得るが、独立してバイアスがかけられ、多重に積み重ねられたポリ電極３１３を使用する。また、デュアルゲート構造を用いることによってゲートとドレインとの間の容量Ｃｇｄを低減する。 （もっと読む）

【課題】半導体デバイスの小面積化を実現する。
【解決手段】電極と、第１絶縁体と、バンドギャップが２ｅＶ以上の第１半導体と、第２絶縁体と、第２半導体とが積層されており、第１半導体に接する１つ以上の電極と、第２半導体に接する２つ以上の電極とを少なくとも備えることを特徴とする半導体デバイス。 （もっと読む）

【課題】モリセル領域内と周辺回路領域内およびそれらとの間に実施的に段差がない状態でメタル積層配線を形成し、段差部でメタル積層配線が断線する問題を回避する。センスアンプを構成するＮＭＯＳトランジスタとＰＭＯＳトランジスタのアンバランス動作を解消して動作遅延を軽減する。
【解決手段】半導体装置は、半導体基板上にメモリセル領域と周辺回路領域とを有し、メモリセル領域と周辺回路領域に跨って延在し、メモリセル領域ではビット線を構成し、周辺回路領域では周辺回路用配線の一部とゲート電極の一部を構成するメタル積層配線を有する。メモリセル領域に配置されるメタル積層配線の底面の半導体基板上面からの高さが、周辺回路領域に配置されるメタル積層配線の底面の半導体基板上面からの高さと実質的に同じである。 （もっと読む）