【課題】ＬＳＩ中の高耐圧ＭＯＳＦＥＴを含む高耐圧回路は、純粋な内部回路と異なり、外部との関係で動作電圧が高い状態で固定されているため、通常のように、低電圧化による微細化が適用できない。このため、内部回路部の低電圧化に伴って、ますます、チップ内の占有面積を肥大化させる結果となっている。この問題について、本願発明者等が、各種の対策について評価したところによると、ＣＭＯＳＦＥＴ回路構成およびデバイス構成との適合性等の問題がネックとなっていることが明らかとなった。
【解決手段】本願発明は、各チャネル表面に波状起伏が設けられたＮチャネル型およびＰチャネル型ＭＩＳＦＥＴを有する半導体集積回路装置において、Ｐチャネル型ＭＩＳＦＥＴのチャネル表面に設けられた波状起伏に比べて、Ｎチャネル型ＭＩＳＦＥＴのチャネル表面に設けられた波状起伏のピッチを狭くしたものである。 （もっと読む）

【課題】低電位領域と高電位の配線が交差することの無い優れた耐圧性能を示す半導体装置を提供することを課題とする。
【解決手段】本発明の半導体装置は、ロジック回路（５０１）と、ロジック回路からの制御信号に従い低電位側パワー素子を駆動する低電位側駆動回路（５０２）と、ロジック回路からの制御信号がレベルシフト回路を介して入力され、高電位側パワー素子（５０６）を駆動する高電位側駆動回路（５０５）と、複数に重なったトレンチ分離領域により、前記高電位側パワー素子を含む高電位島を分離する多重トレンチ分離領域（５０８）と、を有する。 （もっと読む）

【課題】歩留まりの低下を抑制する半導体装置及びその製造方法を提供する。
【解決手段】実施の形態の半導体装置１は、配線２０を有する配線層１１ｂと、配線層１１ｂ上に形成された層間絶縁膜２６と、層間絶縁膜２６上に形成され、上部がシリサイド化されたアモルファスシリコン層２７を有するＴＦＴ１４と、ＴＦＴ１４上に、層間絶縁膜４７を介して形成された配線５０を有する配線層１２ａと、層間絶縁膜４７、アモルファスシリコン層２７及び層間絶縁膜２６を貫通し、第１及び第２の配線を電気的に接続するコンタクトプラグ３２と、を備える。 （もっと読む）

【課題】周辺論理回路領域を微細化し、かつ画素特性の劣化を防止する固体撮像装置及びその製造方法を提供する。
【解決手段】本実施形態によれば、固体撮像装置の製造方法は、複数の単位画素領域を有する撮像領域と、撮像領域の周辺に設けられた周辺論理回路領域とを備える固体撮像装置の製造方法である。この方法は、半導体基板上に第１膜厚の電極膜及びブロック膜を形成する工程と、単位画素領域のトランジスタのゲート電極に対応した第１レジストパターンをマスクとして前記ブロック膜を除去し、前記電極膜を薄くする工程と、周辺論理回路領域のトランジスタのゲート電極に対応した第２レジストパターン及び前記ブロック膜をマスクとして前記電極膜を除去する工程と、を備える。 （もっと読む）

【課題】電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供することを目的の一とする。
【解決手段】第１のトランジスタ上に設けられた第２のトランジスタと容量素子とを有し、第１のトランジスタのゲート電極と、該ゲート電極に接する第２のトランジスタのソース電極とは、エッチングの選択比がとれる材料を用いて形成される半導体装置を提供する。第１のトランジスタのゲート電極と、第２のトランジスタのソース電極とをエッチングの選択比がとれる材料を用いて形成することで、レイアウトのマージンを低減させることができるため半導体装置の集積度を向上させることができる。 （もっと読む）

【課題】高度な集積化を実現した、新たな構造の半導体装置を提供することを目的の一とする。
【解決手段】チャネル形成領域を含む半導体層と、チャネル形成領域と電気的に接続するソース電極およびドレイン電極と、チャネル形成領域と重畳するゲート電極と、チャネル形成領域とゲート電極との間のゲート絶縁層と、を含み、チャネル形成領域を含む半導体層の側面の一部と、ソース電極またはドレイン電極の側面の一部と、は、平面方向から見て概略一致している半導体装置である。 （もっと読む）

【課題】高度な集積化を実現した、新たな構造の半導体装置を提供することを目的の一とする。
【解決手段】チャネル形成領域を含む半導体層と、チャネル形成領域と電気的に接続するソース電極およびドレイン電極と、チャネル形成領域と重畳するゲート電極と、チャネル形成領域とゲート電極との間のゲート絶縁層と、を含み、ゲート絶縁層の側面の一部と、ソース電極またはドレイン電極の側面の一部と、は、平面方向から見て概略一致している半導体装置である。 （もっと読む）

【課題】回路面積を低減する。
【解決手段】第１の信号が入力され、第２の信号を出力する論理回路を具備し、論理回路は、ゲートに第１の信号が入力され、ゲートの電圧に応じて第２の信号の電圧を第１の電圧に設定するか否かを制御するＰ型トランジスタと、エンハンスメント型であり、閾値電圧の絶対値がＰ型トランジスタより大きく、ゲートに第１の信号が入力され、ゲートの電圧に応じて第２の信号の電圧を第１の電圧より高い第２の電圧に設定するか否かを制御するＮ型トランジスタと、を備え、Ｐ型トランジスタは、チャネルが形成され、第１４族の元素を含有する半導体層を含み、Ｎ型トランジスタは、チャネルが形成され、キャリア濃度が１×１０^１４／ｃｍ^３未満である酸化物半導体層を含む。 （もっと読む）

【課題】ラッチ回路を有する半導体装置におけるデータの破壊を抑制する。
【解決手段】ラッチ回路に含まれる第１トランジスタＰ４と、ラッチ回路に含まれ、第１トランジスタＰ４と共通のウェル４０内に形成された、第１トランジスタＰ４と同じ導電型の第２トランジスタＰ１と、第１トランジスタＰ４と第２トランジスタＰ１との間に設けられ、ウェル４０を電源に接続するウェルコンタクトＷＣと、を備える。第１トランジスタＰ４側のウェル４０内で発生した電荷は、ウェルコンタクトＷＣに流れるため、第１トランジスタＰ４におけるソフトエラーの影響が、第２トランジスタＰ１に伝搬することを抑制することができる。これにより、ラッチ回路内における２箇所のノードにおいて、同時に論理の反転が生じることを抑制することができるため、データの破壊を抑制することができる。 （もっと読む）

【課題】半導体装置の性能を向上させる。
【解決手段】基板１Ｃは、半導体基板２と絶縁層３と半導体層４とが積層されたＳＯＩ領域１Ａと、半導体基板２で構成されたバルク領域１Ｂとを有しており、ＳＯＩ領域１Ａの半導体層４に形成されたＭＩＳＦＥＴは、チャネル領域に不純物が導入されておらず、バルク領域１Ｂの半導体基板２に形成されたＭＩＳＦＥＴは、チャネル領域に不純物が導入されている。ＳＯＩ領域１ＡのＭＩＳＦＥＴを形成する際には、ＭＩＳＦＥＴのチャネル領域に不純物が導入されないようにし、ウエル領域形成用のイオン注入とチャネルドープイオン注入とハローイオン注入とは行なわない。バルク領域１ＢのＭＩＳＦＥＴを形成する際には、ウエル領域形成用のイオン注入とチャネルドープイオン注入とハローイオン注入とを行う。 （もっと読む）

【課題】半導体装置の性能を向上させる。
【解決手段】規則的に配列した複数の微細な開口部ＯＰを有するフィルタＦＬを通過したイオンビーム２２をレンズ２６で収束して半導体ウエハ１Ｗに照射することにより、チャネルドープイオン注入を行なう。この際、フィルタＦＬには、イオンビーム２２と同じ極性の電圧を印加する。フィルタＦＬの開口部ＯＰの中央部に向かって入射した不純物イオンは、そのまま直進して開口部ＯＰを通過することができるが、フィルタＦＬの開口部ＯＰの中央部以外の領域に向かって入射する不純物イオンは、フィルタＦＬによる電場によって進行方向が曲げられて、開口部ＯＰを通過することができない。このため、半導体ウエハ１Ｗに注入された不純物イオンは、規則的な配列を有したものとなり、ＭＩＳＦＥＴのしきい値電圧のばらつきを抑制できる。 （もっと読む）

【課題】貫通電流を低減させることができる相補型の論理回路を用いることで、消費電力を抑えることができる半導体装置の提案を目的の一とする。或いは、貫通電流を低減させることができる相補型の論理回路を用いることで、発熱を抑えることができる半導体装置の提案を目的の一とする。
【解決手段】通常のゲート電極の他に、閾値電圧を制御するための第２のゲート電極が備えられたｎチャネル型トランジスタ、或いはｐチャネル型トランジスタを、相補型の論理回路に用いる。そして、オフ電流が極めて小さい絶縁ゲート電界効果型トランジスタをスイッチング素子として用い、上記第２のゲート電極の電位を制御する。上記スイッチング素子として機能するトランジスタは、シリコン半導体よりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い半導体材料を、チャネル形成領域に含む。 （もっと読む）

【課題】ＥＳＤ保護回路を備え外部端子数を効率よく配置できる半導体集積回路装置を提供する。
【解決手段】第１、第２電源電圧を供給する第１、第２電源パッドに対応した第１、第２電源セル、第１信号パッドに対応した入出力セル、第１電源電圧を供給する第１電源線、第２電源電圧を供給する第２電源線を有する。入出力セルは、信号入出力を行う回路、静電保護回路及び第１電源線と第２電源線との間に設けられた第１ＭＯＳを有する。第１電源セルは、第１電源パッドの正静電気に応答して第１ＭＯＳを一時的にオンにさせる時定数回路、第１電源パッドに向かう電流を流す一方向性素子を有する。第２電源セルは、第２電源パッドの正静電気に応答して第１ＭＯＳを一時的にオンにさせる時定数回路、第２電源パッドに向かう電流を流す一方向性素子を有する。第１ＭＯＳのゲートとウェルは時定数回路と接続される。 （もっと読む）

【課題】メモリセル領域のトランジスタにおけるソース／ドレイン電極上の半導体層同士の接触による短絡を防止しつつ、周辺回路領域のトランジスタにおけるせり上げソース／ドレイン領域を含むソース／ドレイン電極の高濃度不純物層の接合深さの均一性を図り、短チャネル効果を抑制する。
【解決手段】メモリセル領域における隣接するトランジスタ間で半導体層同士が接触しない膜厚にエピタキシャル成長させ、その際、周辺回路領域の素子分離２のみを後退させて露出した基板面からもエピタキシャル成長半導体層１０を成長させることで、周辺回路領域の半導体層のファセットＦが活性領域外に形成されるようにし、その後、周辺回路領域に高濃度不純物層１１用のイオン注入を行う。 （もっと読む）

【課題】動作電圧やしきい値電圧が相異なり、高誘電率ゲート絶縁膜／メタルゲート電極構造を有するＰ型ＭＩＳＦＥＴを共通の基板上に混載可能にする。
【解決手段】半導体装置は、半導体基板１００と、半導体基板１００のうち第１のＴｒ領域内に位置する領域に形成された第１の活性領域１０３ａと、半導体基板１００のうち第２のＴｒ領域内に位置する領域に形成された第２の活性領域１０３ｂと、第１の活性領域１０３ａ上に形成された第１のＰ型ＭＩＳＦＥＴ１５０ａと、第２の活性領域１０３ｂ上に形成された第２のＰ型ＭＩＳＦＥＴ１５０ｂとを備えている。第１のＰ型ＭＩＳＦＥＴ１５０ａは、ゲルマニウムを含有する半導体で構成された第１の半導体層１０４と、シリコンで構成された第２の半導体層１０５とを備えている。 （もっと読む）

【課題】高耐圧ＭＩＳＦＥＴを含む半導体装置の信頼性向上を図ることができる技術を提供する。
【解決手段】高耐圧ＭＩＳＦＥＴＱ４のゲート絶縁膜ＧＯＸ４を、酸化シリコン膜と窒化シリコン膜という異なる種類の膜から形成する。具体的に、高耐圧ＭＩＳＦＥＴＱ４では、ゲート絶縁膜ＧＯＸ４を、酸化シリコン膜ＰＲＥＯＸ１と、この酸化シリコン膜ＰＲＥＯＸ１上に形成された酸化シリコン膜ＯＸ１と、酸化シリコン膜ＯＸ１上に形成された窒化シリコン膜ＳＮ１と、窒化シリコン膜ＳＮ１上に形成された酸化シリコン膜ＯＸ２から形成している。 （もっと読む）

【課題】ゲート幅が互いに異なる第１，第２のＭＩＳトランジスタを備えた半導体装置において、第１，第２のＭＩＳトランジスタの閾値電圧を、所望の閾値電圧に制御する。
【解決手段】半導体装置は、第１，第２のＭＩＳトランジスタを備えた半導体装置である。第１のＭＩＳトランジスタは、第１の高誘電率絶縁膜１５ａを有する第１のゲート絶縁膜１５Ａと、第１のゲート電極２０Ａとを備えている。第２のＭＩＳトランジスタは、第２の高誘電率絶縁膜１５ｂを有する第２のゲート絶縁膜１５Ｂと、第２のゲート電極２０Ｂとを備えている。第１，第２のゲート絶縁膜は、調整用金属を含む。第１のＭＩＳトランジスタの第１のゲート幅Ｗ１は、第２のＭＩＳトランジスタの第２のゲート幅Ｗ２よりも小さい。第１のゲート絶縁膜中における調整用金属の平均調整用金属濃度は、第２のゲート絶縁膜中における調整用金属の平均調整用金属濃度に比べて低い。 （もっと読む）

【課題】複数のスタンダードセルを有する半導体装置のチップ面積をさらに小さくする。
【解決手段】半導体装置ＳＤ１は第１および第２スタンダードセルＳＣ１，ＳＣ２を備える。第１スタンダードセルＳＣ１は、拡散領域Ａｎ１１、拡散領域Ａｎ１１に対向する機能素子領域ＦＥ１、および金属層ＭＴ１１を有する。第２スタンダードセルＳＣ２は、拡散領域Ａｎ１１に連続する拡散領域Ａｎ２１、拡散領域Ａｎ２１に対向する機能素子領域ＦＥ２、ならびに拡散領域Ａｎ２１および機能素子領域ＦＥ２の間に形成された拡散領域ＣＲ２１を有する。金属層ＭＴ１１および機能素子領域ＦＥ２は、拡散領域Ａｎ１１、拡散領域Ａｎ２１、および拡散領域ＣＲ２１通して電気的に接続される。 （もっと読む）

【課題】半導体装置及びその製造方法において、ゲート電極部の幅及びゲート電極部からの突き出し長のばらつきを低減する。
【解決手段】半導体装置は、ゲート電極部及び突き出し部を有する実パターン４３１と、実パターン４３１に並んで配置されるダミーパターン４３３とを含む複数のラインパターンを備える。２つのダミーパターン４３３と、これらに挟まれ且つ実パターン４３２を含むラインパターンとにより、同一間隔を空けて並走するラインパターン並走部が構成される。ラインパターン並走部の各ラインパターンは、同一の幅を有すると共に、互いに実質的に面一なライン終端部４１４を有する。各ライン終端部４１４の延長線上に、同一の終端部間距離４０３を空けて、ライン終端部均一化ダミーパターン４２０が形成される。ライン終端部均一化ダミーパターン４２０は、ラインパターンと同一幅で且つ同一間隔に形成された複数のライン状のパターンを含む。 （もっと読む）

【課題】フォトリソグラフィ工程で生じる光近接効果に起因するゲート長のばらつきとゲートの寄生容量のばらつきを抑制し、標準セルの実際の特性を反映させたライブラリを設計可能とし、これにより設計マージンを小さくして高性能な半導体集積回路を提供する。
【解決手段】標準セルＳｃ１を配列して半導体集積回路を設計する方法において、標準セルＳｃ１を構成するゲートパターン５の端部に、該ゲートパターン５と垂直な方向にダミーパターン３を配置し、該ダミーパターン３の配置により、ゲートパターン５の端部での該ゲートパターンの占有密度の低下を補う。 （もっと読む）