半導体装置およびその製造方法
【課題】メモリセル領域のトランジスタにおけるソース／ドレイン電極上の半導体層同士の接触による短絡を防止しつつ、周辺回路領域のトランジスタにおけるせり上げソース／ドレイン領域を含むソース／ドレイン電極の高濃度不純物層の接合深さの均一性を図り、短チャネル効果を抑制する。
【解決手段】メモリセル領域における隣接するトランジスタ間で半導体層同士が接触しない膜厚にエピタキシャル成長させ、その際、周辺回路領域の素子分離２のみを後退させて露出した基板面からもエピタキシャル成長半導体層１０を成長させることで、周辺回路領域の半導体層のファセットＦが活性領域外に形成されるようにし、その後、周辺回路領域に高濃度不純物層１１用のイオン注入を行う。
【解決手段】メモリセル領域における隣接するトランジスタ間で半導体層同士が接触しない膜厚にエピタキシャル成長させ、その際、周辺回路領域の素子分離２のみを後退させて露出した基板面からもエピタキシャル成長半導体層１０を成長させることで、周辺回路領域の半導体層のファセットＦが活性領域外に形成されるようにし、その後、周辺回路領域に高濃度不純物層１１用のイオン注入を行う。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、詳しくは、せり上げソース／ドレイン（Elevated Source Drain：ＥＳＤ、積上げソース／ドレインとも呼ばれる）構造を備えたトランジスタを少なくとも周辺回路領域に有するダイナミック・ランダム・アクセス・メモリ（Dynamic Random Access Memory：ＤＲＡＭ）等の半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体装置においては、特性の異なるトランジスタを１つの基板上に混載することが良く行われている。
【０００３】
例えば、ＤＲＡＭ等の半導体装置では、半導体基板上に、キャパシタ等の記憶素子に接続されるセルトランジスタと、メモリセルを制御するためのアレイ回路（Ｘ及びＹデコーダー）のトランジスタ、さらには、データの入出力や、アレイ回路を制御するための周辺回路のトランジスタが形成されている。一般的に、メモリセル領域では規定の領域にできるだけ多くのセルを設けるという観点から、アレイ回路及び周辺回路のトランジスタよりもトランジスタを密に形成する。
【０００４】
従来、高速動作が要求されるアレイ回路及び周辺回路のトランジスタ（以下、アレイ回路及び周辺回路のトランジスタをあわせて、「周辺回路トランジスタ」、また、「周辺回路トランジスタ」の形成される領域を「周辺回路領域」という）は、高濃度不純物層を形成してソース／ドレインを低抵抗化するのが一般的である。高濃度不純物層を形成する場合、不純物のチャネル側への拡散による短チャネル効果が問題となっている。これを防止するため、ＬＤＤ構造やエクステンション領域を設けることが提案されている。さらに、半導体装置開発の世代が進むにしたがい、ソース／ドレイン領域をこれまで以上に基板表面から浅く形成する必要が生じてきている。
【０００５】
このため、ソース／ドレイン領域の上にエピタキシャル成長シリコン層を形成することによって、ソース／ドレイン領域を元の基板表面よりせり上げ、基板表面からの接合深さを浅くすると同時に、実質的なソース／ドレイン領域の接合深さを確保する構造が提案されている。このような構造は、せり上げソース／ドレイン構造（ＥＳＤ構造）と呼ばれている（特許文献１参照）。
【０００６】
一方、メモリセル領域のトランジスタでは、記憶容量増大の観点から周辺回路領域のトランジスタよりもさらに微細且つ高密度に形成するため、ゲート長はさらに短くなり、ゲート間隔も狭くなることから、短チャネル効果の抑制と低リーク電流の確保のために浅い接合とする必要がある。
【０００７】
セルサイズが縮小するほど、コンタクトの大きさと接合深さが減少する傾向にあり、それに伴い、素子の電気的特性の確保、特にコンタクト抵抗を低く確保することが困難になりつつある。この問題を解決する方法として、特許文献２では、半導体基板面にエピタキシャル成長による単結晶シリコン層を形成し、その上にポリシリコンプラグを形成するランディングプラグ構造が提案されている。このエピタキシャル成長シリコン層は、ランディングパッドとも呼ばれている。ランディングパッドを形成することにより、基板表面の自然酸化膜によるコンタクト抵抗増大が抑制される。
【０００８】
そして、特許文献３には、メモリセル領域のＭＯＳトランジスタのソース／ドレイン上に第１のエピタキシャル半導体層を、周辺回路領域のＭＯＳトランジスタのソース／ドレイン上に第２のエピタキシャル半導体層を形成したＤＲＡＭ等の半導体装置が開示されている。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開平０３−０４９２５９号公報
【特許文献２】特開２００３−３３８５４２号公報
【特許文献３】特開２００８−１３０７５６号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
ところで、工程簡略化の観点から、ＤＲＡＭの製造においては、セルトランジスタと周辺回路トランジスタとの製造工程を共通化することは、一般的に行われている。メモリセル領域と周辺回路領域におけるトランジスタ形成の工程共通化を図る場合、特許文献３に記載されるように、周辺回路領域に高濃度不純物層を形成する前、すなわち、半導体基板上の層間絶縁膜形成前に、周辺回路領域ではせり上げソース／ドレイン領域となり、メモリセル部ではランディングパッドとなる半導体層の形成を行うことになる。
【００１１】
ここで、周辺回路領域に形成されるＥＳＤ構造について、図８〜１０を参照して説明する。なお、これらの図は、課題を説明するために発明者が独自に作成したもので、従来技術そのものではない。
【００１２】
図８に示すように、半導体基板１に素子分離（ＳＴＩ）２を形成し、活性領域を確定する。活性領域にゲート絶縁膜３を介して、導電体４及びキャップ層５を形成し、パターニングしてゲート電極６を形成する。次に、ゲート電極側壁に絶縁体からなるサイドウォール・スペーサ８を形成した後、サイドウォール・スペーサ８をマスクに半導体基板１と逆導電型の不純物イオン、例えば、半導体基板１がｐ型シリコンの場合、低濃度のｎ型不純物を導入し、ＬＤＤ層（低濃度不純物層）７を形成する。選択エピタキシャル成長法にて、ＬＤＤ層７の上部に半導体層１０を形成する。
【００１３】
選択エピタキシャル成長法では、形成した半導体層の外周部（端部）は、酸化シリコン膜からなる素子分離２で囲まれているため、エピタキシャル成長シリコン層の横方向への成長が阻害されて、ファセットと称するテーパー形状になることが知られている。
【００１４】
図８のＡで示した部分の拡大図を図９に示す。図９において、Ｆはファセットを示す。イオン注入法にて、半導体層１０を貫通するように不純物を半導体基板１に導入し、高濃度の不純物層１１を形成する。不純物の注入された半導体層１０は、せり上げソース／ドレイン領域１０’となる。この際にファセットＦの影響で、活性領域の外周部（素子分離２の近傍）では、高濃度不純物層１１の半導体基板１の表面からの深さが、他の場所よりも深い領域１１ｄが形成されてしまう。図１０に、高濃度不純物層１１形成後の全体図を示す。
【００１５】
図１１は、トランジスタの平面図であり、素子分離２で区画された活性領域をＫで示す。活性領域Ｋの外周端部に沿って高濃度不純物層１１の深い領域１１ｄが形成される。このため、ゲート電極６に隣接する領域Ｂでは、ソース／ドレイン電極は深い領域１１ｄによって構成されるため、短チャネル効果が起き易く、所定の電気特性を得ることが困難であった。
【００１６】
一方、ファセットによる影響を少なくするためにエピタキシャル成長シリコン層の膜厚を厚くして半導体基板への注入深さを浅くすることが考えられる。また、ファセットはエピタキシャル成長シリコン層の成長を阻害する酸化シリコン膜との接触面で起こることから、素子分離表面をエピタキシャル成長シリコン層の成長を阻害しない窒化シリコン膜としてファセットを形成させないという提案もある。しかしながら、セルトランジスタのソース／ドレイン電極上にも同工程でエピタキシャル成長シリコン層を形成しようとすると、隣接するセルトランジスタ同士を分離している素子分離の幅は周辺回路領域よりも狭いため、エピタキシャル成長シリコン層同士が接触して短絡してしまう場合がある。これは、エピタキシャル成長が横方向にも成長するためである。たとえば、エピタキシャル成長シリコン層が厚くなるほど、横方向への張り出し量も多くなり、また、ファセットの少ない窒化シリコン膜が素子分離表面に形成されている場合は、エピタキシャル成長の膜厚と同程度に横方向にも成長してしまうためである。
【課題を解決するための手段】
【００１７】
本発明者は、メモリセル領域と周辺回路領域とを併設した半導体装置において、周辺回路領域の素子分離表面のみを半導体基板面から後退させて、露出した基板側面からもせり上げソース／ドレインとなる半導体層を成長させることにより、メモリセル領域における同工程で形成される半導体層同士の接触による短絡を防止しつつ、周辺回路領域のトランジスタにおける高濃度不純物層の接合深さの均一性が図れ、短チャネル効果の抑制が可能となることを見出した。
【００１８】
すなわち、本発明の一実施形態によれば、
記憶素子と、該記憶素子に電気的に接続されるセルトランジスタと、を有するメモリセル領域と、
周辺回路トランジスタの形成された周辺回路領域と、
を備えた半導体装置であって、
前記セルトランジスタは、半導体基板を素子分離で区画した活性領域に、ゲート電極と、ゲート電極の両側の活性領域に形成されたソース／ドレイン領域と、該ソース／ドレイン領域上に形成された選択エピタキシャル成長半導体層とを含み、
前記周辺回路トランジスタは、半導体基板を素子分離で区画した活性領域に、ゲート電極と、ゲート電極の両側の活性領域に形成されたＬＤＤ構造のソース／ドレイン領域と、該ソース／ドレイン領域上に形成された選択エピタキシャル成長半導体層で構成されるせり上げソース／ドレイン領域とを含み、
前記セルトランジスタ及び周辺回路トランジスタの選択エピタキシャル成長半導体層は、隣接する前記セルトランジスタ間で選択エピタキシャル成長半導体層同士が接触しない膜厚に同時に形成されたものであり、
前記周辺回路領域の素子分離表面のみが前記半導体基板表面より後退しており、前記せり上げソース／ドレイン領域は前記素子分離表面が後退して露出した半導体基板側面からもエピタキシャル成長した半導体層であって、該半導体層のファセット面が活性領域の外側に形成されており、
前記周辺回路トランジスタにおける前記ＬＤＤ構造の高濃度不純物層の底面位置が、活性領域中央部と周辺部とにおいて略同等である半導体装置が提供される。
【００１９】
また、本発明の別の実施形態によれば、
記憶素子と、該記憶素子に電気的に接続されるセルトランジスタと、を有するメモリセル領域と、
周辺回路トランジスタの形成された周辺回路領域と、
を備えた半導体装置の製造方法であって、
第１導電型の半導体基板に素子分離を形成し、前記セルトランジスタと周辺回路トランジスタを形成するための活性領域を区画する工程、
前記セルトランジスタと周辺回路トランジスタそれぞれのゲート電極を形成する工程、
各ゲート電極側壁にサイドウォール・スペーサを形成する工程、
前記各ゲート電極両側の活性領域に第２導電型の低濃度不純物を注入する工程、
前記周辺回路領域の素子分離のみを選択的に半導体基板表面より後退させる工程、
メモリセル領域及び周辺回路領域の露出する基板面に選択エピタキシャル成長により半導体層を形成する工程、
周辺回路領域の活性領域に前記半導体層を介して第２導電型の高濃度不純物を注入する工程、
とを備え、
選択エピタキシャル成長による半導体層は、前記メモリセル領域において隣接するセルトランジスタの半導体層同士が接触しない膜厚に形成され、
周辺回路領域の素子分離を半導体基板表面より後退させる工程は、周辺回路領域において形成される選択エピタキシャル成長による半導体層のファセットが、前記素子分離表面が後退して露出した半導体基板側面からもエピタキシャル成長した半導体層によって周辺回路トランジスタの形成される活性領域外に形成されるに必要十分な後退量が得られるまで実施する、
半導体装置の製造方法が提供される。
【発明の効果】
【００２０】
周辺回路領域の素子分離のみを後退させて、露出した基板面からもエピタキシャル成長半導体層を成長させることによって、メモリセル領域において、隣接するメモリセル間での半導体層を介した短絡を抑制しつつ、周辺回路領域においてはトランジスタのソース／ドレイン電極を形成する不純物層が活性領域の端部領域において、深く形成されてしまうのを防止できる。これにより、周辺回路領域に配置するトランジスタの短チャネル効果の発生を抑制し、所定の特性を有する半導体装置を容易に形成できる。
【図面の簡単な説明】
【００２１】
【図１】本発明に係る半導体装置の、周辺回路領域のトランジスタの製造例を示す工程断面図である。
【図２】本発明に係る半導体装置の、周辺回路領域のトランジスタの製造例を示す工程断面図である。
【図３】本発明に係る半導体装置の、周辺回路領域のトランジスタの製造例を示す工程断面図である。
【図４】本発明に係る半導体装置の、周辺回路領域のトランジスタの製造例を示す工程断面図である。
【図５】本発明に係る半導体装置の、周辺回路領域のトランジスタにおける半導体層１０の状態を示す拡大断面図である。
【図６】本発明に係る半導体装置の、周辺回路領域のトランジスタの製造例を示す工程断面図である。
【図７】本発明に係る半導体装置の、周辺回路領域のトランジスタの製造例を示す工程断面図である。
【図８】従来技術の半導体装置における課題を説明する断面図である。
【図９】従来技術の半導体装置における課題部分を説明する拡大断面図である。
【図１０】従来技術の半導体装置における課題を説明する断面図である。
【図１１】従来技術の半導体装置における課題を説明する平面図である。
【図１２】本発明に係る半導体装置の、メモリセル領域の概略を示す平面図である。
【図１３】図１２のＡ−Ａ’線における概略断面図である。
【図１４】図１２のＢ−Ｂ’線における概略断面図である。
【図１５】本発明に係る半導体装置において、メモリセル領域と周辺回路領域とを並設する工程を説明する工程断面図である。
【図１６】本発明に係る半導体装置において、メモリセル領域と周辺回路領域とを並設する工程を説明する工程断面図である。
【図１７】本発明に係る半導体装置において、メモリセル領域と周辺回路領域とを並設する工程を説明する工程断面図である。
【図１８】本発明に係る半導体装置において、メモリセル領域と周辺回路領域とを並設する工程を説明する工程断面図である。
【図１９】本発明に係る半導体装置において、メモリセル領域と周辺回路領域とを並設する工程を説明する工程断面図である。
【発明を実施するための形態】
【００２２】
周辺回路領域に形成するＥＳＤ構造の周辺回路トランジスタとして、Ｎチャネル型ＭＯＳトランジスタを形成する場合を例として図面を参照して説明する。
【００２３】
（図１）
Ｐ型のシリコンからなる半導体基板１に、酸化シリコン膜を埋め込んだ素子分離２をＳＴＩ法等で形成し、活性領域を区画する。半導体基板１の上面にゲート絶縁膜３を形成し、ゲート導電体４およびキャップ膜５の積層体をパターニングしてゲート電極を形成する。ゲート導電体４としては、不純物を含有した多結晶シリコン上にタングステン等の金属膜を積層したものを例示できる。キャップ膜５としては、窒化シリコン膜（Ｓｉ３Ｎ４）を例示できる。
【００２４】
（図２）
窒化シリコン膜等の絶縁膜を用いて、サイドウォール・スペーサ８を形成する。次に、イオン注入にて、リン等のＮ型不純物を、たとえば、１×１０１３〜１×１０１４ atoms／ｃｍ２の濃度で導入し、ＬＤＤ層７を形成する。なお、ＬＤＤ層７はサイドウォール・スペーサ８を形成する前に、ゲート電極６をマスクにイオン注入しても良く、また、薄い第１のサイドウォール・スペーサを形成してＬＤＤ層７を形成し、第１のサイドウォール・スペーサ上に第２のサイドウォール・スペーサを形成しても良い。なお、サイドウォールスペーサ８の表面が酸化シリコンで構成されると、後工程で形成する選択エピタキシャル成長シリコン層の成長が酸化シリコンとの接触面で阻害されて、ゲート電極側壁側にもファセットが形成される（たとえば、特開２０００−４９３４８号公報参照）。従って、サイドウォールスペーサ８の表面は、選択エピタキシャル成長を阻害しない絶縁膜、特に、窒化シリコンや酸窒化シリコン等の窒素を含む絶縁材料が好ましい。
【００２５】
（図３）
酸化シリコンのエッチングを行い、素子分離２の上面の高さが、半導体基板１の上面よりも低くなるようにする。半導体基板の上面からの後退量は、後工程で形成する半導体層１０ファセットＦが活性領域外に形成されるに必要十分となるように適宜調整される。後退量としては、半導体基板表面から１０ｎｍ以上低くなるようにすることが好ましく、上限は素子分離としての機能を損なわない範囲であればよいが、３０ｎｍ程度までで十分である。酸化シリコンのエッチングには、ドライエッチング、湿式エッチングのいずれも適用できる。なお、図示する例では、サイドウォール・スペーサ８の下にゲート絶縁膜３の側面が露出する構成を示しており、このような形状に対して湿式エッチングを行う際には、ゲート電極の下方に位置するゲート絶縁膜３がサイドエッチングされ過ぎないように、時間を制御する。ゲート絶縁膜３の側面が窒化シリコン膜等のサイドウォール・スペーサ８で覆われている場合は時間制御を厳密に行う必要はない。また、素子分離２に窒化シリコン等で薄いライナー膜を形成し、その上に酸化シリコンを埋め込んでいるような場合、周辺回路領域の活性領域に接する側のライナー膜は、酸化シリコン膜を埋め込む前に引き下げておくことが好ましい。
【００２６】
（図４）
選択エピタキシャル成長法によって、半導体基板１上に半導体層１０としてシリコン層を形成する。半導体層１０の膜厚はメモリセル領域において半導体層１０同士が接触しない膜厚であって、せり上げソース／ドレイン領域を形成するのに十分な膜厚であれば、特に限定されないが、たとえば、２０〜４０ｎｍの範囲の膜厚に形成することができる。
【００２７】
半導体層１０形成後の活性領域の端部Ａの拡大図を図５に示す。本発明では、半導体層１０の形成前の時点で、活性領域の端部において、半導体基板１の素子分離２と接触していた側壁部（シリコン面）が一部露出している。このため半導体層１０は、上方に成長すると共に側壁部から横方向にも成長が進行する。その結果、図５に示したようにファセットＦの位置が、従来よりも横方向にずれ、活性領域Ｋの外側、すなわち、素子分離２上に形成される。
【００２８】
この状態でソース／ドレイン電極形成のためのイオン注入を行うと、ＬＤＤ構造の高濃度不純物層１１の底部は、活性領域内において半導体基板１の上面と概略平行となるように形成される。すなわち、従来のように不純物層の深い領域（１１ｄ）が形成されない。この時、半導体層１０は、不純物が注入されることでせり上げソース／ドレイン領域１０’となる。
【００２９】
（図６）
高濃度不純物層１１の形成後の断面図を示す。高濃度不純物層１１の形成には、イオン注入で、ヒ素等のＮ型不純物を、たとえば、５×１０１４〜５×１０１５atoms／ｃｍ２の濃度で導入する。
【００３０】
（図７）
酸化シリコン膜等で第１層間絶縁膜２０を形成する。ソース／ドレイン電極に接続する第１コンタクトプラグ２１および第１配線層２２を形成する。図示していない位置で、ゲート電極用の導電膜４に接続するコンタクトプラグおよび配線層も同様に形成する。
【００３１】
次に、メモリセル領域について説明する。本実施形態においてメモリセル領域は、図１２に示す平面構造のように、細長い短冊状の活性領域Ｋが複数、個々に所定間隔をあけて右斜め下向きに整列形成されている。各活性領域Ｋの両端部と中央部に個々に不純物拡散層（ＬＤＤ層）が配置され、この形態では各活性領域Ｋの中央部にソース、両端部にドレインが形成される。それらの真上に配置される形で基板コンタクト部２０５ｃ、２０５ａ、２０５ｂが規定されている。本実施形態では、１つの活性領域Ｋに２ビットのセルトランジスタが配置されるセル構造に本発明を適用した場合の一例を示している。
【００３２】
なお、この図のような平面形状の活性領域Ｋが規定されているのは、本実施形態に特有の形状であるが、活性領域Ｋの形状や方向は特に規定されるべきものではない。図１２に示す活性領域Ｋの形状はその他一般的なトランジスタに適用される活性領域の形状で良いのは勿論であり、本実施形態の形状に限定されるものではない。
【００３３】
図１２の紙面横方向（Ｘ方向）に折れ線状にビット配線１０６が延設され、このビット配線１０６が紙面縦方向（Ｙ方向）に所定の間隔で複数配置されている。また、Ｙ方向に直線状のワード配線１０７が延設され、これらのワード配線１０７がＸ方向に所定の間隔で複数配置される。ワード配線１０７は各活性領域Ｋと交差する部分においてゲート電極となり、セルトランジスタを構成する。
【００３４】
図１３は、図１２のＡ−Ａ’線での断面図であり、半導体基板１において素子分離２に区画された活性領域Ｋにソース及びドレイン電極となるＬＤＤ層７が離間して形成され、ソースとドレインとの間に、ゲート絶縁膜３を介してゲート導電体４とキャップ膜５の積層体であるゲート電極６が形成されている。ゲート導電体４及びキャップ膜５は、周辺回路領域のＭＯＳトランジスタと同様に形成される。なお、セルトランジスタは、周辺回路トランジスタよりも一般的にゲート長の短いトランジスタが適用される。また、メモリセル領域のセルトランジスタは、このようなプレーナー型のトランジスタに限定されるものではなく、より微細化に適したリセスゲート型のトランジスタとしても良い。それによりゲート電極幅に対する実効ゲート長を大きくすることができる。
【００３５】
また、ゲート電極６の側壁には窒化シリコン膜からなるサイドウォール・スペーサ８が形成されている。ＬＤＤ層７上には選択エピタキシャル成長した半導体層１０が形成されている。
【００３６】
酸化シリコン膜等で第１層間絶縁膜２０を形成する。ソース／ドレイン電極に接続する基板コンタクトプラグ（２０５ａ〜２０５ｃ）をＳＡＣ法により形成する。基板コンタクトプラグ（２０５ａ〜２０５ｃ）はポリシリコンなどの導電体で形成し、その際、ＬＤＤ層７と同じ導電型の不純物を導入してもよい。それにより基板コンタクトプラグの接続抵抗を低減することができる。また、基板コンタクトプラグにＬＤＤ層７と同じ導電型の不純物を導入した場合、シリコン層１０にこの不純物が固相拡散することにより、メモリセル領域のトランジスタも、せり上げソース／ドレイン構造となる。
【００３７】
ソース電極に接続された基板コンタクトプラグ２０５ａには、ビット配線１０６が接続され、ビット配線を覆う第２の層間絶縁膜２４に、ドレイン電極に接続された基板コンタクトプラグ２０５ｂ及び２０５ｃ上に容量コンタクトプラグとして第２コンタクトプラグ２５が形成される。
【００３８】
第２コンタクトプラグ２５上には記憶素子として、ペデスタル型の下部電極２６ａ、容量絶縁膜２６ｂ、上部電極２６ｃから構成されるキャパシタ２６が形成され、キャパシタ２６上には第３層間絶縁膜２７を形成し、キャパシタ上部電極２６ｃと接続されるコンタクト及び配線（不図示）を形成する。
【００３９】
なお、この例では、ペデスタル型の下部電極を有するキャパシタを例示しているが、これに限定されず、シリンダ型の下部電極の内壁あるいは内壁及び外壁の両方を容量として用いたキャパシタなどの、公知の構造を適用できる。また、記憶素子としてはキャパシタ等の容量素子以外の記憶素子を適用しても良い。
【００４０】
図１４は、図１２のＢ−Ｂ’線での断面図である。メモリセル領域の素子分離２は、周辺回路領域の素子分離２と異なり、エッチングされることなく半導体基板１の表面高さとほぼ同等のままとされる。なお、素子分離２の形成方法によっては、素子分離２の表面高さが基板面から多少上下する場合があるが、数ｎｍの範囲であれば許容される。その結果、メモリセル領域の半導体層１０は、図１４に示すように活性領域内にファセットＦを有し、一部素子分離２上に張り出した形状に形成される。この時、素子分離２表面は半導体層１０の成長を阻害する酸化シリコン膜であることが好ましい。エピタキシャル成長した半導体層１０の成長を阻害しない窒化シリコン膜等の膜が存在すると、ファセットが形成されないか形成されたとしてもわずかであることで、膜厚と同程度に素子分離２上に伸びてしまう。本発明では、メモリセル領域の半導体層１０がファセットを有して形成されることで、横方向への張り出し量が抑制されるという効果もある。
【００４１】
メモリセル領域の素子分離２の幅は、周辺回路領域の素子分離２の幅よりはるかに狭く、そのため、素子分離２上に伸びた半導体層１０同士が接触してしまうと、短絡して正常なデータ保存ができなくなる。従って、半導体層１０は、隣接する半導体層１０同士が接触しない膜厚にメモリセル領域の素子分離２の幅に応じて適宜調整する必要がある。この時、周辺回路領域では、同厚みに半導体層１０が形成されることになる。半導体層１０の膜厚が薄くなるほど、従来構造ではファセットが活性領域内側に形成されて、高濃度不純物層１１の深い領域１１ｄの幅も大きくなる傾向にある。本発明では、半導体層１０が周辺回路領域の後退させた素子分離２の側面に露出するシリコン面からも成長するため、半導体層１０が薄くなっていったとしても、ファセットＦを安定して活性領域外に形成させることができる。その結果、その後の高濃度不純物層形成において、活性領域外周部で接合が深くなる現象を防止できる。
【００４２】
次に、メモリセル領域と周辺回路領域とを共通の工程で並設する実施形態について説明する。
図１５〜１９は、メモリセル領域（紙面左側）と周辺回路領域（紙面右側）とを並設する製造工程を示す模式的工程断面図である。なお、これらの図においては、メモリセル領域のトランジスタは１つのセル単位を簡略化して記載している。また、メモリセル領域の構成物には符号として数字の後にａを、周辺回路領域の構成物には符号として数字の後にｂを付し、共通する工程ではこれらを省略する。
【００４３】
（図１５）
素子分離２の形成された半導体基板１上のメモリセル領域と周辺回路領域にＭＯＳトランジスタとなるゲート電極６（ゲート導電体４，キャップ層５）をゲート絶縁膜３を介して形成し，ゲート電極６側壁のサイドウォール・スペーサ８を形成した後、ＬＤＤ層７を形成する。
【００４４】
（図１６）
メモリセル領域をフォトレジスト膜（不図示）を用いてマスクし、酸化シリコンのエッチングを行う。これにより、周辺回路領域の素子分離２のみ、表面高さが低下する。
【００４５】
（図１７）
選択エピタキシャル成長を行い、メモリセル領域及び周辺回路領域の露出している半導体基板１上（ＬＤＤ層７ａ、７ｂ）に半導体層１０ａ、１０ｂを２０〜４０ｎｍの膜厚に形成する。
メモリセル領域では、素子分離２の表面高さを低下させていないので、ソース／ドレイン電極（ＬＤＤ層７ａ）の側面にシリコン面が露出しておらず、周辺回路領域に比べて横方向への半導体層１０ａの成長が抑制される。
【００４６】
（図１８）
イオン注入にて周辺回路領域にのみ、高濃度の不純物を導入し、高濃度不純物層１１ｂ（ソース／ドレイン電極）を形成する。この時、周辺回路領域の半導体層１０ｂにも高濃度の不純物が導入されて、せり上げソース／ドレイン領域１０’ｂとなる。
なお、メモリセル領域には、この高濃度の不純物層の導入は行わないので、たとえばフォトレジスト膜（不図示）でメモリセル領域をマスクしてイオン注入を行う。
【００４７】
第１層間絶縁膜２０、第１コンタクトプラグ２１ａ、２１ｂを形成する。タングステン（Ｗ）を用いて配線２２ａ、２２ｂを形成する。メモリセル領域の配線２２ａはビット配線として機能する。周辺回路領域の配線２２ｂは周辺回路トランジスタの電極引き出し配線として機能する。なお図示していないが、ゲート電極に接続するコンタクトプラグと配線も同様に形成する。
メモリセル領域の第１コンタクトプラグ２１ａを形成する際に、メモリセル領域に設けたコンタクトホールには、ＬＤＤ層７ａと同じ導電型の不純物を導入してもよい。これにより、第１コンタクトプラグ２１ａの接続抵抗を低減することができる。
【００４８】
（図１９）
第２層間絶縁膜２４、第２コンタクトプラグ２５ａを形成する。第２コンタクトプラグ２５ａに接続する記憶素子としてキャパシタ２６を形成する。
第３層間絶縁膜２７、第３コンタクトプラグ２８ａ、２８ｂを形成し、アルミニウム（Ａｌ）、銅（Ｃｕ）等を用いて、第２配線２９ａ、２９ｂを形成する。
以上により、図１９に示すようなメモリセル領域と周辺回路領域を有するＤＲＡＭ装置が形成される。
【００４９】
本発明は、上記実施形態のみに限定されるものではなく、本発明の趣旨を逸脱しない範囲で適宜公知技術を適用することができる。たとえば、半導体層１０上にシリサイド層を形成して接触抵抗の低減を図ることは、特に高速動作の要求される周辺回路領域のトランジスタには有効である。同様に、半導体層１０に接続される第１コンタクトプラグを金属プラグとすることも有効である。
【符号の説明】
【００５０】
１ 半導体基板
２ 素子分離
３ ゲート絶縁膜
４ ゲート導電体
５ キャップ膜
６ ゲート電極
７ ＬＤＤ層
８ サイドウォール・スペーサ
１０ 半導体層（シリコン層）
１０’ せり上げソース／ドレイン領域
１１ 高濃度不純物領域
２０ 第１層間絶縁膜
２１ 第１コンタクトプラグ
２２ 第１配線
２４ 第２層間絶縁膜
２５ 第２コンタクトプラグ
２６ キャパシタ
２７ 第３層間絶縁膜
２８ 第３コンタクトプラグ
２９ 第２配線
１０６ ビット線
１０７ ワード線
２０５ａ〜ｃ 基板コンタクトプラグ
Ｋ 活性領域
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、詳しくは、せり上げソース／ドレイン（Elevated Source Drain：ＥＳＤ、積上げソース／ドレインとも呼ばれる）構造を備えたトランジスタを少なくとも周辺回路領域に有するダイナミック・ランダム・アクセス・メモリ（Dynamic Random Access Memory：ＤＲＡＭ）等の半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体装置においては、特性の異なるトランジスタを１つの基板上に混載することが良く行われている。
【０００３】
例えば、ＤＲＡＭ等の半導体装置では、半導体基板上に、キャパシタ等の記憶素子に接続されるセルトランジスタと、メモリセルを制御するためのアレイ回路（Ｘ及びＹデコーダー）のトランジスタ、さらには、データの入出力や、アレイ回路を制御するための周辺回路のトランジスタが形成されている。一般的に、メモリセル領域では規定の領域にできるだけ多くのセルを設けるという観点から、アレイ回路及び周辺回路のトランジスタよりもトランジスタを密に形成する。
【０００４】
従来、高速動作が要求されるアレイ回路及び周辺回路のトランジスタ（以下、アレイ回路及び周辺回路のトランジスタをあわせて、「周辺回路トランジスタ」、また、「周辺回路トランジスタ」の形成される領域を「周辺回路領域」という）は、高濃度不純物層を形成してソース／ドレインを低抵抗化するのが一般的である。高濃度不純物層を形成する場合、不純物のチャネル側への拡散による短チャネル効果が問題となっている。これを防止するため、ＬＤＤ構造やエクステンション領域を設けることが提案されている。さらに、半導体装置開発の世代が進むにしたがい、ソース／ドレイン領域をこれまで以上に基板表面から浅く形成する必要が生じてきている。
【０００５】
このため、ソース／ドレイン領域の上にエピタキシャル成長シリコン層を形成することによって、ソース／ドレイン領域を元の基板表面よりせり上げ、基板表面からの接合深さを浅くすると同時に、実質的なソース／ドレイン領域の接合深さを確保する構造が提案されている。このような構造は、せり上げソース／ドレイン構造（ＥＳＤ構造）と呼ばれている（特許文献１参照）。
【０００６】
一方、メモリセル領域のトランジスタでは、記憶容量増大の観点から周辺回路領域のトランジスタよりもさらに微細且つ高密度に形成するため、ゲート長はさらに短くなり、ゲート間隔も狭くなることから、短チャネル効果の抑制と低リーク電流の確保のために浅い接合とする必要がある。
【０００７】
セルサイズが縮小するほど、コンタクトの大きさと接合深さが減少する傾向にあり、それに伴い、素子の電気的特性の確保、特にコンタクト抵抗を低く確保することが困難になりつつある。この問題を解決する方法として、特許文献２では、半導体基板面にエピタキシャル成長による単結晶シリコン層を形成し、その上にポリシリコンプラグを形成するランディングプラグ構造が提案されている。このエピタキシャル成長シリコン層は、ランディングパッドとも呼ばれている。ランディングパッドを形成することにより、基板表面の自然酸化膜によるコンタクト抵抗増大が抑制される。
【０００８】
そして、特許文献３には、メモリセル領域のＭＯＳトランジスタのソース／ドレイン上に第１のエピタキシャル半導体層を、周辺回路領域のＭＯＳトランジスタのソース／ドレイン上に第２のエピタキシャル半導体層を形成したＤＲＡＭ等の半導体装置が開示されている。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開平０３−０４９２５９号公報
【特許文献２】特開２００３−３３８５４２号公報
【特許文献３】特開２００８−１３０７５６号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
ところで、工程簡略化の観点から、ＤＲＡＭの製造においては、セルトランジスタと周辺回路トランジスタとの製造工程を共通化することは、一般的に行われている。メモリセル領域と周辺回路領域におけるトランジスタ形成の工程共通化を図る場合、特許文献３に記載されるように、周辺回路領域に高濃度不純物層を形成する前、すなわち、半導体基板上の層間絶縁膜形成前に、周辺回路領域ではせり上げソース／ドレイン領域となり、メモリセル部ではランディングパッドとなる半導体層の形成を行うことになる。
【００１１】
ここで、周辺回路領域に形成されるＥＳＤ構造について、図８〜１０を参照して説明する。なお、これらの図は、課題を説明するために発明者が独自に作成したもので、従来技術そのものではない。
【００１２】
図８に示すように、半導体基板１に素子分離（ＳＴＩ）２を形成し、活性領域を確定する。活性領域にゲート絶縁膜３を介して、導電体４及びキャップ層５を形成し、パターニングしてゲート電極６を形成する。次に、ゲート電極側壁に絶縁体からなるサイドウォール・スペーサ８を形成した後、サイドウォール・スペーサ８をマスクに半導体基板１と逆導電型の不純物イオン、例えば、半導体基板１がｐ型シリコンの場合、低濃度のｎ型不純物を導入し、ＬＤＤ層（低濃度不純物層）７を形成する。選択エピタキシャル成長法にて、ＬＤＤ層７の上部に半導体層１０を形成する。
【００１３】
選択エピタキシャル成長法では、形成した半導体層の外周部（端部）は、酸化シリコン膜からなる素子分離２で囲まれているため、エピタキシャル成長シリコン層の横方向への成長が阻害されて、ファセットと称するテーパー形状になることが知られている。
【００１４】
図８のＡで示した部分の拡大図を図９に示す。図９において、Ｆはファセットを示す。イオン注入法にて、半導体層１０を貫通するように不純物を半導体基板１に導入し、高濃度の不純物層１１を形成する。不純物の注入された半導体層１０は、せり上げソース／ドレイン領域１０’となる。この際にファセットＦの影響で、活性領域の外周部（素子分離２の近傍）では、高濃度不純物層１１の半導体基板１の表面からの深さが、他の場所よりも深い領域１１ｄが形成されてしまう。図１０に、高濃度不純物層１１形成後の全体図を示す。
【００１５】
図１１は、トランジスタの平面図であり、素子分離２で区画された活性領域をＫで示す。活性領域Ｋの外周端部に沿って高濃度不純物層１１の深い領域１１ｄが形成される。このため、ゲート電極６に隣接する領域Ｂでは、ソース／ドレイン電極は深い領域１１ｄによって構成されるため、短チャネル効果が起き易く、所定の電気特性を得ることが困難であった。
【００１６】
一方、ファセットによる影響を少なくするためにエピタキシャル成長シリコン層の膜厚を厚くして半導体基板への注入深さを浅くすることが考えられる。また、ファセットはエピタキシャル成長シリコン層の成長を阻害する酸化シリコン膜との接触面で起こることから、素子分離表面をエピタキシャル成長シリコン層の成長を阻害しない窒化シリコン膜としてファセットを形成させないという提案もある。しかしながら、セルトランジスタのソース／ドレイン電極上にも同工程でエピタキシャル成長シリコン層を形成しようとすると、隣接するセルトランジスタ同士を分離している素子分離の幅は周辺回路領域よりも狭いため、エピタキシャル成長シリコン層同士が接触して短絡してしまう場合がある。これは、エピタキシャル成長が横方向にも成長するためである。たとえば、エピタキシャル成長シリコン層が厚くなるほど、横方向への張り出し量も多くなり、また、ファセットの少ない窒化シリコン膜が素子分離表面に形成されている場合は、エピタキシャル成長の膜厚と同程度に横方向にも成長してしまうためである。
【課題を解決するための手段】
【００１７】
本発明者は、メモリセル領域と周辺回路領域とを併設した半導体装置において、周辺回路領域の素子分離表面のみを半導体基板面から後退させて、露出した基板側面からもせり上げソース／ドレインとなる半導体層を成長させることにより、メモリセル領域における同工程で形成される半導体層同士の接触による短絡を防止しつつ、周辺回路領域のトランジスタにおける高濃度不純物層の接合深さの均一性が図れ、短チャネル効果の抑制が可能となることを見出した。
【００１８】
すなわち、本発明の一実施形態によれば、
記憶素子と、該記憶素子に電気的に接続されるセルトランジスタと、を有するメモリセル領域と、
周辺回路トランジスタの形成された周辺回路領域と、
を備えた半導体装置であって、
前記セルトランジスタは、半導体基板を素子分離で区画した活性領域に、ゲート電極と、ゲート電極の両側の活性領域に形成されたソース／ドレイン領域と、該ソース／ドレイン領域上に形成された選択エピタキシャル成長半導体層とを含み、
前記周辺回路トランジスタは、半導体基板を素子分離で区画した活性領域に、ゲート電極と、ゲート電極の両側の活性領域に形成されたＬＤＤ構造のソース／ドレイン領域と、該ソース／ドレイン領域上に形成された選択エピタキシャル成長半導体層で構成されるせり上げソース／ドレイン領域とを含み、
前記セルトランジスタ及び周辺回路トランジスタの選択エピタキシャル成長半導体層は、隣接する前記セルトランジスタ間で選択エピタキシャル成長半導体層同士が接触しない膜厚に同時に形成されたものであり、
前記周辺回路領域の素子分離表面のみが前記半導体基板表面より後退しており、前記せり上げソース／ドレイン領域は前記素子分離表面が後退して露出した半導体基板側面からもエピタキシャル成長した半導体層であって、該半導体層のファセット面が活性領域の外側に形成されており、
前記周辺回路トランジスタにおける前記ＬＤＤ構造の高濃度不純物層の底面位置が、活性領域中央部と周辺部とにおいて略同等である半導体装置が提供される。
【００１９】
また、本発明の別の実施形態によれば、
記憶素子と、該記憶素子に電気的に接続されるセルトランジスタと、を有するメモリセル領域と、
周辺回路トランジスタの形成された周辺回路領域と、
を備えた半導体装置の製造方法であって、
第１導電型の半導体基板に素子分離を形成し、前記セルトランジスタと周辺回路トランジスタを形成するための活性領域を区画する工程、
前記セルトランジスタと周辺回路トランジスタそれぞれのゲート電極を形成する工程、
各ゲート電極側壁にサイドウォール・スペーサを形成する工程、
前記各ゲート電極両側の活性領域に第２導電型の低濃度不純物を注入する工程、
前記周辺回路領域の素子分離のみを選択的に半導体基板表面より後退させる工程、
メモリセル領域及び周辺回路領域の露出する基板面に選択エピタキシャル成長により半導体層を形成する工程、
周辺回路領域の活性領域に前記半導体層を介して第２導電型の高濃度不純物を注入する工程、
とを備え、
選択エピタキシャル成長による半導体層は、前記メモリセル領域において隣接するセルトランジスタの半導体層同士が接触しない膜厚に形成され、
周辺回路領域の素子分離を半導体基板表面より後退させる工程は、周辺回路領域において形成される選択エピタキシャル成長による半導体層のファセットが、前記素子分離表面が後退して露出した半導体基板側面からもエピタキシャル成長した半導体層によって周辺回路トランジスタの形成される活性領域外に形成されるに必要十分な後退量が得られるまで実施する、
半導体装置の製造方法が提供される。
【発明の効果】
【００２０】
周辺回路領域の素子分離のみを後退させて、露出した基板面からもエピタキシャル成長半導体層を成長させることによって、メモリセル領域において、隣接するメモリセル間での半導体層を介した短絡を抑制しつつ、周辺回路領域においてはトランジスタのソース／ドレイン電極を形成する不純物層が活性領域の端部領域において、深く形成されてしまうのを防止できる。これにより、周辺回路領域に配置するトランジスタの短チャネル効果の発生を抑制し、所定の特性を有する半導体装置を容易に形成できる。
【図面の簡単な説明】
【００２１】
【図１】本発明に係る半導体装置の、周辺回路領域のトランジスタの製造例を示す工程断面図である。
【図２】本発明に係る半導体装置の、周辺回路領域のトランジスタの製造例を示す工程断面図である。
【図３】本発明に係る半導体装置の、周辺回路領域のトランジスタの製造例を示す工程断面図である。
【図４】本発明に係る半導体装置の、周辺回路領域のトランジスタの製造例を示す工程断面図である。
【図５】本発明に係る半導体装置の、周辺回路領域のトランジスタにおける半導体層１０の状態を示す拡大断面図である。
【図６】本発明に係る半導体装置の、周辺回路領域のトランジスタの製造例を示す工程断面図である。
【図７】本発明に係る半導体装置の、周辺回路領域のトランジスタの製造例を示す工程断面図である。
【図８】従来技術の半導体装置における課題を説明する断面図である。
【図９】従来技術の半導体装置における課題部分を説明する拡大断面図である。
【図１０】従来技術の半導体装置における課題を説明する断面図である。
【図１１】従来技術の半導体装置における課題を説明する平面図である。
【図１２】本発明に係る半導体装置の、メモリセル領域の概略を示す平面図である。
【図１３】図１２のＡ−Ａ’線における概略断面図である。
【図１４】図１２のＢ−Ｂ’線における概略断面図である。
【図１５】本発明に係る半導体装置において、メモリセル領域と周辺回路領域とを並設する工程を説明する工程断面図である。
【図１６】本発明に係る半導体装置において、メモリセル領域と周辺回路領域とを並設する工程を説明する工程断面図である。
【図１７】本発明に係る半導体装置において、メモリセル領域と周辺回路領域とを並設する工程を説明する工程断面図である。
【図１８】本発明に係る半導体装置において、メモリセル領域と周辺回路領域とを並設する工程を説明する工程断面図である。
【図１９】本発明に係る半導体装置において、メモリセル領域と周辺回路領域とを並設する工程を説明する工程断面図である。
【発明を実施するための形態】
【００２２】
周辺回路領域に形成するＥＳＤ構造の周辺回路トランジスタとして、Ｎチャネル型ＭＯＳトランジスタを形成する場合を例として図面を参照して説明する。
【００２３】
（図１）
Ｐ型のシリコンからなる半導体基板１に、酸化シリコン膜を埋め込んだ素子分離２をＳＴＩ法等で形成し、活性領域を区画する。半導体基板１の上面にゲート絶縁膜３を形成し、ゲート導電体４およびキャップ膜５の積層体をパターニングしてゲート電極を形成する。ゲート導電体４としては、不純物を含有した多結晶シリコン上にタングステン等の金属膜を積層したものを例示できる。キャップ膜５としては、窒化シリコン膜（Ｓｉ３Ｎ４）を例示できる。
【００２４】
（図２）
窒化シリコン膜等の絶縁膜を用いて、サイドウォール・スペーサ８を形成する。次に、イオン注入にて、リン等のＮ型不純物を、たとえば、１×１０１３〜１×１０１４ atoms／ｃｍ２の濃度で導入し、ＬＤＤ層７を形成する。なお、ＬＤＤ層７はサイドウォール・スペーサ８を形成する前に、ゲート電極６をマスクにイオン注入しても良く、また、薄い第１のサイドウォール・スペーサを形成してＬＤＤ層７を形成し、第１のサイドウォール・スペーサ上に第２のサイドウォール・スペーサを形成しても良い。なお、サイドウォールスペーサ８の表面が酸化シリコンで構成されると、後工程で形成する選択エピタキシャル成長シリコン層の成長が酸化シリコンとの接触面で阻害されて、ゲート電極側壁側にもファセットが形成される（たとえば、特開２０００−４９３４８号公報参照）。従って、サイドウォールスペーサ８の表面は、選択エピタキシャル成長を阻害しない絶縁膜、特に、窒化シリコンや酸窒化シリコン等の窒素を含む絶縁材料が好ましい。
【００２５】
（図３）
酸化シリコンのエッチングを行い、素子分離２の上面の高さが、半導体基板１の上面よりも低くなるようにする。半導体基板の上面からの後退量は、後工程で形成する半導体層１０ファセットＦが活性領域外に形成されるに必要十分となるように適宜調整される。後退量としては、半導体基板表面から１０ｎｍ以上低くなるようにすることが好ましく、上限は素子分離としての機能を損なわない範囲であればよいが、３０ｎｍ程度までで十分である。酸化シリコンのエッチングには、ドライエッチング、湿式エッチングのいずれも適用できる。なお、図示する例では、サイドウォール・スペーサ８の下にゲート絶縁膜３の側面が露出する構成を示しており、このような形状に対して湿式エッチングを行う際には、ゲート電極の下方に位置するゲート絶縁膜３がサイドエッチングされ過ぎないように、時間を制御する。ゲート絶縁膜３の側面が窒化シリコン膜等のサイドウォール・スペーサ８で覆われている場合は時間制御を厳密に行う必要はない。また、素子分離２に窒化シリコン等で薄いライナー膜を形成し、その上に酸化シリコンを埋め込んでいるような場合、周辺回路領域の活性領域に接する側のライナー膜は、酸化シリコン膜を埋め込む前に引き下げておくことが好ましい。
【００２６】
（図４）
選択エピタキシャル成長法によって、半導体基板１上に半導体層１０としてシリコン層を形成する。半導体層１０の膜厚はメモリセル領域において半導体層１０同士が接触しない膜厚であって、せり上げソース／ドレイン領域を形成するのに十分な膜厚であれば、特に限定されないが、たとえば、２０〜４０ｎｍの範囲の膜厚に形成することができる。
【００２７】
半導体層１０形成後の活性領域の端部Ａの拡大図を図５に示す。本発明では、半導体層１０の形成前の時点で、活性領域の端部において、半導体基板１の素子分離２と接触していた側壁部（シリコン面）が一部露出している。このため半導体層１０は、上方に成長すると共に側壁部から横方向にも成長が進行する。その結果、図５に示したようにファセットＦの位置が、従来よりも横方向にずれ、活性領域Ｋの外側、すなわち、素子分離２上に形成される。
【００２８】
この状態でソース／ドレイン電極形成のためのイオン注入を行うと、ＬＤＤ構造の高濃度不純物層１１の底部は、活性領域内において半導体基板１の上面と概略平行となるように形成される。すなわち、従来のように不純物層の深い領域（１１ｄ）が形成されない。この時、半導体層１０は、不純物が注入されることでせり上げソース／ドレイン領域１０’となる。
【００２９】
（図６）
高濃度不純物層１１の形成後の断面図を示す。高濃度不純物層１１の形成には、イオン注入で、ヒ素等のＮ型不純物を、たとえば、５×１０１４〜５×１０１５atoms／ｃｍ２の濃度で導入する。
【００３０】
（図７）
酸化シリコン膜等で第１層間絶縁膜２０を形成する。ソース／ドレイン電極に接続する第１コンタクトプラグ２１および第１配線層２２を形成する。図示していない位置で、ゲート電極用の導電膜４に接続するコンタクトプラグおよび配線層も同様に形成する。
【００３１】
次に、メモリセル領域について説明する。本実施形態においてメモリセル領域は、図１２に示す平面構造のように、細長い短冊状の活性領域Ｋが複数、個々に所定間隔をあけて右斜め下向きに整列形成されている。各活性領域Ｋの両端部と中央部に個々に不純物拡散層（ＬＤＤ層）が配置され、この形態では各活性領域Ｋの中央部にソース、両端部にドレインが形成される。それらの真上に配置される形で基板コンタクト部２０５ｃ、２０５ａ、２０５ｂが規定されている。本実施形態では、１つの活性領域Ｋに２ビットのセルトランジスタが配置されるセル構造に本発明を適用した場合の一例を示している。
【００３２】
なお、この図のような平面形状の活性領域Ｋが規定されているのは、本実施形態に特有の形状であるが、活性領域Ｋの形状や方向は特に規定されるべきものではない。図１２に示す活性領域Ｋの形状はその他一般的なトランジスタに適用される活性領域の形状で良いのは勿論であり、本実施形態の形状に限定されるものではない。
【００３３】
図１２の紙面横方向（Ｘ方向）に折れ線状にビット配線１０６が延設され、このビット配線１０６が紙面縦方向（Ｙ方向）に所定の間隔で複数配置されている。また、Ｙ方向に直線状のワード配線１０７が延設され、これらのワード配線１０７がＸ方向に所定の間隔で複数配置される。ワード配線１０７は各活性領域Ｋと交差する部分においてゲート電極となり、セルトランジスタを構成する。
【００３４】
図１３は、図１２のＡ−Ａ’線での断面図であり、半導体基板１において素子分離２に区画された活性領域Ｋにソース及びドレイン電極となるＬＤＤ層７が離間して形成され、ソースとドレインとの間に、ゲート絶縁膜３を介してゲート導電体４とキャップ膜５の積層体であるゲート電極６が形成されている。ゲート導電体４及びキャップ膜５は、周辺回路領域のＭＯＳトランジスタと同様に形成される。なお、セルトランジスタは、周辺回路トランジスタよりも一般的にゲート長の短いトランジスタが適用される。また、メモリセル領域のセルトランジスタは、このようなプレーナー型のトランジスタに限定されるものではなく、より微細化に適したリセスゲート型のトランジスタとしても良い。それによりゲート電極幅に対する実効ゲート長を大きくすることができる。
【００３５】
また、ゲート電極６の側壁には窒化シリコン膜からなるサイドウォール・スペーサ８が形成されている。ＬＤＤ層７上には選択エピタキシャル成長した半導体層１０が形成されている。
【００３６】
酸化シリコン膜等で第１層間絶縁膜２０を形成する。ソース／ドレイン電極に接続する基板コンタクトプラグ（２０５ａ〜２０５ｃ）をＳＡＣ法により形成する。基板コンタクトプラグ（２０５ａ〜２０５ｃ）はポリシリコンなどの導電体で形成し、その際、ＬＤＤ層７と同じ導電型の不純物を導入してもよい。それにより基板コンタクトプラグの接続抵抗を低減することができる。また、基板コンタクトプラグにＬＤＤ層７と同じ導電型の不純物を導入した場合、シリコン層１０にこの不純物が固相拡散することにより、メモリセル領域のトランジスタも、せり上げソース／ドレイン構造となる。
【００３７】
ソース電極に接続された基板コンタクトプラグ２０５ａには、ビット配線１０６が接続され、ビット配線を覆う第２の層間絶縁膜２４に、ドレイン電極に接続された基板コンタクトプラグ２０５ｂ及び２０５ｃ上に容量コンタクトプラグとして第２コンタクトプラグ２５が形成される。
【００３８】
第２コンタクトプラグ２５上には記憶素子として、ペデスタル型の下部電極２６ａ、容量絶縁膜２６ｂ、上部電極２６ｃから構成されるキャパシタ２６が形成され、キャパシタ２６上には第３層間絶縁膜２７を形成し、キャパシタ上部電極２６ｃと接続されるコンタクト及び配線（不図示）を形成する。
【００３９】
なお、この例では、ペデスタル型の下部電極を有するキャパシタを例示しているが、これに限定されず、シリンダ型の下部電極の内壁あるいは内壁及び外壁の両方を容量として用いたキャパシタなどの、公知の構造を適用できる。また、記憶素子としてはキャパシタ等の容量素子以外の記憶素子を適用しても良い。
【００４０】
図１４は、図１２のＢ−Ｂ’線での断面図である。メモリセル領域の素子分離２は、周辺回路領域の素子分離２と異なり、エッチングされることなく半導体基板１の表面高さとほぼ同等のままとされる。なお、素子分離２の形成方法によっては、素子分離２の表面高さが基板面から多少上下する場合があるが、数ｎｍの範囲であれば許容される。その結果、メモリセル領域の半導体層１０は、図１４に示すように活性領域内にファセットＦを有し、一部素子分離２上に張り出した形状に形成される。この時、素子分離２表面は半導体層１０の成長を阻害する酸化シリコン膜であることが好ましい。エピタキシャル成長した半導体層１０の成長を阻害しない窒化シリコン膜等の膜が存在すると、ファセットが形成されないか形成されたとしてもわずかであることで、膜厚と同程度に素子分離２上に伸びてしまう。本発明では、メモリセル領域の半導体層１０がファセットを有して形成されることで、横方向への張り出し量が抑制されるという効果もある。
【００４１】
メモリセル領域の素子分離２の幅は、周辺回路領域の素子分離２の幅よりはるかに狭く、そのため、素子分離２上に伸びた半導体層１０同士が接触してしまうと、短絡して正常なデータ保存ができなくなる。従って、半導体層１０は、隣接する半導体層１０同士が接触しない膜厚にメモリセル領域の素子分離２の幅に応じて適宜調整する必要がある。この時、周辺回路領域では、同厚みに半導体層１０が形成されることになる。半導体層１０の膜厚が薄くなるほど、従来構造ではファセットが活性領域内側に形成されて、高濃度不純物層１１の深い領域１１ｄの幅も大きくなる傾向にある。本発明では、半導体層１０が周辺回路領域の後退させた素子分離２の側面に露出するシリコン面からも成長するため、半導体層１０が薄くなっていったとしても、ファセットＦを安定して活性領域外に形成させることができる。その結果、その後の高濃度不純物層形成において、活性領域外周部で接合が深くなる現象を防止できる。
【００４２】
次に、メモリセル領域と周辺回路領域とを共通の工程で並設する実施形態について説明する。
図１５〜１９は、メモリセル領域（紙面左側）と周辺回路領域（紙面右側）とを並設する製造工程を示す模式的工程断面図である。なお、これらの図においては、メモリセル領域のトランジスタは１つのセル単位を簡略化して記載している。また、メモリセル領域の構成物には符号として数字の後にａを、周辺回路領域の構成物には符号として数字の後にｂを付し、共通する工程ではこれらを省略する。
【００４３】
（図１５）
素子分離２の形成された半導体基板１上のメモリセル領域と周辺回路領域にＭＯＳトランジスタとなるゲート電極６（ゲート導電体４，キャップ層５）をゲート絶縁膜３を介して形成し，ゲート電極６側壁のサイドウォール・スペーサ８を形成した後、ＬＤＤ層７を形成する。
【００４４】
（図１６）
メモリセル領域をフォトレジスト膜（不図示）を用いてマスクし、酸化シリコンのエッチングを行う。これにより、周辺回路領域の素子分離２のみ、表面高さが低下する。
【００４５】
（図１７）
選択エピタキシャル成長を行い、メモリセル領域及び周辺回路領域の露出している半導体基板１上（ＬＤＤ層７ａ、７ｂ）に半導体層１０ａ、１０ｂを２０〜４０ｎｍの膜厚に形成する。
メモリセル領域では、素子分離２の表面高さを低下させていないので、ソース／ドレイン電極（ＬＤＤ層７ａ）の側面にシリコン面が露出しておらず、周辺回路領域に比べて横方向への半導体層１０ａの成長が抑制される。
【００４６】
（図１８）
イオン注入にて周辺回路領域にのみ、高濃度の不純物を導入し、高濃度不純物層１１ｂ（ソース／ドレイン電極）を形成する。この時、周辺回路領域の半導体層１０ｂにも高濃度の不純物が導入されて、せり上げソース／ドレイン領域１０’ｂとなる。
なお、メモリセル領域には、この高濃度の不純物層の導入は行わないので、たとえばフォトレジスト膜（不図示）でメモリセル領域をマスクしてイオン注入を行う。
【００４７】
第１層間絶縁膜２０、第１コンタクトプラグ２１ａ、２１ｂを形成する。タングステン（Ｗ）を用いて配線２２ａ、２２ｂを形成する。メモリセル領域の配線２２ａはビット配線として機能する。周辺回路領域の配線２２ｂは周辺回路トランジスタの電極引き出し配線として機能する。なお図示していないが、ゲート電極に接続するコンタクトプラグと配線も同様に形成する。
メモリセル領域の第１コンタクトプラグ２１ａを形成する際に、メモリセル領域に設けたコンタクトホールには、ＬＤＤ層７ａと同じ導電型の不純物を導入してもよい。これにより、第１コンタクトプラグ２１ａの接続抵抗を低減することができる。
【００４８】
（図１９）
第２層間絶縁膜２４、第２コンタクトプラグ２５ａを形成する。第２コンタクトプラグ２５ａに接続する記憶素子としてキャパシタ２６を形成する。
第３層間絶縁膜２７、第３コンタクトプラグ２８ａ、２８ｂを形成し、アルミニウム（Ａｌ）、銅（Ｃｕ）等を用いて、第２配線２９ａ、２９ｂを形成する。
以上により、図１９に示すようなメモリセル領域と周辺回路領域を有するＤＲＡＭ装置が形成される。
【００４９】
本発明は、上記実施形態のみに限定されるものではなく、本発明の趣旨を逸脱しない範囲で適宜公知技術を適用することができる。たとえば、半導体層１０上にシリサイド層を形成して接触抵抗の低減を図ることは、特に高速動作の要求される周辺回路領域のトランジスタには有効である。同様に、半導体層１０に接続される第１コンタクトプラグを金属プラグとすることも有効である。
【符号の説明】
【００５０】
１ 半導体基板
２ 素子分離
３ ゲート絶縁膜
４ ゲート導電体
５ キャップ膜
６ ゲート電極
７ ＬＤＤ層
８ サイドウォール・スペーサ
１０ 半導体層（シリコン層）
１０’ せり上げソース／ドレイン領域
１１ 高濃度不純物領域
２０ 第１層間絶縁膜
２１ 第１コンタクトプラグ
２２ 第１配線
２４ 第２層間絶縁膜
２５ 第２コンタクトプラグ
２６ キャパシタ
２７ 第３層間絶縁膜
２８ 第３コンタクトプラグ
２９ 第２配線
１０６ ビット線
１０７ ワード線
２０５ａ〜ｃ 基板コンタクトプラグ
Ｋ 活性領域
【特許請求の範囲】
【請求項１】
記憶素子と、該記憶素子に電気的に接続されるセルトランジスタと、を有するメモリセル領域と、
周辺回路トランジスタの形成された周辺回路領域と、
を備えた半導体装置であって、
前記セルトランジスタは、半導体基板を素子分離で区画した活性領域に、ゲート電極と、ゲート電極の両側の活性領域に形成されたソース／ドレイン領域と、該ソース／ドレイン領域上に形成された選択エピタキシャル成長半導体層とを含み、
前記周辺回路トランジスタは、半導体基板を素子分離で区画した活性領域に、ゲート電極と、ゲート電極の両側の活性領域に形成されたＬＤＤ構造のソース／ドレイン領域と、該ソース／ドレイン領域上に形成された選択エピタキシャル成長半導体層で構成されるせり上げソース／ドレイン領域とを含み、
前記セルトランジスタ及び周辺回路トランジスタの選択エピタキシャル成長半導体層は、隣接する前記セルトランジスタ間で選択エピタキシャル成長半導体層同士が接触しない膜厚に同時に形成されたものであり、
前記周辺回路領域の素子分離表面のみが前記半導体基板表面より後退しており、前記せり上げソース／ドレイン領域は前記素子分離表面が後退して露出した半導体基板側面からもエピタキシャル成長した半導体層であって、該半導体層のファセット面が活性領域の外側に形成されており、
前記周辺回路トランジスタにおける前記ＬＤＤ構造の高濃度不純物層の底面位置が、活性領域中央部と周辺部とにおいて略同等である半導体装置。
【請求項２】
周辺回路領域の素子分離表面の後退量は、半導体基板表面から１０ｎｍ以上である請求項１に記載の半導体装置。
【請求項３】
前記半導体基板はシリコン基板であって、前記エピタキシャル成長半導体層はシリコン層である請求項１又は２に記載の半導体装置。
【請求項４】
前記素子分離表面は酸化シリコンである請求項１乃至３のいずれかに記載の半導体装置。
【請求項５】
前記ゲート電極は、窒化シリコン膜からなるサイドウォールスペーサを有し、前記選択エピタキシャル成長半導体層が該サイドウォールスペーサに接触して形成されている請求項１乃至４のいずれかに記載の半導体装置。
【請求項６】
記憶素子と、該記憶素子に電気的に接続されるセルトランジスタと、を有するメモリセル領域と、
周辺回路トランジスタの形成された周辺回路領域と、
を備えた半導体装置の製造方法であって、
第１導電型の半導体基板に素子分離を形成し、前記セルトランジスタと周辺回路トランジスタを形成するための活性領域を区画する工程、
前記セルトランジスタと周辺回路トランジスタそれぞれのゲート電極を形成する工程、
各ゲート電極側壁にサイドウォール・スペーサを形成する工程、
前記各ゲート電極両側の活性領域に第２導電型の低濃度不純物を注入する工程、
前記周辺回路領域の素子分離のみを選択的に半導体基板表面より後退させる工程、
メモリセル領域及び周辺回路領域の露出する基板面に選択エピタキシャル成長により半導体層を形成する工程、
周辺回路領域の活性領域に前記半導体層を介して第２導電型の高濃度不純物を注入する工程、
とを備え、
選択エピタキシャル成長による半導体層は、前記メモリセル領域において隣接するセルトランジスタの半導体層同士が接触しない膜厚に形成され、
周辺回路領域の素子分離を半導体基板表面より後退させる工程は、周辺回路領域において形成される選択エピタキシャル成長による半導体層のファセットが、前記素子分離表面が後退して露出した半導体基板側面からもエピタキシャル成長した半導体層によって周辺回路トランジスタの形成される活性領域外に形成されるに必要十分な後退量が得られるまで実施する、
半導体装置の製造方法。
【請求項７】
周辺回路領域の素子分離を半導体基板表面より後退させる工程は、１０ｎｍ以上の後退量が得られるまで実施される請求項６に記載の半導体装置の製造方法。
【請求項８】
前記半導体基板はシリコン基板であって、前記エピタキシャル成長半導体層はシリコン層である請求項６又は７に記載の半導体装置の製造方法。
【請求項９】
前記素子分離は酸化シリコンを埋め込んで形成される請求項６乃至８のいずれかに記載の半導体装置の製造方法。
【請求項１０】
前記サイドウォールスペーサは、窒化シリコン膜からなる請求項６乃至９のいずれかに記載の半導体装置の製造方法。
【請求項１】
記憶素子と、該記憶素子に電気的に接続されるセルトランジスタと、を有するメモリセル領域と、
周辺回路トランジスタの形成された周辺回路領域と、
を備えた半導体装置であって、
前記セルトランジスタは、半導体基板を素子分離で区画した活性領域に、ゲート電極と、ゲート電極の両側の活性領域に形成されたソース／ドレイン領域と、該ソース／ドレイン領域上に形成された選択エピタキシャル成長半導体層とを含み、
前記周辺回路トランジスタは、半導体基板を素子分離で区画した活性領域に、ゲート電極と、ゲート電極の両側の活性領域に形成されたＬＤＤ構造のソース／ドレイン領域と、該ソース／ドレイン領域上に形成された選択エピタキシャル成長半導体層で構成されるせり上げソース／ドレイン領域とを含み、
前記セルトランジスタ及び周辺回路トランジスタの選択エピタキシャル成長半導体層は、隣接する前記セルトランジスタ間で選択エピタキシャル成長半導体層同士が接触しない膜厚に同時に形成されたものであり、
前記周辺回路領域の素子分離表面のみが前記半導体基板表面より後退しており、前記せり上げソース／ドレイン領域は前記素子分離表面が後退して露出した半導体基板側面からもエピタキシャル成長した半導体層であって、該半導体層のファセット面が活性領域の外側に形成されており、
前記周辺回路トランジスタにおける前記ＬＤＤ構造の高濃度不純物層の底面位置が、活性領域中央部と周辺部とにおいて略同等である半導体装置。
【請求項２】
周辺回路領域の素子分離表面の後退量は、半導体基板表面から１０ｎｍ以上である請求項１に記載の半導体装置。
【請求項３】
前記半導体基板はシリコン基板であって、前記エピタキシャル成長半導体層はシリコン層である請求項１又は２に記載の半導体装置。
【請求項４】
前記素子分離表面は酸化シリコンである請求項１乃至３のいずれかに記載の半導体装置。
【請求項５】
前記ゲート電極は、窒化シリコン膜からなるサイドウォールスペーサを有し、前記選択エピタキシャル成長半導体層が該サイドウォールスペーサに接触して形成されている請求項１乃至４のいずれかに記載の半導体装置。
【請求項６】
記憶素子と、該記憶素子に電気的に接続されるセルトランジスタと、を有するメモリセル領域と、
周辺回路トランジスタの形成された周辺回路領域と、
を備えた半導体装置の製造方法であって、
第１導電型の半導体基板に素子分離を形成し、前記セルトランジスタと周辺回路トランジスタを形成するための活性領域を区画する工程、
前記セルトランジスタと周辺回路トランジスタそれぞれのゲート電極を形成する工程、
各ゲート電極側壁にサイドウォール・スペーサを形成する工程、
前記各ゲート電極両側の活性領域に第２導電型の低濃度不純物を注入する工程、
前記周辺回路領域の素子分離のみを選択的に半導体基板表面より後退させる工程、
メモリセル領域及び周辺回路領域の露出する基板面に選択エピタキシャル成長により半導体層を形成する工程、
周辺回路領域の活性領域に前記半導体層を介して第２導電型の高濃度不純物を注入する工程、
とを備え、
選択エピタキシャル成長による半導体層は、前記メモリセル領域において隣接するセルトランジスタの半導体層同士が接触しない膜厚に形成され、
周辺回路領域の素子分離を半導体基板表面より後退させる工程は、周辺回路領域において形成される選択エピタキシャル成長による半導体層のファセットが、前記素子分離表面が後退して露出した半導体基板側面からもエピタキシャル成長した半導体層によって周辺回路トランジスタの形成される活性領域外に形成されるに必要十分な後退量が得られるまで実施する、
半導体装置の製造方法。
【請求項７】
周辺回路領域の素子分離を半導体基板表面より後退させる工程は、１０ｎｍ以上の後退量が得られるまで実施される請求項６に記載の半導体装置の製造方法。
【請求項８】
前記半導体基板はシリコン基板であって、前記エピタキシャル成長半導体層はシリコン層である請求項６又は７に記載の半導体装置の製造方法。
【請求項９】
前記素子分離は酸化シリコンを埋め込んで形成される請求項６乃至８のいずれかに記載の半導体装置の製造方法。
【請求項１０】
前記サイドウォールスペーサは、窒化シリコン膜からなる請求項６乃至９のいずれかに記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【公開番号】特開２０１１−２５３８５７（Ｐ２０１１−２５３８５７Ａ）
【公開日】平成２３年１２月１５日（２０１１．１２．１５）
【国際特許分類】
【出願番号】特願２０１０−１２５１１１（Ｐ２０１０−１２５１１１）
【出願日】平成２２年５月３１日（２０１０．５．３１）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
【公開日】平成２３年１２月１５日（２０１１．１２．１５）
【国際特許分類】
【出願日】平成２２年５月３１日（２０１０．５．３１）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
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