多動作電圧垂直置換ゲート(VRG)トランジスタ
【課題】本発明は、多動作電圧のMOSFETを生じる形態を提供する。
【解決手段】一般に、集積回路構造は平面に沿って形成された主表面を有する半導体領域と、表面中に形成された第1及び第2の空間的に分離されたドープ領域を含む。第1の領域とは異なる伝導形のチャネルを形成する第3のドープ領域が、第1の領域上に配置される。異なる伝導形をもち、チャネルを形成する第4のドープ領域が、第2の領域上に配置される。2つのトランジスタのそれぞれにゲート構造を形成するプロセスにより、2つのトランジスタ間で異なる厚さの酸化物層が形成される。各トランジスタは更に、それぞれ第3及び第4の領域上に配置され、第3及び第4の領域に対して相対する伝導形をもつ第5及び第6層を含む。
【解決手段】一般に、集積回路構造は平面に沿って形成された主表面を有する半導体領域と、表面中に形成された第1及び第2の空間的に分離されたドープ領域を含む。第1の領域とは異なる伝導形のチャネルを形成する第3のドープ領域が、第1の領域上に配置される。異なる伝導形をもち、チャネルを形成する第4のドープ領域が、第2の領域上に配置される。2つのトランジスタのそれぞれにゲート構造を形成するプロセスにより、2つのトランジスタ間で異なる厚さの酸化物層が形成される。各トランジスタは更に、それぞれ第3及び第4の領域上に配置され、第3及び第4の領域に対して相対する伝導形をもつ第5及び第6層を含む。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は電流を流すよう設計された伝導形の変化した接合を組込んだ半導体デバイス及びそのようなデバイスの作製方法に関する。より具体的には、本発明は異なる動作電圧で動作する垂直置換ゲート(VRG)電界効果トランジスタデバイス及びそのようなデバイスを組込んだ集積回路の作製方法に関する。
【背景技術】
【0002】
半導体デバイスの特性を向上させ、デバイス密度(単位面積当りのデバイスの数)を上げることは、半導体産業の重要な目標であり続ける。デバイス密度は個々のデバイスをより小さくし、よりコンパクトにデバイスを充填することによって、増大する。しかし、デバイス寸法(形状寸法あるいは設計則とも呼ばれる)が減少するにつれ、デバイス及びそれらの要素の形成方法は、適合させなければならない。たとえば、生産デバイス寸法は現在0.25ミクロンないし0.18ミクロンの範囲で、より寸法を小さくする冷酷な傾向がある。しかし、デバイスの寸法が縮小されるにつれ、ある種の製造限界が生じる。特に、リソグラフィプロセスに限界が生じる。事実、現在のリソグラフィプロセスは現在のデバイスユーザに要求される最小寸法で正確にデバイス作製をすることが不可能になる点に近づきつつある。
【0003】
現在ほとんどの金属−酸化物−半導体電界効果トランジスタ(MOSFET)は、横方向の形態に形成され、電流は基板の面又は基体表面に平行に流れる。デバイス密度を増すためにこれらMOSFETデバイスの寸法が小さくなるにつれ、作製プロセスは次第に難しくなりつつある。特に、リソグラフィパターン中の像を描画するために用いられる放射の波長がデバイス寸法に近づくにつれ、ゲートチャネルを生成させるためのリソグラフィプロセスは、問題である。従って、横方向MOSFETの場合、ゲート長はリソグラフィ技術を通して精密に制御できない点に近づきつつある。
【0004】
充填密度が最近進展したことにより、垂直MOSFETのいくつかの変形が生まれた。具体的には、タカト・エイチ(Takato.H)ら、“超高密度LSI用包囲ゲートトランジスタ(SGT)のインパクト”アイ・イーイーイー・トランスアクションズ・オン・エレクトロン・デバイシス(IEEE Transactions on Electron Devices)、第38(3)巻、573−577頁(1991)に述べられている垂直デバイスは、プレーナMOSFETデバイスに代るものとして、提案されている。最近、垂直置換ゲートトランジスタとして特徴的なMOSFETが述べられている。ハーゲンロザー(Hergenrother)ら、“垂直置換ゲート(VRG)MOSFET−リソグラフィに依存しないゲート長を有する50nm垂直MOSFET”、インターナショナル・エレクトロン・デバイス・ミーティング・テクニカル・ダイジェスト(Technical Digest of the International Electron Devices Meeting)、75頁、1999を参照のこと。
【0005】
集積回路チップ上に作製された複数のプレーナMOSFET能動デバイスが、図1中に断面で示されている。基板(9)はp+領域(50)及びp層(52)を含み、後者は典型的な場合、エピタキシャル技術により、成長させる。MOSFET(金属−酸化物−半導体電界効果トランジスタ)(2,4)及び(6)が基板(9)中に作製されている。MOSFET(2)はLOCOS(シリコン基板の局所酸化)領域(10)により、MOSFET(4)から分離されている。同様に、MOSFET(6)はLOCOS領域(12)により、MOSFET(4)から分離されている。あるいは、MOSFET(2,4)及び(6)は浅いトレンチ分離(STI)技術により、電気的に分離してもよい。MOSFET(2)はゲート(14)及びn形井戸(20)中に拡散させたソース領域(16)及びドレイン領域(18)を含む。MOSFET(4)はゲート(28)及びp形井戸(34)中に拡散させたソース領域(30)及びドレイン領域(32)を含む。最後に、MOSFET(6)はゲート(38)及びn形井戸(44)中に拡散させたソース領域(40)及びドレイン領域(42)を含む。ゲート(14,28)及び(38)はゲート酸化物層とも呼ばれる二酸化シリコン層(46)により、基板(9)から分離されている。図1は集積回路の一部を簡略化して示すことを意図しているから、各種の接触、相互接続、ビア及び金属層は図示されておらず、相対的な寸法は実際と異なる。チップの隣接した領域に、n−チャネル及びp−チャネルMOSFETの組合せを作製することは、有利であり、ディジタル用途では特に有利である。この相補MOSFET(CMOS)形態が、図2中の基本インバータ回路の形で示されている。MOSFET(たとえば図1中のMOSFET(2)及び(4))のドレインは、ともに結合され、出力(Vout)を形成する。入力端子(Vin)はMOSFETゲート(たとえば図1のゲート(14)及び(28))を共通に接続することにより、形成される。動作電圧はVDDと印されている。図2の概略図において、MOSFET(2)はPMOSデバイスで、MOSFET(4)は図1に断面で示されたNMOSデバイスである。
【0006】
現在の集積回路作製は、単一のチップ上に多くの異なる機能とサブシステムを組合せる。たとえば、異なる形の論理回路、論理類及びメモリー要素を組合せる。最適な特性及び最小のパワー消費のためには、集積回路上の個々のデバイスは、異なる電圧で動作してよい。従って、選択された動作電圧に適合するために、必要な物理的特性を有するように、作製しなければならない。しかし、これらの物理的なデバイス特性を生じさせる上で、作製プロセス工程の数を最小にし、簡単化することも望ましい。
【0007】
たとえば、図1のMOSFET(2,4,6)のそれぞれは、異なる動作電圧すなわちVdd/Vssで動作するよう設計してよい。デバイス動作電圧をデバイスのパワー消費及びチップ全体のパワー消費が最小になる所望の特性を生じる最小値にすることが望ましい。しかし、相対する効果があることが知られている。すなわち、デバイス動作電圧が低下するにつれ、デバイスの動作速度も減少する。従って、これらのパラメータの両方を最適値にするためには、所望の速度特性と合致する動作電圧で、個々のデバイスを動作させることが必要である。複数の動作電圧を実現するためには、いくつかの集積回路をのせるプリント回路ボードは、各チップに最適な動作電圧を供給するために、複数の電圧調整器を含む。更に、個々のチップはオンチップ電圧分割器及び調整回路を含み、それによってチップ内のデバイスには、最適な動作電圧が供給される。
【0008】
チップ上に複数の動作電圧があってもよいとすると、チップの能動要素及び回路によって生じる複数の出力電圧があってもよい。従って、前の出力電圧に応答する入力回路又はデバイスは、その出力電圧に適合できなければならない。たとえば、第1のオンチップ回路(単一の能動要素又はCMOS回路のような複数の能動要素を含んでよい)は、それぞれ二値のゼロ及び二値の1を表わすゼロないし2ボルトの範囲の出力電圧もつ。別の回路要素の出力電圧は、二値のゼロに対してゼロボルトで、二値の1に対しては5ボルトである。従って、MOSFETゲート端子(MOSFETデバイスの入力端子)は回路チェイン中の前のデバイスからの出力信号の電圧範囲に適合するよう設計しなければならない。上の例に戻ると、あるMOSFETゲート電圧はゼロないし2ボルトの電圧範囲に適合しなければならず、一方他のものはゼロないし5ボルトの電圧範囲に適合しなければならない。ゲート駆動電圧がわかると、MOSFETゲートはゲートがその電圧に確実に耐えられるように、設計及び作製しなければならない。より高いゲート電圧で動作するMOSFETは、より高い動作電圧でゲート酸化物が降伏するのを防止するために、より厚い酸化物を有するであろう。ゲート酸化物厚は閾値電圧に影響を及ぼすから、MOSFETがゲート入力電圧により、確実に導通状態になるようにすることも必要である。このことはチャネル領域のドーピングレベル及びチャネルの仕事関数、ゲート材料といった閾値電圧に影響する他の要因を調整することによって、実現される。
【発明の概要】
【発明が解決しようとする課題】
【0009】
酸化物成長の厚さを変える1つの技術には、酸化すべき材料中への窒素の注入が含まれる。たとえば、シー・テー・リウ(C.T.Liu)らによる“窒素注入シリコン基板上に成長させた25オングストロームゲート酸化物を有する高特性0.2μmCMOS”,アイイーディーエム(IEDM),1996,499−502頁を参照のこと。周知のように、熱酸化物成長プロセスの前の窒素注入により、酸化物成長が止められる。窒素のドーズが大きいほど、薄い酸化物が生じる。このプロセスは本発明の指針に従って形成されるMOSFETには適用できない。なぜなら、窒素を注入するためにゲートが形成される領域に対して、許容される方法が得られないからである。
【課題を解決するための手段】
【0010】
半導体デバイスに対し、複数の動作電圧を用いることを、更に進展させるために、異なる閾値電圧で動作する垂直置換ゲート(VRG)MOSFETデバイスを生じる構成が実現される。
【0011】
本発明の一実施例に従うと、半導体デバイスは半導体材料の第1の層及びその中に形成された第1及び第2の空間的に分離されたドープ領域を含む。第1及び第2の領域とは異なる伝導形の第3のドープ領域が、第1の領域上に形成される。第2のドープ領域上に第4のドープ領域が形成され、第2のドープ領域とは異なる伝導形を有する。異なる厚さの第1及び第2の酸化物層が、それぞれ第3及び第4のドープ領域に近接して、形成される。
【0012】
第1の空間的に分離された領域は、第1の電界効果トランジスタのソース/ドレイン領域で、第3のドープ領域はチャネルである。第2の電界効果トランジスタのソース/ドレイン領域は、第2の空間的に分離されたドープ領域を含み、第4のドープ領域はそのチャネルを形成する。各MOSFETの第2のソース/ドレイン領域は、チャネルのそれぞれの上に形成される。
【0013】
上述のように、チップ上の1つの能動デバイスの出力電圧は、回路チェイン中の次の能動デバイスに対する入力電圧として働き、後者はこの入力電圧をその動作パラメータ内で扱えなければならない。MOSFETに対する入力端子はゲートであるから、MOSFETゲートは前のデバイスからの出力電圧に耐えるよう設計しなければならない。CMOS回路において、出力電圧は典型的な場合、動作電圧又はVddである。従って、ゲートはそれが応答するデバイスの動作電圧に耐えられなければならない。ゲート降伏を避けるために重要なゲートパラメータは、ゲート酸化物厚である。MOSFET閾値電圧もゲート酸化物厚の関数であるから、入力動作電圧に適合するために厚さを変えること(たとえばゲート酸化物をより厚くする)は、閾値電圧に有害な効果をもつ可能性がある。しかし、もし必要な酸化物厚から生じる閾値電圧が許容できないなら、閾値電圧に影響する1ないし複数の他の要因、たとえばMOSFET材料の仕事関数差又は表面電位にも影響をもつチャネルドーピングを変えることにより、修正できる。
【0014】
作製の付随した方法において、集積回路構造はデバイス形成に適し、第1の面に沿って形成された表面を有する半導体層を形成することによって、作製される。第1の垂直電界効果トランジスタの場合、第1のデバイス領域は半導体層中に形成され、デバイス領域はソース及びドレイン領域の中から選択される。第2の垂直電界効果トランジスタの場合、第2のデバイス領域は半導体層中に形成され、第2のデバイス領域はソース及びドレイン領域の中から選択される。第1及び第2の電界効果トランジスタのそれぞれのゲート領域は、それぞれ第1及び第2のデバイス領域上に形成される。もし2つのデバイスを異なる閾値電圧で動作させるには、各ゲート領域は異なる厚さをもつ。垂直トランジスタの作製において、ゲート酸化物層厚は、マスク及びエッチング工程の使用により、制御される。この技術を用いると、複数の電界効果トランジスタが生じ、それぞれが先の回路要素からの出力信号と適切な境界を形成する閾値電圧を有する。
【図面の簡単な説明】
【0015】
【図1】従来技術のCMOS集積回路の断面図である。
【図2】CMOS集積回路の部分的な概略図である。
【図3】CMOS集積回路の部分的な概略図である。
【図4】CMOS集積回路の部分的な概略図である。
【図5】一連の作製工程中の本発明の一実施例に従う回路構造を断面で示す図である。
【図6】一連の作製工程中の本発明の一実施例に従う回路構造を断面で示す図である。
【図7】一連の作製工程中の本発明の一実施例に従う回路構造を断面で示す図である。
【図8】一連の作製工程中の本発明の一実施例に従う回路構造を断面で示す図である。
【図9】一連の作製工程中の本発明の一実施例に従う回路構造を断面で示す図である。
【図10】一連の作製工程中の本発明の一実施例に従う回路構造を断面で示す図である。
【図11】一連の作製工程中の本発明の一実施例に従う回路構造を断面で示す図である。
【図12】一連の作製工程中の本発明の一実施例に従う回路構造を断面で示す図である。
【図13】一連の作製工程中の本発明の一実施例に従う回路構造を断面で示す図である。
【図14】一連の作製工程中の本発明の一実施例に従う回路構造を断面で示す図である。
【図15】一連の作製工程中の本発明の一実施例に従う回路構造を断面で示す図である。
【図16】一連の作製工程中の本発明の一実施例に従う回路構造を断面で示す図である。
【図17】一連の作製工程中の本発明の一実施例に従う回路構造を断面で示す図である。
【図18】本発明の別の実施例に従って形成されたCMOSデバイスの概略図である。
【発明を実施するための形態】
【0016】
ここで述べる実施例には、CMOS構造と付随した作製技術が含まれる。CMOS垂直MOSFETを作製するプロセスについては、1999年1月18日に出願され、ここに参照文献として含まれる“垂直トランジスタを有するCMOS集積回路及びその作製プロセス”と題する権利者を同じくする特許出願、米国第290,533号に述べられている。(NMOS又はPMOS形の)垂直MOSFETの構造及び作製に関するより一般的な記述は、権利者を同じくし、ここに参照文献として含まれる米国特許第6,027,975号に述べられている。
【0017】
図3は2対のCMOSデバイスを示すCMOS集積回路(68)の部分的な概略図である。PMOS(70)及びNMOS(72)は第1のCMOS対を形成し、PMOS(74)及びNMOS(76)は第2のCMOS対を形成する。Vin1はPMOS(70)及びNMOS(72)に対するゲート駆動信号で、それにより共通のドレイン結合で出力信号(Vout1)が生じる。Vin2はCMOS対PMOS(74)及びNMOS(76)に対するゲート信号で、それは出力信号Vout2を生じる。PMOS(70)はドレイン電圧Vdd1に応答し、PMOS(74)はドレイン電圧Vdd2に応答することに注意する必要がある。図3においては、オフチップ電圧源から生じるように示されているが、ドレイン電圧Vdd1及びVdd2はオフチップ又はオンチップで発生させてよい。一実施例において、Vdd1及びVdd2は等しくないから、Vout1はVout2に等しくない。典型的な回路構成において、両方の出力信号Vout1及びVout2は回路チェイン中の次の能動要素を駆動してよい。たとえば、Vout1は入力信号Vin2として働き、Vout2は集積回路(68)中の別の能動要素に供給できるか、オフチップで送ることができる。Vin1は集積回路(68)中の別の回路から生じてもよく、オフチップ源から生じてもよい。いずれの場合も、異なる動作電圧(動作電圧Vdd1及びVdd2により生じる)を用いることにより、CMOS回路の出力端子に、異なる出力電圧が生じることは、明らかである。その結果、PMOS(70)及びNMOS(72)を含むCMOS対は、Vin1で示される入力信号の第1の範囲に応答するように、作製しなければならない。更に、もしVdd1がVdd2に等しくないなら、PMOS(74)及びNMOS(76)を含むCMOS対は、Vin2で表わされる入力電圧の範囲に適合しなければならない。特にPMOS(70)、NMOS(72)、PMOS(74)及びNMOS(76)のゲート回路は、それぞれ入力電圧Vin1及びVin2の範囲に適合するように、作製しなければならない。
【0018】
図4はNMOSデバイス(82)及びNMOSデバイス(84)を含む別の集積回路(78)の例を示す。図3のように、入力信号Vg1及びVg2は同じ電圧範囲になくてもよく、従ってNMOSデバイス(82)及び(84)は供給可能な入力信号範囲に適合するように、作製しなければならない。この場合、NMOS(82)及びNMOS(84)の両方のドレイン端子は、単一の供給電圧Vdd1に接続されることに、注意する必要がある。各トランジスタは同じ供給電圧から動作させるという事実は、ゲート入力信号に適合するのに必要なゲート構造を決定するものではない。各トランジスタに対するドレイン電圧(それが同じであっても異っても)は、デバイスからの出力電圧のみを決る。MOSFET動作電圧は設計の数及び動作特性に基いて選択されるから、いくつかの動作電圧が現在の集積回路で用いられるであろう。
【0019】
トランジスタ及び集積回路の作製に関して、“主表面”という用語はたとえばプレーナプロセスで、中及び周辺に複数のトランジスタが作製される半導体層の表面をさす。ここで用いるように、“垂直”という用語は主表面に対して本質的に垂直であることを意味する。典型的な場合、主表面は単結晶シリコン層の<100>面に沿い、その上に電界効果トランジスタデバイスが作製される。“垂直トランジスタ”という用語は、ソースからドレインへ電流が垂直に流れるように、個々の半導体要素が主表面に対して、垂直方向を向いたトランジスタを意味する。例として、垂直MOSFETの場合、ソース、チャネル及びドレイン領域は、主表面に対して相対的に垂直な配置で形成される。
【0020】
図5ないし17は本発明に従う回路機能の例を実現するために作製する各種工程中の集積回路構造(10)の断面図を示す。ここでの説明から、複数の垂直CMOSトランジスタがそれだけかあるいはたとえばバイポーラ接合トランジスタ、容量又は抵抗といった他のデバイスと組合さり、集積回路を形成するために、いかに形成されるかが、明らかになるであろう。図13及び14の完成した回路構造は、本発明の指針に従って、異なるゲート酸化物厚を示す。
【0021】
図5を参照すると、層(100)の上部上の結晶面に沿って形成された露出された主表面(106)を有する単結晶半導体層(100)が示されている。従来の技術により表面(106)中に形成された分離トレンチ(108)は、堆積させた二酸化シリコン(110)で満されている。トレンチの1つの目的は、相補電界効果トランジスタの例の対が上に形成される2つの領域間の電気的分離をすることである。この例では、nタブ領域(112)及びpタブ領域(114)は、従来トレンチ(108)の各異なる側の表面(106)に沿って、電気的に分離されて形成される。たとえば、nタブ領域(112)はホウ素注入(300ないし500keV,1×1013/cm2)で形成し、p領域(114)はリン注入(300ないし500keV,1×1013/cm2)を受けてよい。タブ領域(112)及び(114)の形成後、p形ソース/ドレイン領域(116)がタブ領域(112)中に形成され、n形ソース/ドレイン領域(118)がタブ領域(114)中に形成される。両方のソース/ドレイン領域は表面(106)に沿って形成され、イオン注入で形成してよい。たとえば、p形ソース/ドレイン領域(116)はタブ領域(112)上に、50ないし100keVでホウ素を3×1013/cm2ないし10×1015/cm2注入することにより形成され、n形ソース/ドレイン領域(118)はタブ領域(114)上に、50ないし100keVでリンを3×1015/cm2ないし10×1015/cm2注入することによって形成される。
【0022】
図6を参照すると、複数の層が半導体層(100)上に形成されている。ソース/ドレイン領域(116)及び(118)に隣接してその上に配置され、分離トレンチ(108)まで更に延びる導電層(120)から始まる。導電層(120)のシート抵抗を減すため、それは金属を含む必要があり、好ましい実施例においては、化学気相堆積により形成されたタングステンシリサイド(WSi)のような金属シリサイドである。別の材料には、チタン窒化物及びタングステン窒化物とともに、コバルトシリサイドが含まれる。他の低抵抗材料、特に50オーム/平方より小さい抵抗を有する材料を、導電層(120)を形成するために用いてもよい。更に、図6に示されるように、薄い絶縁層(112)から始まり、誘電体材料のいくつかの層が、導電層(120)上に形成されている。以下で述べるように、固相拡散によりn形及びp形ドーパントが拡散することに対する拡散障壁となり、かつエッチ停止層として機能するように、層(122)はシリコン窒化物で形成され、約5nmないし約50nmの範囲の厚さを有するのが好ましい。層(122)上に比較的厚い絶縁層(124)を堆積させ、続いて別の薄い絶縁層(126)を堆積させる。層(124)も拡散障壁及びエッチ停止層として働く。シリコン窒化物は絶縁層(126)として適当な材料と考えられる。
【0023】
二酸化シリコンから成る層(130)を、層(126)上に堆積させる。層(130)は犠牲層で、上で引用した特許第6,027,975号の指針に沿って、置換ゲートプロセスに従い、後に除去される。層(130)の厚さはその後形成されるMOSFETゲートの長さを規定する。層(130)の二酸化シリコンはテトラエチルオルトシリケート(TEOS)プリカーサから、従来の堆積により形成してよい。
【0024】
次に、二酸化シリコン層(130)上に絶縁層(134,136)及び(138)を堆積させる。層(134)はシリコン窒化物が好ましく、厚さ及び機能は層(126)と同様である。層(130)の各側にある2つの層(126)及び(134)は、後にオフセットスペーサ及びエッチ停止機能を果す。それらはそれぞれ約5nmないし約50nmの範囲の厚さを有し、一般に層(130)の除去中、エッチングに対する抵抗をもつ材料から成る。特に、これらのエッチ停止層の厚さは、エッチングプロセス中除去すべき上又は下の層中の材料の深さに比べ、選択されたエッチャントに対し、エッチ停止材料の抵抗に大きく依存する。すなわち、効果的なエッチ停止層であるためには、除去すべき層又は複数の層をエッチャントがエッチングする時間に、エッチャントがエッチ停止層を貫通できない。層(126)及び(134)の両方は、n形及びp形ドーパントに対するドーパント拡散障壁としても働く。以下で述べるように、ドーパントは層(124)及び(136)から、固相拡散によって拡散し、それによって各トランジスタのゲートに比べ、その後形成されるソース/ドレイン延長部の間隔と長さが規定される。
【0025】
以下で述べるその後のプロセス工程中、絶縁層(124)及び(126)は固相拡散を通して、ゲート酸化物に隣接して低抵抗延長領域を生成する各トランジスタのソース/ドレイン延長部を形成するため、チャネル領域をドープする働きをする。シリコン酸化物ドーピング源の例は、PSG(リンシリケートガラス、すなわちリンドープシリコン酸化物)及びBSG(ボロシリケートガラス、すなわちホウ素ドープシリコン酸化物)で、たとえばプラズマ促進化学気相堆積(PECVD)により、堆積できる。層(124)及び(126)の適当な厚さは、約25nmないし約250nmの範囲である。この目的のために、両方の層(124)及び(136)は高濃度(1×1021/cm3のオーダー)のドーパントを含む。このCMOSデバイス中にn形及びp形両方のトランジスタを形成するために、対応するトランジスタに適当な形のドーパントを供給できるよう、層(124)及び(136)は2つに分けなければならない。これを実現する1つの方法は、1つのドーパント形の均一な薄膜を堆積させ、次に従来のリソグラフィで、堆積層の除去部分をマスク及びエッチングすることである。次に、相対するドーパント形の層を、除去された領域中に選択的に堆積させる。別の実施例において、アンドープ層を堆積させる。層の1つの領域をマスクし、マスクされない領域中に第1の形のドーパントを注入する。次に、注入された領域をマスクし、マスクされない領域中に第2の形のドーパントを注入する。それらが形成されたら、両方の層(124)及び(136)は化学/機械プロセス(CMP)を用いて、平坦化される。
【0026】
層(138)が層(136)上に形成され、材料組成及び厚さは層(126)及び(134)と同程度である。層(138)はその後のCMP停止層として機能し、従ってたとえば少くとも約25nmと、この機能に合致する厚さをもつ。層(138)は固相拡散プロセス中、n及びp形両方のドーパントに対する拡散障壁としても働く。
【0027】
層(122,124,126,130,134,136,138)のすべてを従来の化学気相堆積(CVD)プロセス又は他の周知の堆積技術を用いて、堆積させてよい。先に述べた一連の層に関して、他の実施例では、たとえば堆積層の数を減すというように、かなり変更してよいことに注意すべきである。いずれの場合も、得られる構造は、CMOSデバイス中の各電界効果トランジスタの垂直チャネル領域を形成する。
【0028】
図7はn形タブ領域(112)上に形成された第1のトレンチ又は窓(142)と、p形タブ領域(114)上に形成された第2のトレンチ又は窓を示す。トレンチ(142)及び(144)は複数の層の垂直部分のみを除去し、ソース/ドレイン領域(116)及び(118)で停止する非等方性エッチングが続くフォトレジストで、従来通りパターン形成することにより形成される。トレンチ(142)及び(144)を形成するエッチング化学及び他の詳細は良く知られており、これ以上詳細には述べない。
【0029】
図8に示されるように、トレンチ(142)及び(144)の形成中露出された導電層(120)の部分を除去する選択非等方性エッチングプロセスにより、トレンチ(142)及び(144)内にくぼみ(146)が生じる。適当なエッチング化学剤の選択は、導電層(120)の組成に依存する。たとえば、選択シリサイド湿式エッチングに適した化学剤は、硫酸及び過酸化水素の混合物である。
【0030】
くぼみ(146)の形成に続き、層(138)の露出された表面上とともに、トレンチ(142)及び(144)の壁及び底に沿って、二酸化シリコンの薄い適合層(148)を堆積させる。図9に示されるように、くぼみ(146)内に二酸化シリコン層(148)を堆積させる。
【0031】
二酸化シリコン層(148)の非等方性エッチングにより、トレンチ(142)及び(144)の底部及び壁の多くの部分から、酸化物が除去される。図10を参照のこと。この実施例では誘電体領域(150)は二酸化シリコンから成ったが、代りに他の絶縁材料(ドープ又はアンドープ)を用いてもよい。
【0032】
トレンチ(142)及び(144)を形成したエッチングプロセスにより露出されたソース/ドレイン領域(116)及び(118)の部分(図11参照)を用いて、トレンチ(142)及び(144)の底部において、これらの領域から単結晶シリコンをエピタキシャル成長させ、トレンチ(142)及び(144)中に、それぞれデバイス品質の結晶シリコン層(151)及び(152)を形成する。結晶シリコン層(151)はチャネル領域(160)の上及び下に、ソース/ドレイン延長領域(153)を形成するのに適している。結晶層(152)はチャネル領域(162)の上及び下に、ソース/ドレイン延長部(154)を形成するのに適している。上部ソース/ドレイン延長部(153)及び(154)は、絶縁層(124)からの固相拡散により形成され、下部ソース/ドレイン延長部(153)及び(154)は、絶縁層(136)からの固相拡散によって形成される。チャネル領域(160)はアンドープ又はn形材料を低濃度ドープしてよい。チャネル領域(162)はアンドープ又はp形材料を低濃度ドープしてよい。チャネル領域(160)及び(162)を形成する半導体材料は、シリコン−ゲルマニウム及びシリコン−ゲルマニウム−カーボンから成るのが好ましい。もし、チャネル領域(160)及び(162)がアンドープ状態に形成されるなら、それらは後にドープしてもよい。更に、結晶層(151)及び(152)の結晶材料は、アモルファス又は多結晶層として堆積させ、その後たとえば従来の炉アニール又はレーザアニールによって再結晶化させてもよい。層(138)上に延びる結晶層(151)及び(152)のいずれの部分も、たとえばCMPにより除去され、それによって結晶層(151)及び(152)は層(138)と平坦化される。
【0033】
図12を参照すると、次に標準的な堆積、注入、リソグラフィ及びエッチング技術により、多結晶パッド領域(164)及び(166)が形成される。パッド領域(164)及び(166)は、付随したチャネル領域(160)及び(162)のそれぞれの導電率に対し、ソース/ドレイン領域を形成するため、適切にドープされる。パッド領域(164)及び(166)は、それぞれ誘電体層(192)又は(202)により被覆される。シリコン窒化物は層(192)及び(202)に適した材料とみなされる。層(192)及び(202)を堆積させた後、(たとえば選択性HFエッチングで)犠牲となる二酸化シリコン層(130)を除去する。図13を参照のこと。
【0034】
プロセスのこの時点で、ゲート酸化物誘電体領域を熱成長させる。図14ないし16は4つのMOSFET、第1のCMOS対を形成する(210A)及び(212A)及び第2のCMOS対を形成する(210B)及び(212B)を参照して、プロセスを示す。このようにして、本発明の指針を2つのCMOSFET対に適用することにより示す。この場合、各対は異なるゲート電圧で動作する。すなわち、ゲート電圧は回路中の先の段の動作電圧により決る。作製プロセスのこの時点において、図14のMOSFET(210A,212A,210B,212B)の構造は、図13のMOSFET(180)及び(190)を表わす。
【0035】
好ましい実施例において、異なる動作電圧を有する垂直置換ゲートCMOSトランジスタが、以下の工程に従って形成される。図14に示されるように、第1の等しい厚さの初期ゲート酸化物層(220A,222A,220B,222B)を、各垂直置換ゲートトランジスタ(210A,212A,210B,212B)のチャネル領域(160A,162A,160B,162B)中に成長させる。MOSFET(210A,212A)がより高い動作電圧で動作する(従って、より厚いゲート酸化物層を必要とする)よう意図されたと仮定すると、それらは周知のリソグラフィ技術に従ってマスクされる。次に、最初の酸化物層(220B)及び(222B)は非マスクMOSFET(210B)及び(212B)から除去される。図15を参照のこと。マスクは除去され、第2のゲート酸化物の堆積が行われる。この第2のゲート酸化中、マスクされたゲート酸化物領域(220A)及び(222A)はより厚く成長するが、非マスクMOSFET(210B)及び(212B)上の新しい酸化物層(220B)及び(222B)の成長よりは遅い。図16を参照のこと。従って、第2のゲート酸化物堆積プロセスの完了時には、2つの異なるゲート酸化物厚が形成されている。相対的に厚いゲート酸化物(220A)及び(222A)がMOSFET(210A)及び(212A)に形成され、相対的に薄いゲート酸化物(220B)及び(222B)がMOSFET(210B)及び(212B)に形成されている。このプロセスは任意の数のゲート酸化物厚を生じるのに必要な回数くり返すことができ、集積回路上の任意の数のMOSFETに適用できる。
【0036】
代表的な最小ゲート酸化物厚の値及びそれらが支えるおおよその動作電圧を、以下に示す。
【0037】
ゲート酸化物厚(オングストローム) 動作電圧(Vdd,ボルト)
20 1.5
36 2.5
50 3.0
110 5.0
【0038】
プロセスのこの段階で、絶縁層(126)及び(134)から固相拡散により、ドーパントを結晶層(151)及び(152)中に追いやり、ソース/ドレイン延長部(153)及び(154)を形成するのが好ましい。固相拡散を用いる利点は、ソース及びドレイン延長部(従ってデバイスのチャネル)が、最終のデバイスのゲートになるものに、位置合せされることである。絶縁層(124)及び(136)からドープされる結晶層(151)のその部分中のドーパント濃度は、典型的な場合約1×1019/cm3で、約5×1019/cm3が有利と考えられる。この固相拡散技術を用いると、非常に浅いソース及びドレイン延長部が得られる。ソース/ドレイン延長部(153)及び(154)は、結晶層(151)及び(153)中に侵入し、結晶層(151)及び(153)の幅の2分の1より小さく侵入するのが好ましい。このようにして、ドーパントの侵入を制限することにより、ドープ領域中の結晶層(151)及び(153)の相対する側からの著しい重畳が避けられる。また、ソース/ドレイン延長部(153)及び(154)が(以下で説明するその後のプロセス工程で形成される)デバイスゲート下に延びる距離は、ゲート長の4分の1以下に制限され、それによって重なり容量が制限され好ましい。当業者には周知のように、ソース/ドレイン延長部(153)及び(154)は、チャネル(160)及び(162)中のドーパントとは相対する伝導形をもつ。
【0039】
図17に示されるように、次にポリシリコンゲート領域(230)及び(234)を堆積させる。ゲート(230)はチャネル(160A)及び(162A)を通る伝導を制御するため、MOSFET(210A)及び(212A)に属する。ゲート(240)はチャネル(160B)及び(162B)を通る伝導を制御するため、MOSFET(210B)及び(212B)に属する。ゲート領域(230)及び(234)は導電層(120)上に形成されるが、間に配置された絶縁層(122,124,126)により絶縁される。シリコン窒化物層(134)及び(138)と二酸化シリコン層(136)の部分は、ゲート領域(230)及び(234)上に配置される。
【0040】
上述のように、層(192A)及び(192B)はソース/ドレイン領域(164A)及び(164B)の部分上にある。層(202A)及び(202B)はソース/ドレイン領域(166A)及び(166B)の部分上にある。各プラグ(164A,164B,166A,166B)の相対する側に隣接した誘電体スペーサ(236)が、従来の堆積、マスク及びエッチング工程により形成され、シリコン窒化物から成るのが好ましい。CMOS対の中の1つのMOSFETを交互に伝導状態にするために、ゲート入力接触(240)及び(244)は、それぞれゲート(230)及び(234)に接続される。
【0041】
導電層(120)は連続した薄膜で、MOSFET(212A)のソース/ドレイン領域(118)とMOSFET(210A)のソース/ドレイン領域(116)を、電気的に接続するのが好ましい。絶縁領域(150)はソース/ドレイン延長部(153A)及び(154A)のそれぞれと、導電層(120)が直接接触するのを分離する。もし、絶縁領域(150)が存在しないなら、導電層(120)と結晶シリコンの間の界面に、電気的特性に影響を与える転位が発生しうる。ソース/ドレイン領域(116)及び(118)間の接続に影響を与える接触窓に強い領域を除くことに加え、導電層(120)はソース/ドレイン領域(116)とソース/ドレイン領域(118)間に低いシート抵抗を作る。
【0042】
ソース/ドレイン領域(164A,168A,164B,166B)は各接触(250A,252A,250B,252B)を通して、異なる電圧レール、たとえばVdd及びVssに接続されたソース領域として働いてよい。図17を参照のこと。ソース/ドレイン領域(116)及び(118)は、それぞれドレイン領域として働いてよい。MOSFET(210A)及びMOSFET(212A)はゲート入力接触(240)に印加される入力信号と、MOSFET(210A)及びMOSFET(212A)のそれぞれソース/ドレイン領域(116)及び(118)における出力信号を有する第1のインバータとして働く。MOSFET(210B)及びMOSFET(212B)はゲート入力接触(242)に印加される入力信号とMOSFET(210B)及びMOSFET(212B)のソース/ドレイン領域(116)及び(118)における出力信号を有する第2のインバータとして働く。図3の回路を参照すると、PMOS(70)及びNMOS(72)はMOSFET(210A)及び(212A)により実行される。PMOS(74)及びNMOS(76)はMOSFET(210B)及び(212B)により実行される。従来通り形成された浅いトレンチ分離構造(270)が、図17の実施例中の第2のインバータから第1のインバータを分離する。
【0043】
本発明の別の実施例において、2つのMOSFET(300)及び(302)(図18参照)が上述のように異なる酸化物厚を有するように形成されるが、それらの各ソース及びドレイン端子は、電気的に接続され、2つの独立に制御されるMOSFETを形成する。ゲートは従来のトレンチ又はシリコンの局所酸化(LOCOS)技術を用いて、電気的に分離されている。MOSFETは異なるゲート酸化物厚を有し、従って異なる閾値電圧をもつ。
【0044】
図3の概略図に戻ると、各MOSFET対(PMOS(70)/NMOS(72)及びPMOS(74)/NMOS(76))は異なる供給電圧(Vdd/Vss)に応答する。もし、MOSFETゲート端子を接続することにより、Vin1がVin2に等しくセットされ、2つの出力端子を接続することにより、Vout1がVout2に等しくセツトされるなら、得られるデバイスは三値の論理デバイスを示す。第1のMOSFET(PMOS(70)/NMOS(72)が導通にあるなら、1つの論理値であり、もし第2のMOSFET対(PMOS(74)/NMOS(76))が導通にあるなら、第2の論理値、両方のMOSFET対がオフなら、第3の論理値である。
【0045】
本発明について、単純なCMOS集積回路を形成する形態のMOSFETデバイスの形成に関して延べてきたが、当業者は本発明の指針は集積回路上に複数のVRGMOSFETデバイスを形成する場合にも適用できることを、認識するであろう。堆積、マスク工程及び更に堆積工程を通して、各VRGMOSFETのゲート酸化物厚を制御することにより、各MOSFETが異なる選択された電圧で動作する集積回路が生じる。回路構造に複数の動作電圧置換ゲートCMOSトランジスタを形成するのに有用な構成について延べてきた。本発明の具体的な応用を示したが、ここで延べた原理はIII−IV族化合物及び他の半導体材料で形成された構造を含む各種の方法及び各種の回路構造で実施する基礎となるものである。実施例は電圧置換ゲートCMOSFETに関するものであったが、多くの変形が考えられる。それらには(垂直バイポーラトランジスタデバイス、ダイオード及びより一般的には拡散領域のような)他の型の半導体デバイスを、半導体層中の他のデバイスと接続するための導電層を用いた構造が含まれる。ここで明らかに延べていない他の構造も、本発明の視野から離れない。それは特許請求の範囲によってのみ、限定される。
【符号の説明】
【0046】
2,4,6 MOSFET
9 基板
10,12 LOCOS領域
14 ゲート
16 ソース領域
18 ドレイン領域
20 井戸
28 ゲート
30 ソース領域
32 ドレイン領域
34 井戸
38 ゲート
40 ソース領域
42 ドレイン領域
44 井戸
46 二酸化シリコン層
50 p+領域
52 p層
68 集積回路
70 PMOS
72 NMOS
74 PMOS
76 NMOS
78 集積回路
82,84 NMOSデバイス、NMOS
100 層、半導体層
106 主表面
108 トレンチ
110 二酸化シリコン
112 タブ領域
114 タブ領域、p領域
116,118 ソース/ドレイン領域
120 導電層
122 絶縁層、層
124,126 層、絶縁層
130 層、二酸化シリコン層
134 絶縁層、層、シリコン窒化物層
136 絶縁層、二酸化シリコン層
138 絶縁層、シリコン窒化物層
142 窓、トレンチ
144 トレンチ
146 くぼみ
148 二酸化シリコン
150 誘電体領域
151,152 結晶シリコン層、結晶層
153 ソース/ドレイン延長領域、ソース/ドレイン延長部
153A ソース/ドレイン延長部
154 ソース/ドレイン延長領域、ソース/ドレイン延長部
154A ソース/ドレイン延長部
160,160A,160B,162,162A,162B チャネル領域、チャネル
164 パッド領域
164A,164B ソース/ドレイン領域、プラグ
166 パッド領域
166A,166B ソース/ドレイン領域、プラグ
180,190 (図になし) MOSFET
192 誘電体層、層
192A,192B 層
202 誘電体層
202A,202B 層
210A,210B,212A,212B MOSFET
220A 酸化物層、酸化物領域
220B 酸化物層
222A 酸化物層、酸化物領域
222B 酸化物層
230,234 ゲート、ゲート領域
236 誘電体スペーサ
240 ゲート、ゲート入力接触
242 ゲート入力接触
244 ゲート入力接触
250A,250B,252A,252B 接触
270 トレンチ分離構造
300,302 MOSFET
【技術分野】
【0001】
本発明は電流を流すよう設計された伝導形の変化した接合を組込んだ半導体デバイス及びそのようなデバイスの作製方法に関する。より具体的には、本発明は異なる動作電圧で動作する垂直置換ゲート(VRG)電界効果トランジスタデバイス及びそのようなデバイスを組込んだ集積回路の作製方法に関する。
【背景技術】
【0002】
半導体デバイスの特性を向上させ、デバイス密度(単位面積当りのデバイスの数)を上げることは、半導体産業の重要な目標であり続ける。デバイス密度は個々のデバイスをより小さくし、よりコンパクトにデバイスを充填することによって、増大する。しかし、デバイス寸法(形状寸法あるいは設計則とも呼ばれる)が減少するにつれ、デバイス及びそれらの要素の形成方法は、適合させなければならない。たとえば、生産デバイス寸法は現在0.25ミクロンないし0.18ミクロンの範囲で、より寸法を小さくする冷酷な傾向がある。しかし、デバイスの寸法が縮小されるにつれ、ある種の製造限界が生じる。特に、リソグラフィプロセスに限界が生じる。事実、現在のリソグラフィプロセスは現在のデバイスユーザに要求される最小寸法で正確にデバイス作製をすることが不可能になる点に近づきつつある。
【0003】
現在ほとんどの金属−酸化物−半導体電界効果トランジスタ(MOSFET)は、横方向の形態に形成され、電流は基板の面又は基体表面に平行に流れる。デバイス密度を増すためにこれらMOSFETデバイスの寸法が小さくなるにつれ、作製プロセスは次第に難しくなりつつある。特に、リソグラフィパターン中の像を描画するために用いられる放射の波長がデバイス寸法に近づくにつれ、ゲートチャネルを生成させるためのリソグラフィプロセスは、問題である。従って、横方向MOSFETの場合、ゲート長はリソグラフィ技術を通して精密に制御できない点に近づきつつある。
【0004】
充填密度が最近進展したことにより、垂直MOSFETのいくつかの変形が生まれた。具体的には、タカト・エイチ(Takato.H)ら、“超高密度LSI用包囲ゲートトランジスタ(SGT)のインパクト”アイ・イーイーイー・トランスアクションズ・オン・エレクトロン・デバイシス(IEEE Transactions on Electron Devices)、第38(3)巻、573−577頁(1991)に述べられている垂直デバイスは、プレーナMOSFETデバイスに代るものとして、提案されている。最近、垂直置換ゲートトランジスタとして特徴的なMOSFETが述べられている。ハーゲンロザー(Hergenrother)ら、“垂直置換ゲート(VRG)MOSFET−リソグラフィに依存しないゲート長を有する50nm垂直MOSFET”、インターナショナル・エレクトロン・デバイス・ミーティング・テクニカル・ダイジェスト(Technical Digest of the International Electron Devices Meeting)、75頁、1999を参照のこと。
【0005】
集積回路チップ上に作製された複数のプレーナMOSFET能動デバイスが、図1中に断面で示されている。基板(9)はp+領域(50)及びp層(52)を含み、後者は典型的な場合、エピタキシャル技術により、成長させる。MOSFET(金属−酸化物−半導体電界効果トランジスタ)(2,4)及び(6)が基板(9)中に作製されている。MOSFET(2)はLOCOS(シリコン基板の局所酸化)領域(10)により、MOSFET(4)から分離されている。同様に、MOSFET(6)はLOCOS領域(12)により、MOSFET(4)から分離されている。あるいは、MOSFET(2,4)及び(6)は浅いトレンチ分離(STI)技術により、電気的に分離してもよい。MOSFET(2)はゲート(14)及びn形井戸(20)中に拡散させたソース領域(16)及びドレイン領域(18)を含む。MOSFET(4)はゲート(28)及びp形井戸(34)中に拡散させたソース領域(30)及びドレイン領域(32)を含む。最後に、MOSFET(6)はゲート(38)及びn形井戸(44)中に拡散させたソース領域(40)及びドレイン領域(42)を含む。ゲート(14,28)及び(38)はゲート酸化物層とも呼ばれる二酸化シリコン層(46)により、基板(9)から分離されている。図1は集積回路の一部を簡略化して示すことを意図しているから、各種の接触、相互接続、ビア及び金属層は図示されておらず、相対的な寸法は実際と異なる。チップの隣接した領域に、n−チャネル及びp−チャネルMOSFETの組合せを作製することは、有利であり、ディジタル用途では特に有利である。この相補MOSFET(CMOS)形態が、図2中の基本インバータ回路の形で示されている。MOSFET(たとえば図1中のMOSFET(2)及び(4))のドレインは、ともに結合され、出力(Vout)を形成する。入力端子(Vin)はMOSFETゲート(たとえば図1のゲート(14)及び(28))を共通に接続することにより、形成される。動作電圧はVDDと印されている。図2の概略図において、MOSFET(2)はPMOSデバイスで、MOSFET(4)は図1に断面で示されたNMOSデバイスである。
【0006】
現在の集積回路作製は、単一のチップ上に多くの異なる機能とサブシステムを組合せる。たとえば、異なる形の論理回路、論理類及びメモリー要素を組合せる。最適な特性及び最小のパワー消費のためには、集積回路上の個々のデバイスは、異なる電圧で動作してよい。従って、選択された動作電圧に適合するために、必要な物理的特性を有するように、作製しなければならない。しかし、これらの物理的なデバイス特性を生じさせる上で、作製プロセス工程の数を最小にし、簡単化することも望ましい。
【0007】
たとえば、図1のMOSFET(2,4,6)のそれぞれは、異なる動作電圧すなわちVdd/Vssで動作するよう設計してよい。デバイス動作電圧をデバイスのパワー消費及びチップ全体のパワー消費が最小になる所望の特性を生じる最小値にすることが望ましい。しかし、相対する効果があることが知られている。すなわち、デバイス動作電圧が低下するにつれ、デバイスの動作速度も減少する。従って、これらのパラメータの両方を最適値にするためには、所望の速度特性と合致する動作電圧で、個々のデバイスを動作させることが必要である。複数の動作電圧を実現するためには、いくつかの集積回路をのせるプリント回路ボードは、各チップに最適な動作電圧を供給するために、複数の電圧調整器を含む。更に、個々のチップはオンチップ電圧分割器及び調整回路を含み、それによってチップ内のデバイスには、最適な動作電圧が供給される。
【0008】
チップ上に複数の動作電圧があってもよいとすると、チップの能動要素及び回路によって生じる複数の出力電圧があってもよい。従って、前の出力電圧に応答する入力回路又はデバイスは、その出力電圧に適合できなければならない。たとえば、第1のオンチップ回路(単一の能動要素又はCMOS回路のような複数の能動要素を含んでよい)は、それぞれ二値のゼロ及び二値の1を表わすゼロないし2ボルトの範囲の出力電圧もつ。別の回路要素の出力電圧は、二値のゼロに対してゼロボルトで、二値の1に対しては5ボルトである。従って、MOSFETゲート端子(MOSFETデバイスの入力端子)は回路チェイン中の前のデバイスからの出力信号の電圧範囲に適合するよう設計しなければならない。上の例に戻ると、あるMOSFETゲート電圧はゼロないし2ボルトの電圧範囲に適合しなければならず、一方他のものはゼロないし5ボルトの電圧範囲に適合しなければならない。ゲート駆動電圧がわかると、MOSFETゲートはゲートがその電圧に確実に耐えられるように、設計及び作製しなければならない。より高いゲート電圧で動作するMOSFETは、より高い動作電圧でゲート酸化物が降伏するのを防止するために、より厚い酸化物を有するであろう。ゲート酸化物厚は閾値電圧に影響を及ぼすから、MOSFETがゲート入力電圧により、確実に導通状態になるようにすることも必要である。このことはチャネル領域のドーピングレベル及びチャネルの仕事関数、ゲート材料といった閾値電圧に影響する他の要因を調整することによって、実現される。
【発明の概要】
【発明が解決しようとする課題】
【0009】
酸化物成長の厚さを変える1つの技術には、酸化すべき材料中への窒素の注入が含まれる。たとえば、シー・テー・リウ(C.T.Liu)らによる“窒素注入シリコン基板上に成長させた25オングストロームゲート酸化物を有する高特性0.2μmCMOS”,アイイーディーエム(IEDM),1996,499−502頁を参照のこと。周知のように、熱酸化物成長プロセスの前の窒素注入により、酸化物成長が止められる。窒素のドーズが大きいほど、薄い酸化物が生じる。このプロセスは本発明の指針に従って形成されるMOSFETには適用できない。なぜなら、窒素を注入するためにゲートが形成される領域に対して、許容される方法が得られないからである。
【課題を解決するための手段】
【0010】
半導体デバイスに対し、複数の動作電圧を用いることを、更に進展させるために、異なる閾値電圧で動作する垂直置換ゲート(VRG)MOSFETデバイスを生じる構成が実現される。
【0011】
本発明の一実施例に従うと、半導体デバイスは半導体材料の第1の層及びその中に形成された第1及び第2の空間的に分離されたドープ領域を含む。第1及び第2の領域とは異なる伝導形の第3のドープ領域が、第1の領域上に形成される。第2のドープ領域上に第4のドープ領域が形成され、第2のドープ領域とは異なる伝導形を有する。異なる厚さの第1及び第2の酸化物層が、それぞれ第3及び第4のドープ領域に近接して、形成される。
【0012】
第1の空間的に分離された領域は、第1の電界効果トランジスタのソース/ドレイン領域で、第3のドープ領域はチャネルである。第2の電界効果トランジスタのソース/ドレイン領域は、第2の空間的に分離されたドープ領域を含み、第4のドープ領域はそのチャネルを形成する。各MOSFETの第2のソース/ドレイン領域は、チャネルのそれぞれの上に形成される。
【0013】
上述のように、チップ上の1つの能動デバイスの出力電圧は、回路チェイン中の次の能動デバイスに対する入力電圧として働き、後者はこの入力電圧をその動作パラメータ内で扱えなければならない。MOSFETに対する入力端子はゲートであるから、MOSFETゲートは前のデバイスからの出力電圧に耐えるよう設計しなければならない。CMOS回路において、出力電圧は典型的な場合、動作電圧又はVddである。従って、ゲートはそれが応答するデバイスの動作電圧に耐えられなければならない。ゲート降伏を避けるために重要なゲートパラメータは、ゲート酸化物厚である。MOSFET閾値電圧もゲート酸化物厚の関数であるから、入力動作電圧に適合するために厚さを変えること(たとえばゲート酸化物をより厚くする)は、閾値電圧に有害な効果をもつ可能性がある。しかし、もし必要な酸化物厚から生じる閾値電圧が許容できないなら、閾値電圧に影響する1ないし複数の他の要因、たとえばMOSFET材料の仕事関数差又は表面電位にも影響をもつチャネルドーピングを変えることにより、修正できる。
【0014】
作製の付随した方法において、集積回路構造はデバイス形成に適し、第1の面に沿って形成された表面を有する半導体層を形成することによって、作製される。第1の垂直電界効果トランジスタの場合、第1のデバイス領域は半導体層中に形成され、デバイス領域はソース及びドレイン領域の中から選択される。第2の垂直電界効果トランジスタの場合、第2のデバイス領域は半導体層中に形成され、第2のデバイス領域はソース及びドレイン領域の中から選択される。第1及び第2の電界効果トランジスタのそれぞれのゲート領域は、それぞれ第1及び第2のデバイス領域上に形成される。もし2つのデバイスを異なる閾値電圧で動作させるには、各ゲート領域は異なる厚さをもつ。垂直トランジスタの作製において、ゲート酸化物層厚は、マスク及びエッチング工程の使用により、制御される。この技術を用いると、複数の電界効果トランジスタが生じ、それぞれが先の回路要素からの出力信号と適切な境界を形成する閾値電圧を有する。
【図面の簡単な説明】
【0015】
【図1】従来技術のCMOS集積回路の断面図である。
【図2】CMOS集積回路の部分的な概略図である。
【図3】CMOS集積回路の部分的な概略図である。
【図4】CMOS集積回路の部分的な概略図である。
【図5】一連の作製工程中の本発明の一実施例に従う回路構造を断面で示す図である。
【図6】一連の作製工程中の本発明の一実施例に従う回路構造を断面で示す図である。
【図7】一連の作製工程中の本発明の一実施例に従う回路構造を断面で示す図である。
【図8】一連の作製工程中の本発明の一実施例に従う回路構造を断面で示す図である。
【図9】一連の作製工程中の本発明の一実施例に従う回路構造を断面で示す図である。
【図10】一連の作製工程中の本発明の一実施例に従う回路構造を断面で示す図である。
【図11】一連の作製工程中の本発明の一実施例に従う回路構造を断面で示す図である。
【図12】一連の作製工程中の本発明の一実施例に従う回路構造を断面で示す図である。
【図13】一連の作製工程中の本発明の一実施例に従う回路構造を断面で示す図である。
【図14】一連の作製工程中の本発明の一実施例に従う回路構造を断面で示す図である。
【図15】一連の作製工程中の本発明の一実施例に従う回路構造を断面で示す図である。
【図16】一連の作製工程中の本発明の一実施例に従う回路構造を断面で示す図である。
【図17】一連の作製工程中の本発明の一実施例に従う回路構造を断面で示す図である。
【図18】本発明の別の実施例に従って形成されたCMOSデバイスの概略図である。
【発明を実施するための形態】
【0016】
ここで述べる実施例には、CMOS構造と付随した作製技術が含まれる。CMOS垂直MOSFETを作製するプロセスについては、1999年1月18日に出願され、ここに参照文献として含まれる“垂直トランジスタを有するCMOS集積回路及びその作製プロセス”と題する権利者を同じくする特許出願、米国第290,533号に述べられている。(NMOS又はPMOS形の)垂直MOSFETの構造及び作製に関するより一般的な記述は、権利者を同じくし、ここに参照文献として含まれる米国特許第6,027,975号に述べられている。
【0017】
図3は2対のCMOSデバイスを示すCMOS集積回路(68)の部分的な概略図である。PMOS(70)及びNMOS(72)は第1のCMOS対を形成し、PMOS(74)及びNMOS(76)は第2のCMOS対を形成する。Vin1はPMOS(70)及びNMOS(72)に対するゲート駆動信号で、それにより共通のドレイン結合で出力信号(Vout1)が生じる。Vin2はCMOS対PMOS(74)及びNMOS(76)に対するゲート信号で、それは出力信号Vout2を生じる。PMOS(70)はドレイン電圧Vdd1に応答し、PMOS(74)はドレイン電圧Vdd2に応答することに注意する必要がある。図3においては、オフチップ電圧源から生じるように示されているが、ドレイン電圧Vdd1及びVdd2はオフチップ又はオンチップで発生させてよい。一実施例において、Vdd1及びVdd2は等しくないから、Vout1はVout2に等しくない。典型的な回路構成において、両方の出力信号Vout1及びVout2は回路チェイン中の次の能動要素を駆動してよい。たとえば、Vout1は入力信号Vin2として働き、Vout2は集積回路(68)中の別の能動要素に供給できるか、オフチップで送ることができる。Vin1は集積回路(68)中の別の回路から生じてもよく、オフチップ源から生じてもよい。いずれの場合も、異なる動作電圧(動作電圧Vdd1及びVdd2により生じる)を用いることにより、CMOS回路の出力端子に、異なる出力電圧が生じることは、明らかである。その結果、PMOS(70)及びNMOS(72)を含むCMOS対は、Vin1で示される入力信号の第1の範囲に応答するように、作製しなければならない。更に、もしVdd1がVdd2に等しくないなら、PMOS(74)及びNMOS(76)を含むCMOS対は、Vin2で表わされる入力電圧の範囲に適合しなければならない。特にPMOS(70)、NMOS(72)、PMOS(74)及びNMOS(76)のゲート回路は、それぞれ入力電圧Vin1及びVin2の範囲に適合するように、作製しなければならない。
【0018】
図4はNMOSデバイス(82)及びNMOSデバイス(84)を含む別の集積回路(78)の例を示す。図3のように、入力信号Vg1及びVg2は同じ電圧範囲になくてもよく、従ってNMOSデバイス(82)及び(84)は供給可能な入力信号範囲に適合するように、作製しなければならない。この場合、NMOS(82)及びNMOS(84)の両方のドレイン端子は、単一の供給電圧Vdd1に接続されることに、注意する必要がある。各トランジスタは同じ供給電圧から動作させるという事実は、ゲート入力信号に適合するのに必要なゲート構造を決定するものではない。各トランジスタに対するドレイン電圧(それが同じであっても異っても)は、デバイスからの出力電圧のみを決る。MOSFET動作電圧は設計の数及び動作特性に基いて選択されるから、いくつかの動作電圧が現在の集積回路で用いられるであろう。
【0019】
トランジスタ及び集積回路の作製に関して、“主表面”という用語はたとえばプレーナプロセスで、中及び周辺に複数のトランジスタが作製される半導体層の表面をさす。ここで用いるように、“垂直”という用語は主表面に対して本質的に垂直であることを意味する。典型的な場合、主表面は単結晶シリコン層の<100>面に沿い、その上に電界効果トランジスタデバイスが作製される。“垂直トランジスタ”という用語は、ソースからドレインへ電流が垂直に流れるように、個々の半導体要素が主表面に対して、垂直方向を向いたトランジスタを意味する。例として、垂直MOSFETの場合、ソース、チャネル及びドレイン領域は、主表面に対して相対的に垂直な配置で形成される。
【0020】
図5ないし17は本発明に従う回路機能の例を実現するために作製する各種工程中の集積回路構造(10)の断面図を示す。ここでの説明から、複数の垂直CMOSトランジスタがそれだけかあるいはたとえばバイポーラ接合トランジスタ、容量又は抵抗といった他のデバイスと組合さり、集積回路を形成するために、いかに形成されるかが、明らかになるであろう。図13及び14の完成した回路構造は、本発明の指針に従って、異なるゲート酸化物厚を示す。
【0021】
図5を参照すると、層(100)の上部上の結晶面に沿って形成された露出された主表面(106)を有する単結晶半導体層(100)が示されている。従来の技術により表面(106)中に形成された分離トレンチ(108)は、堆積させた二酸化シリコン(110)で満されている。トレンチの1つの目的は、相補電界効果トランジスタの例の対が上に形成される2つの領域間の電気的分離をすることである。この例では、nタブ領域(112)及びpタブ領域(114)は、従来トレンチ(108)の各異なる側の表面(106)に沿って、電気的に分離されて形成される。たとえば、nタブ領域(112)はホウ素注入(300ないし500keV,1×1013/cm2)で形成し、p領域(114)はリン注入(300ないし500keV,1×1013/cm2)を受けてよい。タブ領域(112)及び(114)の形成後、p形ソース/ドレイン領域(116)がタブ領域(112)中に形成され、n形ソース/ドレイン領域(118)がタブ領域(114)中に形成される。両方のソース/ドレイン領域は表面(106)に沿って形成され、イオン注入で形成してよい。たとえば、p形ソース/ドレイン領域(116)はタブ領域(112)上に、50ないし100keVでホウ素を3×1013/cm2ないし10×1015/cm2注入することにより形成され、n形ソース/ドレイン領域(118)はタブ領域(114)上に、50ないし100keVでリンを3×1015/cm2ないし10×1015/cm2注入することによって形成される。
【0022】
図6を参照すると、複数の層が半導体層(100)上に形成されている。ソース/ドレイン領域(116)及び(118)に隣接してその上に配置され、分離トレンチ(108)まで更に延びる導電層(120)から始まる。導電層(120)のシート抵抗を減すため、それは金属を含む必要があり、好ましい実施例においては、化学気相堆積により形成されたタングステンシリサイド(WSi)のような金属シリサイドである。別の材料には、チタン窒化物及びタングステン窒化物とともに、コバルトシリサイドが含まれる。他の低抵抗材料、特に50オーム/平方より小さい抵抗を有する材料を、導電層(120)を形成するために用いてもよい。更に、図6に示されるように、薄い絶縁層(112)から始まり、誘電体材料のいくつかの層が、導電層(120)上に形成されている。以下で述べるように、固相拡散によりn形及びp形ドーパントが拡散することに対する拡散障壁となり、かつエッチ停止層として機能するように、層(122)はシリコン窒化物で形成され、約5nmないし約50nmの範囲の厚さを有するのが好ましい。層(122)上に比較的厚い絶縁層(124)を堆積させ、続いて別の薄い絶縁層(126)を堆積させる。層(124)も拡散障壁及びエッチ停止層として働く。シリコン窒化物は絶縁層(126)として適当な材料と考えられる。
【0023】
二酸化シリコンから成る層(130)を、層(126)上に堆積させる。層(130)は犠牲層で、上で引用した特許第6,027,975号の指針に沿って、置換ゲートプロセスに従い、後に除去される。層(130)の厚さはその後形成されるMOSFETゲートの長さを規定する。層(130)の二酸化シリコンはテトラエチルオルトシリケート(TEOS)プリカーサから、従来の堆積により形成してよい。
【0024】
次に、二酸化シリコン層(130)上に絶縁層(134,136)及び(138)を堆積させる。層(134)はシリコン窒化物が好ましく、厚さ及び機能は層(126)と同様である。層(130)の各側にある2つの層(126)及び(134)は、後にオフセットスペーサ及びエッチ停止機能を果す。それらはそれぞれ約5nmないし約50nmの範囲の厚さを有し、一般に層(130)の除去中、エッチングに対する抵抗をもつ材料から成る。特に、これらのエッチ停止層の厚さは、エッチングプロセス中除去すべき上又は下の層中の材料の深さに比べ、選択されたエッチャントに対し、エッチ停止材料の抵抗に大きく依存する。すなわち、効果的なエッチ停止層であるためには、除去すべき層又は複数の層をエッチャントがエッチングする時間に、エッチャントがエッチ停止層を貫通できない。層(126)及び(134)の両方は、n形及びp形ドーパントに対するドーパント拡散障壁としても働く。以下で述べるように、ドーパントは層(124)及び(136)から、固相拡散によって拡散し、それによって各トランジスタのゲートに比べ、その後形成されるソース/ドレイン延長部の間隔と長さが規定される。
【0025】
以下で述べるその後のプロセス工程中、絶縁層(124)及び(126)は固相拡散を通して、ゲート酸化物に隣接して低抵抗延長領域を生成する各トランジスタのソース/ドレイン延長部を形成するため、チャネル領域をドープする働きをする。シリコン酸化物ドーピング源の例は、PSG(リンシリケートガラス、すなわちリンドープシリコン酸化物)及びBSG(ボロシリケートガラス、すなわちホウ素ドープシリコン酸化物)で、たとえばプラズマ促進化学気相堆積(PECVD)により、堆積できる。層(124)及び(126)の適当な厚さは、約25nmないし約250nmの範囲である。この目的のために、両方の層(124)及び(136)は高濃度(1×1021/cm3のオーダー)のドーパントを含む。このCMOSデバイス中にn形及びp形両方のトランジスタを形成するために、対応するトランジスタに適当な形のドーパントを供給できるよう、層(124)及び(136)は2つに分けなければならない。これを実現する1つの方法は、1つのドーパント形の均一な薄膜を堆積させ、次に従来のリソグラフィで、堆積層の除去部分をマスク及びエッチングすることである。次に、相対するドーパント形の層を、除去された領域中に選択的に堆積させる。別の実施例において、アンドープ層を堆積させる。層の1つの領域をマスクし、マスクされない領域中に第1の形のドーパントを注入する。次に、注入された領域をマスクし、マスクされない領域中に第2の形のドーパントを注入する。それらが形成されたら、両方の層(124)及び(136)は化学/機械プロセス(CMP)を用いて、平坦化される。
【0026】
層(138)が層(136)上に形成され、材料組成及び厚さは層(126)及び(134)と同程度である。層(138)はその後のCMP停止層として機能し、従ってたとえば少くとも約25nmと、この機能に合致する厚さをもつ。層(138)は固相拡散プロセス中、n及びp形両方のドーパントに対する拡散障壁としても働く。
【0027】
層(122,124,126,130,134,136,138)のすべてを従来の化学気相堆積(CVD)プロセス又は他の周知の堆積技術を用いて、堆積させてよい。先に述べた一連の層に関して、他の実施例では、たとえば堆積層の数を減すというように、かなり変更してよいことに注意すべきである。いずれの場合も、得られる構造は、CMOSデバイス中の各電界効果トランジスタの垂直チャネル領域を形成する。
【0028】
図7はn形タブ領域(112)上に形成された第1のトレンチ又は窓(142)と、p形タブ領域(114)上に形成された第2のトレンチ又は窓を示す。トレンチ(142)及び(144)は複数の層の垂直部分のみを除去し、ソース/ドレイン領域(116)及び(118)で停止する非等方性エッチングが続くフォトレジストで、従来通りパターン形成することにより形成される。トレンチ(142)及び(144)を形成するエッチング化学及び他の詳細は良く知られており、これ以上詳細には述べない。
【0029】
図8に示されるように、トレンチ(142)及び(144)の形成中露出された導電層(120)の部分を除去する選択非等方性エッチングプロセスにより、トレンチ(142)及び(144)内にくぼみ(146)が生じる。適当なエッチング化学剤の選択は、導電層(120)の組成に依存する。たとえば、選択シリサイド湿式エッチングに適した化学剤は、硫酸及び過酸化水素の混合物である。
【0030】
くぼみ(146)の形成に続き、層(138)の露出された表面上とともに、トレンチ(142)及び(144)の壁及び底に沿って、二酸化シリコンの薄い適合層(148)を堆積させる。図9に示されるように、くぼみ(146)内に二酸化シリコン層(148)を堆積させる。
【0031】
二酸化シリコン層(148)の非等方性エッチングにより、トレンチ(142)及び(144)の底部及び壁の多くの部分から、酸化物が除去される。図10を参照のこと。この実施例では誘電体領域(150)は二酸化シリコンから成ったが、代りに他の絶縁材料(ドープ又はアンドープ)を用いてもよい。
【0032】
トレンチ(142)及び(144)を形成したエッチングプロセスにより露出されたソース/ドレイン領域(116)及び(118)の部分(図11参照)を用いて、トレンチ(142)及び(144)の底部において、これらの領域から単結晶シリコンをエピタキシャル成長させ、トレンチ(142)及び(144)中に、それぞれデバイス品質の結晶シリコン層(151)及び(152)を形成する。結晶シリコン層(151)はチャネル領域(160)の上及び下に、ソース/ドレイン延長領域(153)を形成するのに適している。結晶層(152)はチャネル領域(162)の上及び下に、ソース/ドレイン延長部(154)を形成するのに適している。上部ソース/ドレイン延長部(153)及び(154)は、絶縁層(124)からの固相拡散により形成され、下部ソース/ドレイン延長部(153)及び(154)は、絶縁層(136)からの固相拡散によって形成される。チャネル領域(160)はアンドープ又はn形材料を低濃度ドープしてよい。チャネル領域(162)はアンドープ又はp形材料を低濃度ドープしてよい。チャネル領域(160)及び(162)を形成する半導体材料は、シリコン−ゲルマニウム及びシリコン−ゲルマニウム−カーボンから成るのが好ましい。もし、チャネル領域(160)及び(162)がアンドープ状態に形成されるなら、それらは後にドープしてもよい。更に、結晶層(151)及び(152)の結晶材料は、アモルファス又は多結晶層として堆積させ、その後たとえば従来の炉アニール又はレーザアニールによって再結晶化させてもよい。層(138)上に延びる結晶層(151)及び(152)のいずれの部分も、たとえばCMPにより除去され、それによって結晶層(151)及び(152)は層(138)と平坦化される。
【0033】
図12を参照すると、次に標準的な堆積、注入、リソグラフィ及びエッチング技術により、多結晶パッド領域(164)及び(166)が形成される。パッド領域(164)及び(166)は、付随したチャネル領域(160)及び(162)のそれぞれの導電率に対し、ソース/ドレイン領域を形成するため、適切にドープされる。パッド領域(164)及び(166)は、それぞれ誘電体層(192)又は(202)により被覆される。シリコン窒化物は層(192)及び(202)に適した材料とみなされる。層(192)及び(202)を堆積させた後、(たとえば選択性HFエッチングで)犠牲となる二酸化シリコン層(130)を除去する。図13を参照のこと。
【0034】
プロセスのこの時点で、ゲート酸化物誘電体領域を熱成長させる。図14ないし16は4つのMOSFET、第1のCMOS対を形成する(210A)及び(212A)及び第2のCMOS対を形成する(210B)及び(212B)を参照して、プロセスを示す。このようにして、本発明の指針を2つのCMOSFET対に適用することにより示す。この場合、各対は異なるゲート電圧で動作する。すなわち、ゲート電圧は回路中の先の段の動作電圧により決る。作製プロセスのこの時点において、図14のMOSFET(210A,212A,210B,212B)の構造は、図13のMOSFET(180)及び(190)を表わす。
【0035】
好ましい実施例において、異なる動作電圧を有する垂直置換ゲートCMOSトランジスタが、以下の工程に従って形成される。図14に示されるように、第1の等しい厚さの初期ゲート酸化物層(220A,222A,220B,222B)を、各垂直置換ゲートトランジスタ(210A,212A,210B,212B)のチャネル領域(160A,162A,160B,162B)中に成長させる。MOSFET(210A,212A)がより高い動作電圧で動作する(従って、より厚いゲート酸化物層を必要とする)よう意図されたと仮定すると、それらは周知のリソグラフィ技術に従ってマスクされる。次に、最初の酸化物層(220B)及び(222B)は非マスクMOSFET(210B)及び(212B)から除去される。図15を参照のこと。マスクは除去され、第2のゲート酸化物の堆積が行われる。この第2のゲート酸化中、マスクされたゲート酸化物領域(220A)及び(222A)はより厚く成長するが、非マスクMOSFET(210B)及び(212B)上の新しい酸化物層(220B)及び(222B)の成長よりは遅い。図16を参照のこと。従って、第2のゲート酸化物堆積プロセスの完了時には、2つの異なるゲート酸化物厚が形成されている。相対的に厚いゲート酸化物(220A)及び(222A)がMOSFET(210A)及び(212A)に形成され、相対的に薄いゲート酸化物(220B)及び(222B)がMOSFET(210B)及び(212B)に形成されている。このプロセスは任意の数のゲート酸化物厚を生じるのに必要な回数くり返すことができ、集積回路上の任意の数のMOSFETに適用できる。
【0036】
代表的な最小ゲート酸化物厚の値及びそれらが支えるおおよその動作電圧を、以下に示す。
【0037】
ゲート酸化物厚(オングストローム) 動作電圧(Vdd,ボルト)
20 1.5
36 2.5
50 3.0
110 5.0
【0038】
プロセスのこの段階で、絶縁層(126)及び(134)から固相拡散により、ドーパントを結晶層(151)及び(152)中に追いやり、ソース/ドレイン延長部(153)及び(154)を形成するのが好ましい。固相拡散を用いる利点は、ソース及びドレイン延長部(従ってデバイスのチャネル)が、最終のデバイスのゲートになるものに、位置合せされることである。絶縁層(124)及び(136)からドープされる結晶層(151)のその部分中のドーパント濃度は、典型的な場合約1×1019/cm3で、約5×1019/cm3が有利と考えられる。この固相拡散技術を用いると、非常に浅いソース及びドレイン延長部が得られる。ソース/ドレイン延長部(153)及び(154)は、結晶層(151)及び(153)中に侵入し、結晶層(151)及び(153)の幅の2分の1より小さく侵入するのが好ましい。このようにして、ドーパントの侵入を制限することにより、ドープ領域中の結晶層(151)及び(153)の相対する側からの著しい重畳が避けられる。また、ソース/ドレイン延長部(153)及び(154)が(以下で説明するその後のプロセス工程で形成される)デバイスゲート下に延びる距離は、ゲート長の4分の1以下に制限され、それによって重なり容量が制限され好ましい。当業者には周知のように、ソース/ドレイン延長部(153)及び(154)は、チャネル(160)及び(162)中のドーパントとは相対する伝導形をもつ。
【0039】
図17に示されるように、次にポリシリコンゲート領域(230)及び(234)を堆積させる。ゲート(230)はチャネル(160A)及び(162A)を通る伝導を制御するため、MOSFET(210A)及び(212A)に属する。ゲート(240)はチャネル(160B)及び(162B)を通る伝導を制御するため、MOSFET(210B)及び(212B)に属する。ゲート領域(230)及び(234)は導電層(120)上に形成されるが、間に配置された絶縁層(122,124,126)により絶縁される。シリコン窒化物層(134)及び(138)と二酸化シリコン層(136)の部分は、ゲート領域(230)及び(234)上に配置される。
【0040】
上述のように、層(192A)及び(192B)はソース/ドレイン領域(164A)及び(164B)の部分上にある。層(202A)及び(202B)はソース/ドレイン領域(166A)及び(166B)の部分上にある。各プラグ(164A,164B,166A,166B)の相対する側に隣接した誘電体スペーサ(236)が、従来の堆積、マスク及びエッチング工程により形成され、シリコン窒化物から成るのが好ましい。CMOS対の中の1つのMOSFETを交互に伝導状態にするために、ゲート入力接触(240)及び(244)は、それぞれゲート(230)及び(234)に接続される。
【0041】
導電層(120)は連続した薄膜で、MOSFET(212A)のソース/ドレイン領域(118)とMOSFET(210A)のソース/ドレイン領域(116)を、電気的に接続するのが好ましい。絶縁領域(150)はソース/ドレイン延長部(153A)及び(154A)のそれぞれと、導電層(120)が直接接触するのを分離する。もし、絶縁領域(150)が存在しないなら、導電層(120)と結晶シリコンの間の界面に、電気的特性に影響を与える転位が発生しうる。ソース/ドレイン領域(116)及び(118)間の接続に影響を与える接触窓に強い領域を除くことに加え、導電層(120)はソース/ドレイン領域(116)とソース/ドレイン領域(118)間に低いシート抵抗を作る。
【0042】
ソース/ドレイン領域(164A,168A,164B,166B)は各接触(250A,252A,250B,252B)を通して、異なる電圧レール、たとえばVdd及びVssに接続されたソース領域として働いてよい。図17を参照のこと。ソース/ドレイン領域(116)及び(118)は、それぞれドレイン領域として働いてよい。MOSFET(210A)及びMOSFET(212A)はゲート入力接触(240)に印加される入力信号と、MOSFET(210A)及びMOSFET(212A)のそれぞれソース/ドレイン領域(116)及び(118)における出力信号を有する第1のインバータとして働く。MOSFET(210B)及びMOSFET(212B)はゲート入力接触(242)に印加される入力信号とMOSFET(210B)及びMOSFET(212B)のソース/ドレイン領域(116)及び(118)における出力信号を有する第2のインバータとして働く。図3の回路を参照すると、PMOS(70)及びNMOS(72)はMOSFET(210A)及び(212A)により実行される。PMOS(74)及びNMOS(76)はMOSFET(210B)及び(212B)により実行される。従来通り形成された浅いトレンチ分離構造(270)が、図17の実施例中の第2のインバータから第1のインバータを分離する。
【0043】
本発明の別の実施例において、2つのMOSFET(300)及び(302)(図18参照)が上述のように異なる酸化物厚を有するように形成されるが、それらの各ソース及びドレイン端子は、電気的に接続され、2つの独立に制御されるMOSFETを形成する。ゲートは従来のトレンチ又はシリコンの局所酸化(LOCOS)技術を用いて、電気的に分離されている。MOSFETは異なるゲート酸化物厚を有し、従って異なる閾値電圧をもつ。
【0044】
図3の概略図に戻ると、各MOSFET対(PMOS(70)/NMOS(72)及びPMOS(74)/NMOS(76))は異なる供給電圧(Vdd/Vss)に応答する。もし、MOSFETゲート端子を接続することにより、Vin1がVin2に等しくセットされ、2つの出力端子を接続することにより、Vout1がVout2に等しくセツトされるなら、得られるデバイスは三値の論理デバイスを示す。第1のMOSFET(PMOS(70)/NMOS(72)が導通にあるなら、1つの論理値であり、もし第2のMOSFET対(PMOS(74)/NMOS(76))が導通にあるなら、第2の論理値、両方のMOSFET対がオフなら、第3の論理値である。
【0045】
本発明について、単純なCMOS集積回路を形成する形態のMOSFETデバイスの形成に関して延べてきたが、当業者は本発明の指針は集積回路上に複数のVRGMOSFETデバイスを形成する場合にも適用できることを、認識するであろう。堆積、マスク工程及び更に堆積工程を通して、各VRGMOSFETのゲート酸化物厚を制御することにより、各MOSFETが異なる選択された電圧で動作する集積回路が生じる。回路構造に複数の動作電圧置換ゲートCMOSトランジスタを形成するのに有用な構成について延べてきた。本発明の具体的な応用を示したが、ここで延べた原理はIII−IV族化合物及び他の半導体材料で形成された構造を含む各種の方法及び各種の回路構造で実施する基礎となるものである。実施例は電圧置換ゲートCMOSFETに関するものであったが、多くの変形が考えられる。それらには(垂直バイポーラトランジスタデバイス、ダイオード及びより一般的には拡散領域のような)他の型の半導体デバイスを、半導体層中の他のデバイスと接続するための導電層を用いた構造が含まれる。ここで明らかに延べていない他の構造も、本発明の視野から離れない。それは特許請求の範囲によってのみ、限定される。
【符号の説明】
【0046】
2,4,6 MOSFET
9 基板
10,12 LOCOS領域
14 ゲート
16 ソース領域
18 ドレイン領域
20 井戸
28 ゲート
30 ソース領域
32 ドレイン領域
34 井戸
38 ゲート
40 ソース領域
42 ドレイン領域
44 井戸
46 二酸化シリコン層
50 p+領域
52 p層
68 集積回路
70 PMOS
72 NMOS
74 PMOS
76 NMOS
78 集積回路
82,84 NMOSデバイス、NMOS
100 層、半導体層
106 主表面
108 トレンチ
110 二酸化シリコン
112 タブ領域
114 タブ領域、p領域
116,118 ソース/ドレイン領域
120 導電層
122 絶縁層、層
124,126 層、絶縁層
130 層、二酸化シリコン層
134 絶縁層、層、シリコン窒化物層
136 絶縁層、二酸化シリコン層
138 絶縁層、シリコン窒化物層
142 窓、トレンチ
144 トレンチ
146 くぼみ
148 二酸化シリコン
150 誘電体領域
151,152 結晶シリコン層、結晶層
153 ソース/ドレイン延長領域、ソース/ドレイン延長部
153A ソース/ドレイン延長部
154 ソース/ドレイン延長領域、ソース/ドレイン延長部
154A ソース/ドレイン延長部
160,160A,160B,162,162A,162B チャネル領域、チャネル
164 パッド領域
164A,164B ソース/ドレイン領域、プラグ
166 パッド領域
166A,166B ソース/ドレイン領域、プラグ
180,190 (図になし) MOSFET
192 誘電体層、層
192A,192B 層
202 誘電体層
202A,202B 層
210A,210B,212A,212B MOSFET
220A 酸化物層、酸化物領域
220B 酸化物層
222A 酸化物層、酸化物領域
222B 酸化物層
230,234 ゲート、ゲート領域
236 誘電体スペーサ
240 ゲート、ゲート入力接触
242 ゲート入力接触
244 ゲート入力接触
250A,250B,252A,252B 接触
270 トレンチ分離構造
300,302 MOSFET
【特許請求の範囲】
【請求項1】
平面に沿って形成された主表面を有する半導体層;
表面中に形成された第1及び第2の空間的に離れたドープ領域;
前記第1のドープ領域上にあり、前記第1のドープ領域とは異なる伝導形をもつ第3のドープ領域;
前記第2のドープ領域上にあり、前記第2のドープ領域とは異なる伝導形をもつ第4のドープ領域;
前記第3のドープ領域に近接し、第1のあらかじめ決められた厚さの第1の酸化物層;
及び
前記第4のドープ領域に近接し、第2のあらかじめ決められた厚さの第2の酸化物層を含む、集積回路構造。
【請求項1】
平面に沿って形成された主表面を有する半導体層;
表面中に形成された第1及び第2の空間的に離れたドープ領域;
前記第1のドープ領域上にあり、前記第1のドープ領域とは異なる伝導形をもつ第3のドープ領域;
前記第2のドープ領域上にあり、前記第2のドープ領域とは異なる伝導形をもつ第4のドープ領域;
前記第3のドープ領域に近接し、第1のあらかじめ決められた厚さの第1の酸化物層;
及び
前記第4のドープ領域に近接し、第2のあらかじめ決められた厚さの第2の酸化物層を含む、集積回路構造。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【公開番号】特開2012−178592(P2012−178592A)
【公開日】平成24年9月13日(2012.9.13)
【国際特許分類】
【出願番号】特願2012−105770(P2012−105770)
【出願日】平成24年5月7日(2012.5.7)
【分割の表示】特願2002−274695(P2002−274695)の分割
【原出願日】平成14年9月20日(2002.9.20)
【出願人】(500587067)アギア システムズ インコーポレーテッド (302)
【Fターム(参考)】
【公開日】平成24年9月13日(2012.9.13)
【国際特許分類】
【出願日】平成24年5月7日(2012.5.7)
【分割の表示】特願2002−274695(P2002−274695)の分割
【原出願日】平成14年9月20日(2002.9.20)
【出願人】(500587067)アギア システムズ インコーポレーテッド (302)
【Fターム(参考)】
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