【課題】シリコン−ゲルマニウム立体構造ＣＭＯＳにおいて、シリコンＣＭＯＳ素子とゲルマニウムＣＭＯＳ素子との間の局所配線を容易に形成する。
【解決手段】シリコンＣＭＯＳ素子を有するシリコン基板を準備し（１２）、該素子の上部に絶縁層を形成する（１４）。上記絶縁層を部分的に開口し（１６）、その上にゲルマニウム薄膜を形成する（１８）。アニール処理により、上記薄膜のゲルマニウムを流動化する（２４）。これにより、開口部に上記ゲルマニウムが流れ込み、該ゲルマニウムと上記シリコン基板および上記シリコンＣＭＯＳ素子との間に接点が形成される。さらに冷却することで、上記ゲルマニウムがＬＰＥ成長により結晶化される（２６）。そして、単結晶のゲルマニウム上にゲルマニウムＣＭＯＳ素子を形成する。 （もっと読む）

【課題】起点部より成長させてなる結晶粒を有する半導体膜を用いたデバイスを３次元配置してなり、いずれの層に配置されたデバイスにおいても所望のデバイス特性を得ることができる半導体装置、及びその製造方法を提供する。
【解決手段】本発明の半導体装置は、表面に複数の微細孔Ｇ１１，Ｇ１２を有する起点部層２１１と、前記微細孔Ｇ１１，Ｇ１２を起点として形成された略単結晶粒を含む半導体膜２０１，２０２を用いて形成されたデバイス形成層２１２とを備えたデバイス層１０１上に、同様の構成を具備したデバイス層１０２，１０３を積層してなり、前記デバイス層１０１〜１０３に属する前記微細孔（例えば微細孔Ｇ２１）は、隣接して配置された他の前記デバイス層１０１〜１０３に属する前記微細孔（例えば微細孔Ｇ１１，Ｇ３１）から平面視で離間した位置に形成されている。 （もっと読む）

【課題】 標準的直交回路のためのハイブリッド配向構造のためのデバイス及び方法を提供する。
【解決手段】 本発明の実施形態の集積回路は、第１結晶配向を有する第１領域及び第２結晶配向を有する第２領域を含むハイブリッド配向基板（６００）を備える。第１領域の第１結晶配向は、第２領域の第２結晶配向に平行でも垂直でもない。集積回路は、第１領域上の第１型デバイス（６２０）及び第２領域上の第２型デバイス（６３０）をさらに備え、ここで第１型デバイス（６２０）は、第２型デバイス（６３０）に平行又は垂直であり、第１型デバイス（６２０）は、互いに直交する第１電流（６２１）及び第２電流（６２２）を含み、第１（６２１）及び第２（６２２）電流のキャリア移動度は互いに等しい。具体的には、第１型デバイスはｐ型電界効果トランジスタ（ＰＦＥＴ）を含み、第２型デバイスはｎ型電界効果トランジスタ（ＮＦＥＴ）を含む。 （もっと読む）

【課題】チップ面積及び製造コストの増大を抑制しつつ、レーザ照射用の冗長回路を備えた半導体装置及びその製造方法を提供する。
【解決手段】基板上に第１の能動層として、本来の機能を有する回路を形成する工程と、前記第１の能動層に絶縁層を形成する工程と、前記絶縁層上に、微細孔を形成する工程と、前記微細孔が形成された絶縁層上に半導体層を形成する工程と、前記半導体層に対してレーザ照射による熱処理を行うことで、前記微細孔を起点として略単結晶化された結晶粒を形成する工程と、前記略単結晶化された結晶粒を用いて第２の能動層としてのレーザリペア用の冗長回路を形成する工程とを有する。 （もっと読む）

【課題】ＳＢＳＩ法によりＳＯＩ構造を形成する場合には、単結晶ＳｉＧｅ層５０１とＳｉ層６０１とをエピタキシャル成長させた後、単結晶ＳｉＧｅ層５０１を選択的にエッチング除去することで単結晶Ｓｉ層６０１のみを残し、単結晶Ｓｉ層６０１とＳｉ基板１００との間を熱酸化層で埋めてＳＯＩ構造を形成する。単結晶Ｓｉ層６０１周辺には多結晶Ｓｉ層６０２が形成される。ＳｉＧｅ層５０１を形成すべき領域に不純物が添加されていると単結晶ＳｉＧｅ層５０１及び単結晶Ｓｉ層６０１に欠陥が侵入し単結晶Ｓｉ層６０１の品位を低下させる。
【解決手段】トランジスタのチャネルとなる部分を囲み単結晶Ｓｉ層６０１が形成される領域よりも少し大きい領域が露出するようにレジストを残しイオン注入を行う。 （もっと読む）

【課題】ＳＢＳＩ法によりＳＯＩトランジスタを形成する場合に、支持体の側面開口部と平行な向きからのイオン注入に対しては支持体によりＳＯＩトランジスタのチャネル領域がマスクされてしまうため斜めイオン注入を行っても不純物イオンはＳＯＩトランジスタのチャネル領域には到達しない。そのため、例えばチャネル幅を広くとれる構造として、ＳＯＩトランジスタのチャネルの方向と支持体とを平行に配置した場合、寄生トランジスタの影響を抑制することが困難となり、ＳＯＩトランジスタのリーク電流が大きくなってしまうという問題点があった。
【解決手段】ＳＯＩトランジスタのチャネル部周縁部を開口し、中央部へのイオン注入を防ぐための第１不純物添加阻止層を形成した後イオン注入法を用いてチャネル部周縁部に生じる寄生トランジスタの閾値を上昇させて寄生トランジスタ起因のリーク電流を抑制する。 （もっと読む）

【課題】結晶欠陥の発生を抑制しつつ、絶縁層上に配置された厚膜半導体層と薄膜半導体層とを同一基板上に形成する。
【解決手段】絶縁層１２上に配置された半導体層１３の薄膜ＳＯＩ形成領域Ｒ１に第１半導体層２１および第２半導体層２２を選択的に形成し、第２半導体層２２を半導体層１３上で支持する支持体２７を形成してから、第１半導体層２１をエッチング除去して、半導体層１３と第２半導体層２２との間に空洞部３０を形成し、半導体層１３および第２半導体層２２の熱酸化を行うことにより、半導体層１３と第２半導体層２２との間の空洞部３０に埋め込み絶縁層３１を形成する。 （もっと読む）

【課題】ＳＯＩ構造とバルク構造とが混載された半導体基板上に形成された半導体装置を、チップサイズを増大させずに得る。
【解決手段】半導体基板１０を所定の深さまでエッチングして得られた第１の領域にエピタキシャル成長にて形成され、半導体基板１０の底面からの高さが半導体基板１０の表面の高さと実質的に同一である半導体層６０と、半導体基板１０と半導体層６０との間に埋め込まれた埋め込み絶縁層２４０と、半導体層６０内の各々の素子領域間、及び、半導体層６０と半導体基板１０との間、を水平面内で素子分離する素子分離体と、を有する半導体基板１０上に形成された半導体装置。 （もっと読む）

【課題】 リセスゲート領域の素子分離構造上部にエピタキシャル層を形成し、ＳＯＩチャンネル構造の半導体素子を設計することによりチャンネル領域にイオン注入濃度を低減させ、素子のリフレッシュ、ｔＷＲ及びＬＴＲＡＳ特性を改良することができる半導体素子の製造方法を提供する。
【解決手段】 本発明は半導体素子の製造方法に関し、特にリセスゲート領域の素子分離構造上部にエピタキシャル層を形成し、ＳＯＩチャンネル構造の半導体素子を設計することによりチャンネル領域にイオン注入濃度を低減させ、素子のリフレッシュ、ｔＷＲ及びＬＴＲＡＳ特性を改良することができる技術である。 （もっと読む）

【課題】ＳＯＩ構造とバルク構造との平坦性を確保しつつ、ＳＯＩ構造とバルク構造とを同一基板上に形成する。
【解決手段】第２半導体層３を半導体基板１上で支持する選択酸化膜６をバルク領域Ｒ１およびＳＯＩ形成領域Ｒ２の周囲に形成した後、溝７を介してエッチングガスまたはエッチング液を第１半導体層２に接触させることにより、第１半導体層２をエッチング除去し、半導体基板１と第２半導体層３との間に空洞部８を形成し、導体基板１および第２半導体層３の熱酸化を行うことにより、半導体基板１と第２半導体層３との間の空洞部８内に埋め込み絶縁層９を形成する。 （もっと読む）

【課題】チップサイズを低減しつつ、ＳＯＩ構造とバルク構造とを同一基板上に混載する。
【解決手段】半導体基板１０１にはＳＯＩ形成領域Ｒ１およびバルク領域Ｒ２が設けられ、ＳＯＩ形成領域Ｒ１には埋め込み絶縁層１１１を介して半導体層１０４が半導体基板１０１上に形成され、ゲート電極１１３ａにて区切られたアクティブ領域１０７の端部には、埋め込み絶縁層１１１上に配置されたドレイン層１１４ａが形成され、ゲート電極１１３ｂにて区切られたアクティブ領域１０７の端部には、埋め込み絶縁層１１１上に配置されたソース層１１４ｃが形成され、ゲート電極１１３ｃにて区切られたアクティブ領域１０７の端部には、半導体基板１０１に配置されたソース層１１４ｄが形成され、ゲート電極１１３ａ〜１１３ｃに囲まれたアクティブ領域１０７には、共通ソース／ドレイン層１１４ｂが配置されている。 （もっと読む）

【課題】基板に対して急速な加熱、冷却を行っても、基板上のＳＯＩ領域あるいはＳＯＮ領域とシリコン領域との熱吸収効率の違いから生じる温度差の影響を低減でき、基板に結晶欠陥が発生するのを防止できる半導体装置を提供する。
【解決手段】半導体基板上には、シリコン領域２３Ｂが形成され、このシリコン領域２３Ｂを囲むように、半導体基板上に絶縁膜及び空洞のいずれか一方を介在してＳＯＩ領域２２が形成されている。さらに、半導体基板上には、ＳＯＩ領域２２を囲むように、シリコン領域２３Ａが形成されている。 （もっと読む）

【課題】 完全空乏型ＳＯＩデバイス構造を有するパワーマネージメント半導体装置やアナログ半導体装置において、ＥＳＤ保護素子がＥＳＤ破壊強度を充分に確保しつつ内部素子のＥＳＤ保護を可能とする構造を提供する。
【解決手段】 半導体薄膜層上に形成される完全空乏型ＳＯＩＣＭＯＳのＮＭＯＳドレインは、一辺がソースに対向するように形成されるのに対し、ＥＳＤ入出力保護素子となるＮＭＯＳ保護トランジスタを半導体支持基板上に形成し、Ｎ型保護トランジスタのドレインはソースの周囲を囲うようにして形成され、ソース周囲からドレインまでの最短距離は常に一定とすることで、ＥＳＤ破壊強度を充分に確保し、かつＥＳＤノイズに弱い完全空乏型ＳＯＩＣＭＯＳデバイスの入出力保護、特に出力保護を可能にする構造とした。 （もっと読む）

【課題】埋め込み絶縁層上に形成された半導体層の結晶欠陥を低減しつつ、ＳＯＩ構造とバルク構造とを同一基板上に形成する。
【解決手段】Ｐウェル２およびＮウェル１２上を避けるようにしてＳＯＩ形成領域Ｒ１、Ｒ１１を半導体基板１に配置するとともに、Ｐウェル２およびＮウェル１２にはバルク領域Ｒ２、Ｒ１２をそれぞれ配置し、ＳＯＩ形成領域Ｒ１、Ｒ１１には、Ｎチャンネル電界効果型ＳＯＩトランジスタおよびＰチャンネル電界効果型ＳＯＩトランジスタをそれぞれ形成し、バルク領域Ｒ２、Ｒ１２には、Ｎチャンネル電界効果型バルクトランジスタおよびＰチャンネル電界効果型バルクトランジスタをそれぞれ形成する。 （もっと読む）

【課題】チップ面積の増大を抑制しつつ、アナログ回路とデジタル回路とを同一基板上に混載する。
【解決手段】半導体基板１１上にアナログ回路を形成した後、凹部３２が形成された絶縁膜３１をアナログ回路上に形成し、凹部３２内が埋め込まれるようにして非晶質半導体層３３を絶縁膜３１上に形成し、非晶質半導体層３３にレーザを照射することにより、非晶質半導体層３３の溶融結晶化を行い、凹部３２の周囲に略単結晶半導体粒３４を形成し、略単結晶半導体粒３４にデジタル回路を形成する。 （もっと読む）

【課題】チップ面積の増大を抑制しつつ、サリサイド化された素子と非サリサイド化された素子とを同一基板上に混載する。
【解決手段】シリサイド層１９ａ、１９ｂ、１９ｃが設けられたソース／ドレイン層１７ａ、１７ｂおよびゲート電極１４を半導体基板１１に形成した後、凹部３２内が埋め込まれるようにして非晶質半導体層３３を絶縁膜３１上に形成し、非晶質半導体層３３にレーザを照射することにより、非晶質半導体層３３の溶融結晶化を行い、凹部３２の周囲に略単結晶半導体粒３４を形成し、略単結晶半導体粒３４に非サリサイド素子を形成する。 （もっと読む）

【課題】ＰチャンネルトランジスタとＮチャンネルトランジスタとを異なる半導体層上に混載することにより、伝播遅延の増大を抑制しつつ、全体のプロセス長さを大幅に短縮する。
【解決手段】半導体基板１１上にＮチャンネルトランジスタ（Ｐチャンネルトランジスタ）を形成した後、凹部３２が形成された絶縁膜３１をＮチャンネルトランジスタ（Ｐチャンネルトランジスタ）上に形成し、凹部３２内が埋め込まれるようにして非晶質半導体層３３を絶縁膜３１上に形成し、非晶質半導体層３３にレーザを照射することにより、非晶質半導体層３３の溶融結晶化を行い、凹部３２の周囲に略単結晶半導体粒３４を形成し、略単結晶半導体粒３４にＰチャンネルトランジスタ（Ｎチャンネルトランジスタ）を形成する。 （もっと読む）

【課題】チップ面積の増大を抑制しつつ、外部インターフェース回路が搭載された集積回路の低電圧化を図る。
【解決手段】半導体基板１１上に集積回路を形成した後、凹部３２が形成された絶縁膜３１を集積回路上に形成し、凹部３２内が埋め込まれるようにして非晶質半導体層３３を絶縁膜３１上に形成し、非晶質半導体層３３にレーザを照射することにより、非晶質半導体層３３の溶融結晶化を行い、凹部３２の周囲に略単結晶半導体粒３４を形成し、略単結晶半導体粒３４に外部インターフェース回路を形成する。 （もっと読む）

【課題】キャリアの異なる２種類のトランジスタについてエクステンション層の構造を最適化することにより、２種類のトランジスタについて不純物の拡散を同等に抑制した半導体装置およびその製造方法を提供する。
【解決手段】ｐＭＯＳトランジスタは、半導体基板１上にゲート絶縁膜４を介して形成されたゲート電極５と、ゲート電極５の両側における半導体基板１上に形成され、ｐ型不純物を含有するｐ型エクステンション層１１ｐとを有する。ｎＭＯＳトランジスタは、半導体基板１上にゲート絶縁膜４を介して形成されたゲート電極５と、ゲート電極５の両側における半導体基板１上に形成され、ｎ型不純物を含有するｎ型エクステンション層とを有する。ｐ型エクステンション層１１ｐは、ｎ型エクステンション層１１ｎに比べて厚く形成されている。 （もっと読む）

埋め込み絶縁層（１０３、２０３）を介して深いリセス（１１１、２１１）を形成し、歪み半導体材料（１１２、２１２）を再成長させることで、強化された歪み生成メカニズムがＳＯＩのようなトランジスタ（１００、２００）に提供される。したがって、歪みはさらにアクティブ層の全体にわたって埋め込まれた歪み半導体材料により実効的に生成され、これにより、２つのチャネル領域が画定され得るトランジスタデバイスの性能を実質的に向上させることができる。
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