【課題】高度な集積化を実現した、新たな構造の半導体装置を提供することを目的の一とする。
【解決手段】チャネル形成領域を含む半導体層と、チャネル形成領域と電気的に接続するソース電極およびドレイン電極と、チャネル形成領域と重畳するゲート電極と、チャネル形成領域とゲート電極との間のゲート絶縁層と、を含み、チャネル形成領域を含む半導体層の側面の一部と、ソース電極またはドレイン電極の側面の一部と、は、平面方向から見て概略一致している半導体装置である。 （もっと読む）

【課題】高度な集積化を実現した、新たな構造の半導体装置を提供することを目的の一とする。
【解決手段】チャネル形成領域を含む半導体層と、チャネル形成領域と電気的に接続するソース電極およびドレイン電極と、チャネル形成領域と重畳するゲート電極と、チャネル形成領域とゲート電極との間のゲート絶縁層と、を含み、ゲート絶縁層の側面の一部と、ソース電極またはドレイン電極の側面の一部と、は、平面方向から見て概略一致している半導体装置である。 （もっと読む）

【課題】半導体装置の性能を向上させる。
【解決手段】基板１Ｃは、半導体基板２と絶縁層３と半導体層４とが積層されたＳＯＩ領域１Ａと、半導体基板２で構成されたバルク領域１Ｂとを有しており、ＳＯＩ領域１Ａの半導体層４に形成されたＭＩＳＦＥＴは、チャネル領域に不純物が導入されておらず、バルク領域１Ｂの半導体基板２に形成されたＭＩＳＦＥＴは、チャネル領域に不純物が導入されている。ＳＯＩ領域１ＡのＭＩＳＦＥＴを形成する際には、ＭＩＳＦＥＴのチャネル領域に不純物が導入されないようにし、ウエル領域形成用のイオン注入とチャネルドープイオン注入とハローイオン注入とは行なわない。バルク領域１ＢのＭＩＳＦＥＴを形成する際には、ウエル領域形成用のイオン注入とチャネルドープイオン注入とハローイオン注入とを行う。 （もっと読む）

【課題】貫通電流を低減させることができる相補型の論理回路を用いることで、消費電力を抑えることができる半導体装置の提案を目的の一とする。或いは、貫通電流を低減させることができる相補型の論理回路を用いることで、発熱を抑えることができる半導体装置の提案を目的の一とする。
【解決手段】通常のゲート電極の他に、閾値電圧を制御するための第２のゲート電極が備えられたｎチャネル型トランジスタ、或いはｐチャネル型トランジスタを、相補型の論理回路に用いる。そして、オフ電流が極めて小さい絶縁ゲート電界効果型トランジスタをスイッチング素子として用い、上記第２のゲート電極の電位を制御する。上記スイッチング素子として機能するトランジスタは、シリコン半導体よりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い半導体材料を、チャネル形成領域に含む。 （もっと読む）

【課題】半導体装置の作製工程数を減少させること、半導体装置の歩留まりを向上させること、半導体装置の作製コストを低減することを課題とする。
【解決手段】基板上に、単結晶半導体層をチャネル形成領域に有する第１のトランジスタと、当該第１のトランジスタと絶縁層を介して分離され、酸化物半導体層をチャネル形成領域に有する第２のトランジスタと、当該単結晶半導体層及び酸化物半導体層を有するダイオードを有する半導体装置、及び、その作製方法に関する。 （もっと読む）

【課題】シリコン・オン・インシュレータ構造において複数電界効果トランジスタを備える新規な半導体デバイスを提供する。
【解決手段】基板２００と、基板上の酸化物層１９０と、酸化物層上の半導体層２３０を備えるＳＯＩ構造の電解効果トランジスタと、半導体・オン・インシュレータ構造（ＳｅＯＩ構造）のＦＥＴであって、基板内にチャンネル領域２００を備え、前記ＦＥＴ構造のＢＯＸ構造酸化物層１９０の少なくとも一部である誘電体をゲート誘電体とし、基板２００をチヤネルとする半導体デバイス。 （もっと読む）

【課題】電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供することを目的の一とする。
【解決手段】第１のトランジスタ上に設けられた第２のトランジスタと容量素子とを有し、容量素子は、第２のトランジスタのソース電極またはドレイン電極と、ゲート絶縁層と、第２のトランジスタを覆う絶縁層上に設けられた容量素子用電極を含み、第２のトランジスタのゲート電極と、容量素子用電極とは、絶縁層を介して少なくとも一部が重畳して設けられる半導体装置を提供する。第２のトランジスタのゲート電極と、容量素子用電極とを、異なる層で形成することで、半導体装置の集積度を向上させることができる。 （もっと読む）

【課題】不良を抑制しつつ微細化を達成した半導体装置の提供を目的の一とする。または、良好な特性を維持しつつ微細化を達成した半導体装置の提供を目的の一とする。
【解決手段】絶縁層と、絶縁層中に埋め込まれたソース電極、およびドレイン電極と、絶縁層表面、ソース電極表面、およびドレイン電極表面、の一部と接する酸化物半導体層と、酸化物半導体層を覆うゲート絶縁層と、ゲート絶縁層上のゲート電極と、を有し、絶縁層表面の一部であって、酸化物半導体層と接する領域は、その二乗平均平方根粗さ（ＲＭＳ）が１ｎｍ以下であり、絶縁層表面の一部とソース電極表面との高低差、または絶縁層表面の一部とドレイン電極表面との高低差は、５ｎｍ未満の半導体装置である。 （もっと読む）

【課題】ＴＦＴ回路を備える半導体装置において、歩留まりの低下を抑制可能な半導体装置及び半導体装置の製造方法を提供することを目的とする。
【解決手段】ロジック回路１０上に形成された層間絶縁膜２２と、層間絶縁膜２２上に形成され、上部から所定の高さまでシリサイド化されたシリサイド層３０を含むアモルファスシリコン層２３と、アモルファスシリコン層２３上に形成されたＴＦＴと、層間絶縁膜２２を貫通する貫通孔２４を埋め込むように形成され、ロジック回路１０に電気的に接続すると共に、上部がシリサイド層３０に接続するコンタクトプラグ２５とを備える。 （もっと読む）

【課題】 フィン型ＭＩＳトランジスタ、プレーナ型ＭＩＳトランジスタ及び抵抗素子を集積化した半導体装置において、的確な製造方法を提供する。
【解決手段】 フィン部１０ａを形成する工程と、フィン部の側面に第１のゲート絶縁膜１４及び第１のゲート電極膜１５を形成する工程と、フィン部並びにフィン部の側面に形成された第１のゲート絶縁膜及び第１のゲート電極膜を囲み、第１のゲート電極膜に接する半導体導電部１６ａを形成する工程と、半導体導電部上並びにプレーナ型ＭＩＳトランジスタ形成領域及び抵抗素子形成領域に、第２のゲート絶縁膜２０及び第２のゲート電極膜２１を形成する工程と、半導体導電部上及び抵抗素子形成領域に形成された第２のゲート絶縁膜及び第２のゲート電極膜を除去する工程と、半導体導電部上並びにプレーナ型ＭＩＳトランジスタ形成領域及び抵抗素子形成領域に、抵抗素子用の半導体膜を形成する工程とを備える。 （もっと読む）

【課題】格子定数が異なる複数種類の半導体素子やスピン機能素子を同一の基板上の同一の層上に混載することが可能な半導体装置の製造方法を提供しようとする。
【解決手段】シリコン基板上に絶縁膜を形成する工程と、前記絶縁膜に開口部を設け、前記シリコン基板の一部を露出させる工程と、前記露出したシリコン基板及び前記絶縁膜上にＧｅを含むアモルファスの第１の半導体層を形成する工程と、前記第１の半導体層を第１の方向に延伸した構造に加工する工程と、前記第１の方向に延伸した第１の半導体層に熱処理を加えて、前記開口部から離れるにしたがってＳｉの濃度が減少する第１のＳｉ_1-ｘＧｅ_ｘ（０≦ｘ≦１）層を形成する工程と、を含む。 （もっと読む）

【課題】電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置を提供する。
【解決手段】第１の配線と、第２の配線と、第３の配線と、第４の配線と、第１のトランジスタ１６０と、第２のトランジスタ１６２と、を有し、第１のトランジスタ１６０は、半導体材料を含む基板に設けられ、第２のトランジスタ１６２は酸化物半導体層を含んで構成され、第１のトランジスタ１６０のゲート電極と、第２のトランジスタ１６２のソース・ドレイン電極とは、電気的に接続され、第１の配線と、第１のトランジスタ１６０のソース電極とは、電気的に接続され、第２の配線と、第１のトランジスタ１６０のドレイン電極とは、電気的に接続され、第３の配線と、第２のトランジスタ１６２のソース・ドレイン電極の他方とは、電気的に接続され、第４の配線と、第２のトランジスタ１６２のゲート電極とは、電気的に接続される。 （もっと読む）

【課題】異なる特性の半導体素子を一体に有しつつ、高集積化が実現可能な、新たな構成の半導体装置を提供することを目的の一とする。
【解決手段】第１の半導体材料が用いられた第１のチャネル形成領域と、第１のゲート電極と、を含む第１のトランジスタと、第１のゲート電極と一体に設けられた第２のソース電極および第２のドレイン電極の一方と、第２の半導体材料が用いられ、第２のソース電極および第２のドレイン電極と電気的に接続された第２のチャネル形成領域と、を含む第２のトランジスタと、を備えた半導体装置である。 （もっと読む）

【課題】３次元デバイスのような多層配線を有する半導体装置をより簡単な工程で作製する製造方法を提供する。
【解決手段】第１層１０と第２層２０とを、それぞれのＴＳＶ６が略一直線上になるように積層する半導体装置の製造方法で、基板の上面に入出力回路を構成するトランジスタ３を形成し、トランジスタ３を覆うように絶縁層４を形成し、絶縁層中にＴＳＶ６を形成する工程を含む第１層の製造工程と、基板２０を準備し、基板の上面に論理回路を構成するトランジスタ１３を形成し、トランジスタ１３を覆うように絶縁層４を形成し、絶縁層中にＴＳＶ６を形成する工程を含む第２層の製造工程と、第１層のＴＳＶ６と第２層のＴＳＶ６とが略一直線上になるように、第１層と第２層の、基板の反対側面を接続する接続工程と、第１層の基板１を除去する工程とを含む。 （もっと読む）

半導体構造は、ある結晶方位を有するシリコン基板（１２）と、シリコン基板（１２）の上方に配置された絶縁性層（１８／２２）と、絶縁性層の上方に配置され、基板の結晶方位とは異なる結晶方位を有するシリコン層（２０）と、シリコン基板上に配置され、基板と同じ結晶方位を有するカラムＩＩＩ−Ｖトランジスタデバイス（３４）とを有する。一実施形態では、カラムＩＩＩ−Ｖトランジスタデバイスが、基板と接触する。別の実施形態では、デバイスは、ＧａＮデバイスである、または基板の結晶方位が＜１１１＞であり、シリコン層の結晶方位が＜１００＞である。一実施形態では、ＣＭＯＳトランジスタが、シリコン層内に配置される。一実施形態では、カラムＩＩＩ−Ｖトランジスタデバイスが、カラムＩＩＩ−Ｎデバイスである。一実施形態では、カラムＩＩＩ−Ａｓデバイス、カラムＩＩＩ−Ｐデバイス、またはカラムＩＩＩ−Ｓｂデバイスが、＜１００＞シリコン層の上面上に配置される。
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【課題】待機電力を十分に低減した新たな半導体装置を提供することを目的の一とする。
【解決手段】第１の電源端子と、第２の電源端子と、酸化物半導体材料を用いたスイッチングトランジスタと、集積回路と、を有し、前記第１の電源端子と、前記スイッチングトランジスタのソース端子またはドレイン端子の一方は電気的に接続し、前記スイッチングトランジスタのソース端子またはドレイン端子の他方と、前記集積回路の端子の一は電気的に接続し、前記集積回路の端子の他の一と、前記第２の電源端子は電気的に接続した半導体装置である。 （もっと読む）

【課題】待機電力の低減を実現する半導体装置の提供を、目的の一とする。
【解決手段】酸化物半導体を活性層として有するトランジスタをスイッチング素子として用い、該スイッチング素子で、集積回路を構成する回路への電源電圧の供給を制御する。具体的には、回路が動作状態のときに上記スイッチング素子により、当該回路への電源電圧の供給を行い、回路が停止状態のときに上記スイッチング素子により、当該回路への電源電圧の供給を停止する。また、電源電圧が供給される回路は、半導体を用いて形成されるトランジスタ、ダイオード、容量素子、抵抗素子、インダクタンスなどの、集積回路を構成する最小単位の半導体素子を、単数または複数有する。そして、上記半導体素子が有する半導体は、結晶性を有するシリコン（結晶性シリコン）、具体的には、微結晶シリコン、多結晶シリコン、単結晶シリコンを含む。 （もっと読む）

【課題】低酸素処理を施したシリコン基板は基板表面層が応力に対して非常にもろくなってしまい、ハンド津愛想うちの製造プロセスの過程でクラックや反りが発生する原因ともなってしまう。
【解決手段】チャネル形成領域に形成された不純物領域に応力を集中させるため、チャネル形成領域に対して人為的かつ局部的に不純物領域を設ける。チャネル形成領域に局部的に添加された不純物元素（炭素、窒素、酸素から選ばれた一種または複数種類の元素）の領域は、低酸素処理を施したシリコン基板の応力を緩和する緩衝領域として機能する。 （もっと読む）

半導体装置が、第１の基板（１０２、２０２）と、第１の基板の第１の部分の上に位置し、埋め込み層（１０４、２０４）によって第１の基板から分離される第２の基板とを含む。この半導体装置はまた、第１の基板の第２の部分の上に位置し、第２の基板から隔離されるエピタキシャル層（１０８、２２０）を含む。この半導体装置はさらに、少なくとも部分的に第２の基板内に形成される第１のトランジスタ（１１６）と、少なくとも部分的にエピタキシャル層内またはその上に形成される第２のトランジスタ（１２８）とを含む。第２の基板およびエピタキシャル層は、異なる電子および正孔移動度を有するバルク特性を有する。トランジスタの少なくとも１つは、少なくとも約５Ｖの１つまたは複数の信号を受け取るように構成される。第１の基板は第１の結晶面方位を有し、第２の基板は第２の結晶面方位を有し得る。
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【課題】 固相エピタキシャル成長によって、所望の面方位を有する結晶を得ることが可能な半導体装置の製造方法を提供する。
【解決手段】 本発明では、第１の面方位を有するシリコン基板１１上の一部に、アモルファス層１３を形成する工程と、そのアモルファス層１３にマイクロ波を照射し、前記アモルファス層１３を第１の面方位を有する結晶層とする工程とを有していることを特徴とする半導体装置の製造方法を提供することができる。 （もっと読む）