集積回路およびその製造方法が提供されている。集積回路（２０）は、その結晶方位が＜１００＞である第１領域（６４、６６）とその結晶方位が＜１１０＞である第２領域（６６、６４）を有するバルクシリコン基板（２４）を含む。シリコンオンインシュレータの層（６２）はバルクシリコン基板の一部を覆う。少なくとも１つの電界効果トランジスタ（９６、９８）はシリコンオンインシュレータの層（６２）上に形成され、少なくとも１つのＰチャネル電界効果トランジスタ（９０、９２）はその結晶方位が＜１１０＞である第２領域（６６、６４）に形成され、少なくとも１つのＮチャネル電界効果トランジスタ（９０、９２）はその結晶方位が＜１００＞である第１領域（６４、６６）に形成される。
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【課題】 複数のＭＯＳＦＥＴを異なる面方位を有する基板上に形成する。
【解決手段】 半導体装置の基板を、第１面方位を有する第１シリコンと、第１シリコンの一部に形成された埋め込み絶縁膜と、埋め込み絶縁膜上に形成された、第２面方位を有する第２シリコンとを有するものとする。そして、第１シリコン上に、第１ゲート電極を含む第１トランジスタを形成し、第２シリコン上に、第２ゲート電極を含む第２トランジスタを形成する。このとき、第１シリコン膜表面と、第２シリコン膜表面との高さの差は、第１ゲート電極又は第２ゲート電極のゲート長よりも小さいものとする。あるいは、ここで、第１ゲート電極表面の第１シリコン表面からの高さは、第２ゲート電極表面の第１シリコン表面からの高さと同じであるようにする。 （もっと読む）

【課題】平坦性が向上されたＳＯＩ領域とバルク領域とを有する基板を提供する。
【解決手段】パターンドＳＯＩ基板１００の製造プロセスにおいてバルク領域１０３にあらかじめエッチングによって段差を作り、パターンドＳＯＩ基板１００を形成する工程において、シリコン基板１０４表面の段差を低減することで、シリコン基板表面の段差が発生するために確保することが困難であった露光時のフォーカスマージンを確保する。 （もっと読む）

【課題】ファセットチャンネルを有する半導体素子を提供し、その製造方法をも提供する。
【解決手段】半導体素子は第１及び第２活性領域を有する半導体基板を備える。前記第１及び第２活性領域はそれぞれ第１及び第２主表面を有し、前記第１及び第２主表面は第１結晶方位を有する。前記第２主表面から成長したファセットエピタキシャル半導体構造が提供される。前記ファセットエピタキシャル半導体構造は第２結晶方位を有する少なくとも１つのファセットを備える。前記第１主表面及び前記ファセットエピタキシャル半導体構造上にゲート誘電層が提供される。前記第１主表面上の前記ゲート誘電層上に第１ゲート電極が配置され、前記ファセットエピタキシャル半導体構造上の前記ゲート誘電層上に第２ゲート電極が配置される。また、前記半導体素子の製造方法をも提供する。 （もっと読む）

第１結晶方位を有する基板１８を含む半導体装置が提供される。基板１８上には第１絶縁層１４が重なり、第１絶縁層１４上には複数のシリコン層が重なる。第１シリコン層４２は、第２結晶方位および結晶面を有するシリコンを含む。第２シリコン層２５は、第２結晶方位と、第１シリコン層４２の平面に対して実質的に直角である結晶面を有する。正孔移動度は（１１０）面においてより高いので、半導体装置のパフォーマンスは、特定の結晶面方位を有するシリコン層を選択することで高めることができる。
さらに、半導体装置の形成法が提供される。第１結晶方位を有し、第１絶縁層１４が上に形成された第１シリコン基板１８と、第１絶縁層１４上に重なる、第２結晶方位および結晶面を有する第１シリコン層１９とを含むシリコン・オン・インシュレータ構造は、第２シリコン基板２０に結合される。第２シリコン基板２０は第２結晶方位および結晶面を有し、第２絶縁層２４がその上に形成される。第２シリコン基板２０は、水素イオンを第２シリコン基板２０に注入することで生成される線欠陥２２を含む。第２シリコン基板２０の結晶面は、第１シリコン層１９の結晶面に対して実質的に直角に方向付けられる。第２シリコン基板２０は線欠陥２２に沿って分離されるとともに除去され、第２絶縁層２４および第２シリコン層２５がシリコン・オン・インシュレータ構造上に残る。次に、シリコン・オン・インシュレータ構造を異なる結晶方位からなるシリコン層にまで選択的にエッチングし、エッチングした領域に選択的エピタキシャルシリコン層を成長させ、その後、シリコン・オン・インシュレータ構造を化学機械研磨によって平坦化することによって、異なる結晶方位を有する複数のデバイスを単一のプレーナシリコン・オン・インシュレータ構造上に形成することができる。
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【課題】デバイス性能を向上させるだけでなく、製造工程を簡素化する新しいデバイス構造とダブルゲートデバイス形成工程を提供する。
【解決手段】ダブルゲートデバイスの形成方法において、約３０ｎｍ未満の厚さを有している埋込絶縁層１４が第１基板上１２に形成される。第２基板は埋込絶縁層上に形成される。パッド層は第２基板を覆うように形成される。マスク層はパッド層を覆うように形成される。第１溝は、パッド層，第２基板，埋込絶縁層を貫いて、基板12内に延びるように形成される。第１溝は、第１分離部２６で充填される。第２溝は、第１分離部２６内に形成され、導電材料で充填される。ＭＯＳ型トランジスタは第２基板上に形成される。下部ゲート５０は、埋込絶縁層の下に形成され、第２基板上に形成された上部ゲート３６に対して自己整合される。 （もっと読む）

【課題】 複合表面配向基板をもつトレンチ・キャパシタを形成する方法を提供する。
【解決手段】 複合表面配向をもつ単一のチップ上に、ディープ・トレンチ・キャパシタ記憶デバイス及び論理デバイスを形成する方法が開示される。この方法は、（１００）表面配向シリコン上のｎ型相補型金属酸化膜半導体（ＣＭＯＳ）デバイスＳＯＩアレイ及び論理トランジスタ、並びに（１１０）表面配向シリコン上のｐ型ＣＭＯＳ論理トランジスタを含んだ、高性能なシステム・オン・チップ（ＳｏＣ）を製造することを可能にする。さらに、この方法は、複合表面配向ＳＯＩ及びバルク基板の内部にシリコン基板トレンチ・キャパシタを作成することを可能にする。アレイ・マスクの開口及びシリコンのエピタキシャル成長のためのパターン付けが、同じステップで同じマスクを用いて達成される点で、コスト節減が実現される。 （もっと読む）

【課題】第２半導体層の側壁に絶縁膜を形成して、第１半導体層の結晶方位を引き継いだエピタキシャル成長層を形成することで、結晶方位（１００）の半導体層と結晶方位（１１０）の半導体層を同一基板上に結晶欠陥を抑制して形成することを可能とする。
【解決手段】第１半導体層１１と絶縁層１２と第２半導体層１３とを順に積層した基板を用い、第２半導体層１３上に酸化膜エッチング時の耐性と耐酸化性とを有するマスク層１５を形成する工程と、第１領域のマスク層１５から絶縁層１２までを第１半導体層１１上に残して第２領域の第１半導体層１１を露出させる工程と、第１半導体層１１表層と第２半導体層１３の露出した側壁を酸化する工程と、マスク層１５をエッチングマスクに用いて酸化層２１を除去し、第１半導体層１１を露出させる工程と、露出された第１半導体層１１上にエピタキシャル成長層１７を形成する工程とを備えた製造方法である。 （もっと読む）

第１の結晶方位を有する基板１２と、この基板１２を覆う絶縁層４０を含む半導体デバイスが提供される。この絶縁層を覆って、複数のシリコン層１６、３０が形成される。第１シリコン層１６は、第１の結晶方位を有するシリコンを含み、第２シリコン層３０は、第２の結晶方位を有するシリコンを含む。加えて、基板１２と、この基板１２を覆うシリコン層１６と、基板１２とシリコン層１６と間に設けられた第１絶縁層１４を含むシリコン−オン−インシュレータ構造を提供する半導体デバイスを形成する方法が提供されている。シリコン層１６および第１絶縁層１４の一部を取り除くことでシリコン−オン−インシュレータ構造の第１領域を形成し、基板層１２の一部２４をさらす。選択的エピタキシャルシリコン３０は、開口部に成長される。開口部２２で成長されたシリコン３０に第２絶縁層４０が形成され、開口部２２で成長されたシリコン３０と基板１２との間に絶縁層４０が提供される。
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【課題】 ＦＩＮＦＥＴと一体化した平坦基板デバイス及びその製造方法を提供すること。
【解決手段】 フィン型電界効果トランジスタ（ＦｉｎＦＥＴ）と一体化した平坦基板デバイス（１００）、及び、その製造方法は、基板（１０３）と、基板（１０３）上の埋め込み分離層（１０５）と、埋め込み分離層（１０５）上の半導体層（１１５）と、を含むシリコン・オン・インシュレータ（ＳＯＩ）ウエハ（１０１）を含む。構造体（１００）は、さらに、埋め込み分離層（１０５）上のＦｉｎＦＥＴ（１３０）と、基板（１０３）に一体化された平坦型電解効果トランジスタ（ＦＥＴ）（１３１）と、を含み、ＦＥＴゲート（１２７）は、ＦｉｎＦＥＴゲート（１２５）に対して高さの違いは極くわずかである。構造体（１００）は、さらに、基板（１０３）に構成された逆型ウェル領域（１０４、１０６、１０８、１１０）を含む。一実施形態においては、構造体（１００）は、さらに、基板（１０３）に構成された浅いトレンチ分離領域（１１１）を含む。 （もっと読む）

【課題】正孔または電子の移動度を高めるとともに、ＮＭＯＳ領域とＰＭＯＳ領域との表面の段差を抑制することが可能な半導体装置および半導体装置の製造方法を提供する。
【解決手段】本発明は、ＮＭＯＳ領域ＡとＰＭＯＳ領域Ｂとを同一の基板１１に備えた半導体装置であって、ＮＭＯＳ領域Ａの基板１１上に設けられるとともに、基板１１の表面と異なる面方位を有する歪みＳｉ層２１と、ＰＭＯＳ領域Ｂの基板１１上に設けられるとともに、基板１１の表面と同じ面方位を有する歪み層からなる歪みＳｉＧｅ層３１とを備えたことを特徴とする半導体装置およびその製造方法である。 （もっと読む）

【課題】アモルファスシリコンＴＦＴを用いた画素領域に、多結晶シリコンＴＦＴを用いたドライバ領域とを一枚の基板に形成することができる液晶パネル用基板及び液晶パネル並びにその製造方法を提供する。
【解決手段】第１の基板１０上の画素領域１２に、アモルファスシリコンＴＦＴ３０を形成し、端子となる部分を露出させて第１の電極露出部２２とする。第２の基板１００を用いて、駆動回路１４，１６の能動素子である多結晶シリコンＴＦＴと、それに接続された第２の電極配線群を含む被転写層１４０を形成し、端子となる部分を露出させて第２の電極露出部１４１とする。この第１，第２の電極露出部２２，１４１が導通する位置関係にて、第１の基板１０上に被転写層１４０を接合した後、被転写層１４０より第２の基板１００を除去する。 （もっと読む）

【課題】 半導体層の結晶品質を良好に保ちつつ、互いに異なる膜厚を有する半導体層を絶縁層上に形成する。
【解決手段】 厚膜半導体領域Ｒ２の第１単結晶半導体層１２ａ、１２ｂをエッチング除去するとともに、薄膜半導体領域Ｒ３の第１単結晶半導体層１２ｃ、１２ｄをエッチング除去し、厚膜半導体領域Ｒ２の第２単結晶半導体層１３ａおよび薄膜半導体領域Ｒ３の第２単結晶半導体層１３ｃが消失するまで、半導体基板１１、第２単結晶半導体層１３ａ〜１３ｄおよび支持体１６の熱酸化を行うことにより、厚膜半導体領域Ｒ２の第２単結晶半導体層１３ｂおよび薄膜半導体領域Ｒ３の第２単結晶半導体層１３ｄ下に絶縁層を形成する。 （もっと読む）

【課題】 互いに異なる膜厚を有する絶縁層上に半導体層を形成する。
【解決手段】 第２単結晶半導体層１３ａ、１３ｂ間の第１単結晶半導体層１２ａ、１２ｂを除去することにより、第２単結晶半導体層１３ａ、１３ｂ間に空洞部１７を形成した後、厚膜化ＢＯＸ層領域Ｒ２の第２単結晶半導体層１３ａが消失するまで、半導体基板１１、第２単結晶半導体層１３ａ、１３ｂおよび支持体１６の熱酸化を行うことにより、第２単結晶半導体層１３ｂ下に絶縁層１８を形成し、厚膜化ＢＯＸ層領域Ｒ２と薄膜化ＢＯＸ層領域Ｒ３とで第２単結晶半導体層１３ｂ下の絶縁層１８の膜厚を異ならせる。 （もっと読む）

【課題】 完全空乏型ＳＯＩデバイス構造を有するパワーマネージメント半導体装置やアナログ半導体装置において、ＥＳＤ保護素子がＥＳＤ破壊強度を充分に確保しつつ内部素子のＥＳＤ保護を可能とする構造を提供することを目的とする。
【解決手段】 半導体薄膜層上に形成される完全空乏型ＳＯＩＣＭＯＳのＮＭＯＳのゲート電極の導電型がＮ型であるのに対し、ＥＳＤ入出力保護素子となるＮＭＯＳ保護トランジスタを半導体支持基板上に形成し、ゲート電極の導電型をＰ型とすることで、ＥＳＤ破壊強度を充分に確保し、かつＥＳＤノイズに弱い完全空乏型ＳＯＩＣＭＯＳデバイスの入出力保護、特に出力保護を可能にする構造とした。 （もっと読む）

第１結晶性半導体領域１０４ａ内に誘電領域１１１を形成することによって、単一基板上に異なるタイプの結晶性半導体領域が与えられる。その後、この誘電領域１１１上には、第２結晶領域１５２ａがウェハ接合技術によって位置決めされる。好ましい実施形態では、誘電領域とともに、第１結晶領域にアイソレーション構造が形成されてもよい。特に、結晶方向の異なる結晶性半導体領域が形成されてもよく、高度なフレキシビリティと、現在利用されているＣＭＯＳプロセスとの互換性が維持される。
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半導体デバイス構造（１０）では、Ｎ及びＰチャネルトランジスタキャリア移動度を別々に最適化するため、二つの半導体層（１６、２０）が使用される。これを決定する導電特性は、半導体の材料の種類、結晶面、配向性及び歪みの組み合わせである。シリコンゲルマニウムの半導体材料、圧縮性歪み、（１００）の結晶面及び＜１００＞の配向性を特徴とする導電特性の場合、Ｐチャネルトランジスタ（３８）においてホール移動度が向上する。また、結晶面は（１１１）であってもよく、この場合、配向性は重要ではない。Ｎ型伝導に適した基板は、Ｐ型伝導に適した（又は最適）基板とは異なる。Ｎチャネルトランジスタ（４０）は、好ましくは、引っ張り歪み、シリコン半導体材料及び（１００）面を有する。別の半導体層（１６、２０）では、Ｎ及びＰチャネルトランジスタ（３８、４０）はいずれもキャリア移動度に対し最適化される。
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半導体・オン・インシュレータ・トランジスタ４５が、バルクのシリコン基板１２から形成される。活性領域は基板１２上に画定され、単結晶である酸素リッチ型シリコン層は活性領域の頂部面に形成される。この酸素リッチ型シリコン層の上に、シリコンのエピタキシャル層が成長する。シリコンのエピタキシャル層が形成された後に、酸素リッチ型シリコン層が、該エピタキシャル層の少なくとも一部を単結晶シリコンとして残した状態にてシリコン酸化物２４に変換される。これは、高温水蒸気をエピタキシャル層に適用することにより実施される。得られたものがトランジスタ４５を形成するのに有用なシリコン・オン・インシュレータ構造体１０であり、該トランジスタにおいて、ゲート誘電体２６が残りの単結晶シリコン上に存在し、該ゲート２８はゲート誘電体２６上に存在し、かつ、ゲート２８の下側にある残りの単結晶シリコン内にチャネル３６が存在する。
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【課題】 異なる配向の半導体が共通のＢＯＸ層上に配置された、プレーナ型ハイブリッド配向半導体基板構造体を形成するための、より簡単で優れた方法を提供すること。
【解決手段】 異なる結晶配向の半導体層を有するプレーナ型基板を製造するための、スタック状テンプレート層の局部的なアモルファス化及び再結晶化を用いる方法が提供される。本発明の方法を用いて構築されるハイブリッド配向半導体基板構造体、及び、デバイスの性能を高めるために異なる表面配向上に配置された少なくとも２つの半導体デバイスを含む種々のＣＭＯＳ回路と一体化されたこうした構造体が提供される。 （もっと読む）