集積回路およびその製造方法
集積回路およびその製造方法が提供されている。集積回路（２０）は、その結晶方位が＜１００＞である第１領域（６４、６６）とその結晶方位が＜１１０＞である第２領域（６６、６４）を有するバルクシリコン基板（２４）を含む。シリコンオンインシュレータの層（６２）はバルクシリコン基板の一部を覆う。少なくとも１つの電界効果トランジスタ（９６、９８）はシリコンオンインシュレータの層（６２）上に形成され、少なくとも１つのＰチャネル電界効果トランジスタ（９０、９２）はその結晶方位が＜１１０＞である第２領域（６６、６４）に形成され、少なくとも１つのＮチャネル電界効果トランジスタ（９０、９２）はその結晶方位が＜１００＞である第１領域（６４、６６）に形成される。
【発明の詳細な説明】
【技術分野】
【０００１】
概して、本発明はＦＥＴ ＩＣの技術分野およびその製造方法に関し、より詳細には、ＰＦＥＴおよびＨＦＥＴハイブリッド配向（ＨＯＴ：Hybrid Orientation)デバイスの他にＳＯＩデバイスを備えたＦＥＴ ＩＣとその製造方法とに関する。
【背景技術】
【０００２】
今日、多くの集積回路（ＩＣ）は、酸化金属半導体電界効果トランジスタ（ＭＯＳＦＥＴ：Metal Oxide Semiconductor Field Effect TransistorあるいはＭＯＳトランジスタ）とも呼ばれる複数の相互接続された電界効果トランジスタ（ＦＥＴ：Field Effect Transistor)を用いて実装されている。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
通常、ＩＣはＰチャネルおよびＮチャネル双方のＦＥＴを用いて形成される。よって、このようなＩＣは、相補型ＭＯＳ回路あるいはＣＭＯＳ回路と称される。絶縁層を覆うシリコンからなる薄層にＦＥＴを形成することで、ＦＥＴ回路のある一定の性能を改良することが可能となる。このようなシリコンオンインシュレータ（ＳＯＩ）ＦＥＴは、例えば、接合容量が低く、よって高速で動作することが可能である。ＦＥＴが製造されたシリコン基板は、バルクシリコン基板であろうとＳＯＩであろうと、結晶方位が＜１００＞である。この結晶方位＜１００＞が選択される理由は、電子移動度が最も高く、このために非常に高速なＮチャネルＦＥＴが得られるからである。ＰチャネルＦＥＴの正孔移動度を強化することでＣＭＯＳにおいて更に性能を向上させることが可能となる。結晶方位が＜１１０＞のシリコン上にＰチャネルＦＥＴを製造することで、正孔移動度を強化することができる。ハイブリッド配向技術（ＨＯＴ：Hybrid orientation techniques）においては、ＮチャネルＦＥＴには＜１００＞の結晶方位を、ＰチャネルＦＥＴには＜１１０＞の結晶方位を用いる。
【０００４】
従って、１つの集積回路では、シリコンオンインシュレータＦＥＴの好ましい特性を、ハイブリッド配向技術によって実現可能な好ましい特性と組み合わせることが望ましい。加えて、バルクＨＯＴＮチャネルおよびＰチャネルＦＥＴと同じ基板上にＳＯＩ ＦＥＴを組み合わせたＣＭＯＳ集積回路を製造する方法を提供することが望ましい。さらに、本発明のおよびほかの望ましい特徴および性質は、添付の図面と上記の技術分野と背景技術を併せて読めば、下記の詳細な説明と添付の特許請求の範囲から明らかとなるであろう。
【課題を解決するための手段】
【０００５】
シリコンオンインシュレータトランジスタと組み合わせてバルクハイブリッド配向（ＨＯＴ）トランジスタの特徴を利用したＣＭＯＳ集積回路が提供される。この集積回路は、結晶方位が＜１１０＞のバルクシリコンの正孔、および、結晶方位が＜１００＞のバルクシリコンの電子において増加した移動度を利用する。この集積回路は、結晶方位が＜１００＞の第１領域と、結晶方位が＜１１０＞の第２領域を有するバルクシリコン基板を含む。シリコンオンインシュレータの層は、バルクシリコン基板の一部を覆う。少なくとも１つの電界効果トランジスタがシリコンオンインシュレータの層に形成され、少なくとも１つのＰチャネル電界効果トランジスタが結晶方位が＜１００＞の第２領域に形成され、少なくとも１つのＮチャネル電界効果トランジスタは結晶方位が＜１００＞の第１領域に形成される。
【０００６】
また、このようなＣＭＯＳ集積回路を製造する方法が提供される。この方法においては、第１結晶方位を有するとともに第２結晶方位のシリコン層により覆われた状態のシリコン基板を提供するステップを含む。シリコンオンインシュレータ層は、シリコン層の一部を覆って形成される。第１結晶方位を有する第１エピタキシャル層がシリコン基板の一部に成長し、第２結晶方位を有する第２エピタキシャル層がシリコン層の一部に成長する。第１ＨＯＴ電界効果トランジスタは第１エピタキシャル層に形成され、第２ＨＯＴ電界効果トランジスタは第２エピタキシャル層に形成され、第３電界効果トランジスタはシリコンオンインシュレータ層に形成される。
【発明を実施するための最良の形態】
【０００７】
以下に、本発明を添付の図面と併せて記載する。図面において、同じ参照符号は同様の要素を示す。また、以下の詳細な説明は、本来例示的なものに過ぎず、本発明または本出願の用途および利用を限定することを意図したものではない。更に、上記の技術分野、背景技術、発明の開示、あるいは以下の詳細な説明に明示または暗示した理論により拘束されることを意図するものではない。
【０００８】
図１〜１３は、本発明の様々な実施形態に従うＣＭＯＳ集積回路２０およびこのようなＣＭＯＳ集積回路を製造する方法ステップを概略的に示す。このような例示の実施形態においては、ＣＭＯＳ集積回路２０のほんの一部だけを示している。ＣＭＯＳデバイスを製造する様々なステップは周知であるので、簡潔を期すために、本文では数多くの従来のステップを手短に述べるか、従来のプロセスの詳細を記載せずに完全に省略するものとする。
【０００９】
図１に示すように、本発明の１実施形態に従う方法は、シリコンキャリア基板２４に接合されたシリコン層２２から開始する。本文で使用されているように、“シリコン層”および“シリコン基板”という用語は、結晶半導体材料を形成するためのゲルマニウム、炭素およびこれに類するものといったその他の要素と混合されたシリコンに加え、半導体産業で通常使用されるような比較的純粋なシリコン材料を包含するように用いられるものとする。シリコン層２２およびシリコンキャリア基板２４はバルクハイブリッド配向（ＨＯＴ）トランジスタの形成に使用されることになる。シリコン層２２は周知のウェハ接合技術によりシリコンキャリア基板２４に接合される。このシリコン層は化学機械研磨（ＣＭＰ）技術などにより、厚さが約３００ナノメータ（ｎｍ）まで薄膜化される。シリコン層とシリコンキャリア基板とは結晶方位が異なる。シリコン層あるいはシリコンキャリア基板のうち、一方の結晶方位が＜１００＞、残りの結晶方位が＜１１０＞となるように選択される。好ましい実施形態では、シリコン層の結晶方位が＜１００＞、シリコンキャリア基板の結晶方位が＜１１０＞となるが、これに限定されるわけではない。本発明の他の実施形態では、シリコン層の結晶方位は＜１１０＞、シリコンキャリア基板の結晶方位は＜１００＞となる。＜１００＞や＜１１０＞の結晶方位というのは、実際の結晶方位の約±２℃内にある結晶方位のことである。シリコン層およびシリコンキャリア基板ともに、その抵抗率は少なくとも約１８〜３３オーム／スクエアであるのが好ましい。Ｎ型やＰ型でシリコン基板を不純物ドーピングできるが、Ｐ型でドープするのが好ましい。
【００１０】
図２に、本発明の実施形態に従ってシリコン層２２を覆うシリコンオンインシュレータ（ＳＯＩ）層２６を形成する１つの方法を示し、図３、４に、本発明の実施形態に従ってシリコン層２２を覆うシリコンオンインシュレータ（ＳＯＩ）層２６を形成する別の方法を示す。図２に、ＳＩＭＯＸプロセスにより薄膜ＳＯＩ層２６を形成するプロセスを示す。このＳＩＭＯＸプロセスは周知のプロセスであり、該プロセスでは、矢印２８で示すように、シリコン層２２サブ表面（sub-surface)領域に酸素イオンが注入される。続いて、このシリコン層および注入された酸素は加熱され、サブ表面酸化シリコン層３０が形成される。この層３０により、ＳＯＩ層２６がシリコン層２２の残りの部分から電気的に絶縁される。ＳＯＩ層の厚みは約１０〜１００ｎｍである。ＳＯＩ層２６の厚みは、注入されるイオンのエネルギーに応じて決定される。つまり、注入される酸素イオンの範囲が、ＳＯＩ層２６が目標とする厚みをちょうど越えるように、注入エネルギーが調整される。ＳＯＩ層２６の結晶方位はシリコン層２２の結晶方位と同じであり、結晶方位は＜１００＞であるのが好ましい。
【００１１】
図３および４に示す他の実施形態では、ＳＯＩ層２６はウェハ接合プロセスにより形成される。図３に示しているように、二酸化シリコンなどの絶縁材料３０からなる層はシリコン層２２の上面および／あるいは第２シリコンウェハ３４の表面に形成される。絶縁材料３０がシリコン層２２と第２シリコンウェハ３４とを分離した状態となるように、ウェハ３４がシリコンキャリア基板２４に形成される。図４に示しているように、第２シリコンウェハはＣＭＰなどにより薄膜化される。この結果、シリコン層２２を覆う絶縁層３０上に薄膜シリコン層２６が残る。本実施形態では、この薄膜シリコン層２６の厚みは１０〜２００ｎｍであり、Ｎ型かＰ型のいずれかで軽度に不純物ドーピングすることができる。薄膜シリコン層２６は、約３０オーム／スクエアまで不純物ドーピングされたＰ型であり、結晶方位は＜１００＞である。本発明のこの実施形態によれば、薄膜シリコン層２６の結晶方位はシリコン層２２と同じ結晶方位である必要はない。加えて、本実施形態では、シリコン層２２はさらに薄くてもよい。その理由は、シリコンオンインシュレータ層２６は、シリコン層２２から形成されるのではなく、シリコン層２２に接合することで形成されるからである。
【００１２】
図５に示しているように、ＳＯＩ基板は、ＳＩＭＯＸプロセスやウェハ接合プロセスで形成されようとも、シリコンオンインシュレータ層２６の表面に、厚みが約５〜２０ｎｍの薄膜パッド酸化物３６を形成するように酸化される。次に、厚みが約５０〜２００ｎｍの窒化シリコンの層３８は、パッド酸化物３６の上部にデポジットされる。このパッド酸化物は、酸素雰囲気においてＳＯＩ基板を加熱することで成長することができる。この窒化物シリコンは、ジクロロシランおよびアンモニアの反応から、例えばプラズマエンハンスト化学蒸着（ＰＥＣＶＤ）法や低圧化学蒸着（ＬＰＣＶＤ）法などによってデポジットすることができる。続いて、以下に説明しているようなＣＭＰのポリッシュストップ、即ち研磨ストップとして、窒化シリコン層が使用されることになる。フォトレジスト層４０が窒化シリコン層３８の表面に塗布され、図６に示すようにフォトリソグラフィによりパターニングされる。
【００１３】
パターニングされたフォトレジスト層は、エッチングマスクとして使用される。また、トレンチ４２は、窒化シリコン３８、酸化物３６、シリコンオンインシュレータ２６、インシュレータ３０、シリコン層２２、からなる層を通じて、シリコンキャリア基板２４の上部にまでエッチングされる。トレンチは、絶縁層のエッチングにはＣＦ４やＣＨＦ３のような化学物質を使用し、シリコンのエッチングには塩素や臭化水素化学を使用して、反応性イオンエッチング（ＲＩＥ）プロセスによりエッチングすることができる。トレンチ４２のエッチングが完了するとフォトレジスト層４０は除去される。他の形態では、フォトリソグラフィによりパターニングされたフォトレジスト層４０は、窒化シリコン層３８をエッチングするためにエッチマスクとして使用された後に除去できる。次に、窒化シリコンからなるエッチングされた層は、酸化物３６、シリコンオンインシュレータ２６、インシュレータ３０およびシリコン層２２のエッチングをマスキングするハードマスクとして使用することができる。さらに、この代替プロセスでは、シリコンキャリア基板２４の上部にエッチングすると、エッチングステップは終了する。
【００１４】
フォトレジスト層４０を除去すると、トレンチ４２および窒化シリコン層３８の残りの部分を覆う別のフォトレジスト層４４が塗布される。窒化シリコン層３８の残りの部分は、図７に示すようにフォトリソグラフィによりパターニングされる。パターニングされたフォトレジスト層４４はエッチマスクとして使用される。また、第２のトレンチであるトレンチ４６は、上を覆う層を通じて、シリコン層２２の上部までエッチングされる。トレンチ４２と同様に、トレンチ４６を反応性イオンエッチングによりエッチングできる。トレンチ４６のエッチングが完了すると、あるいは、他の形態では、窒化シリコン層３８のエッチングが完了すると、フォトレジスト層４４を除去することができる。他のプロセスでは、パターニングされた窒化シリコン層は次に、酸化層３６、ＳＯＩ層２６、絶縁層３０を通じてシリコン層２２の上部までトレンチのエッチングをマスキングするハードマスクとして使用される。この例では、シリコンキャリア基板２４の一部にまで入り込んだトレンチ４２のエッチングは、シリコン層２２の一部にまで入り込んだトレンチ４６のエッチングよりも前に行われた。本発明の他の実施形態（図示せず）によれば、この２つのトレンチを形成する順序を逆にしてもよく、トレンチ４６を最初に形成してもよい。
【００１５】
フォトレジスト層４４を除去した後に、酸化シリコンあるいは窒化シリコンの層がトレンチ４２および４６を含む構造の表面にデポジットされる。酸化物層あるいは窒化物からなる層は、ＲＩＥなどによって異方性エッチングされ、図８に示すように、トレンチ４２およびトレンチ４６の垂直側壁に側壁スペーサを形成する。
【００１６】
本発明の一実施形態によれば、次に、選択的エピタキシャルシリコン層４９および５０はシリコン表面の露出した部分に成長する。エピタキシャルシリコン層４９は、トレンチ４２の底部の、シリコンキャリア基板２４の露出した表面に成長し、エピタキシャルシリコン層５０は、トレンチ４６の底部の、シリコン層２２の露出した表面に成長する。これらのエピタキシャルシリコン層は、ＨＣ１がある場合に、シラン（ＳｉＨ４）やジクロシラン（ＳｉＨ２Ｃｌ２）を減らすことで成長することができる。塩素源が存在することにより、成長選択性が促進される。つまり、絶縁体（酸化シリコンあるいは窒化シリコン）表面と比べると、露出したシリコン表面に優先的にエピタキシャルシリコンが成長する。エピタキシャルシリコン層は、これらの層が成長されたシリコン材料の結晶方位を模倣した結晶方位で成長する。好ましい実施形態では、エピタキシャルシリコン層４９は、シリコンキャリア基板２４と同じ＜１１０＞の結晶方位で成長し、エピタキシャルシリコン層５０はシリコン層２２と同じ＜１００＞の結晶方位で成長する。側壁スペーサ４８があることで、トレンチ４６のエッジ部分、特にはトレンチ４２のエッジ部分にデポジットするシリコンの核生成が遅くなる。
【００１７】
側壁スペーサがない場合は、エピタキシャル成長は、トレンチの底部に加え、トレンチのエッジ部分に露出されたシリコン上に核を生成してもよいが、これにより理想的ではないエピタキシャルシリコン層が形成される。このことはトレンチ４２に成長したエピタキシャルシリコン層に特に当てはまる。その理由は、成長中の層は、トレンチの底部に露出した、結晶方位が＜１１０＞のシリコンキャリア基板２４に加え、トレンチのエッジ部分に露出した、結晶方位が＜１００＞のシリコン層２２に核生成し得るからである。窒化シリコン層３８の上面より高い位置に幾分かのシリコンが過成長してもよく、また、多結晶シリコン５２の形態で幾分かのシリコンを窒化シリコン層３８にデポジットしてもよい。エピタキシャル成長プロセスは完全選択性ではないので、多結晶シリコン５２が生じてもよい。窒化シリコンにはデポジットするシリコンが模倣できる結晶構造がないので、窒化シリコン層にデポジットされるシリコンは単結晶ではなく多結晶となる。多結晶シリコン５２に加え、窒化シリコン層３８の上部よりも高い位置に過成長する選択的エピタキシャルシリコンは、図１０に示すようにＣＭＰによって除去される。窒化シリコン層３８は、ＣＭＰの研磨ストップとして用いられる。
【００１８】
エピタキシャルシリコン層を平坦化すると、別の窒化シリコン層５４がこの構造にデポジットされる。窒化シリコン層５４にフォトレジストの層５６が塗布され、図１１に示すようにパターニングされる。スペーサ４８は除去され、エッチングマスクとしてフォトレジストのパターニングされた層を用いが反応性イオンエッチングによりトレンチ５８が形成される。
【００１９】
スペーサ４８を除去し、トレンチ５８を形成すると、フォトレジストの層５６が除去される。トレンチ５８はＬＰＣＶＤやＰＥＣＶＤなどによりデポジットされた酸化物あるいはその他のインシュレータ５９により充填される。デポジットされた絶縁体５９はトレンチ５８を充填し、さらに窒化シリコン層５４上にもデポジットされる。図１２に示すように、シャロートレンチアイソレーション（ＳＴＩ）６０の形成を完了するために、窒化シリコン層５４上の余分な絶縁体がＣＭＰを用いて研磨される。このＣＭＰプロセス中、窒化シリコン層５４は研磨ストップとして用いられる。ＳＴＩやその他の形態の電気的絶縁を、集積回路を構成しているデバイス間に形成するために多くの周知プロセスおよび多くの周知材料を用いていることは当業者に理解されるであろう。よって、このような周知のプロセスおよび材料は本文では議論するに及ばない。
【００２０】
図１２に示す構造には、シリコンインシュレータ領域６２と、一方の結晶方位が＜１００＞でもう一方の結晶方位が＜１１０＞の２つのバルクシリコン領域６４および６６が含まれる。シャロートレンチアイソレーションを形成すると、バルク領域６４、６６のエピタキシャルシリコン４９、５０はそれぞれイオン注入などの周知の方法で適切に不純物ドーピングすることができる。本発明の好ましい実施形態では、バルク領域６４の結晶方位は＜１１０＞であり、Ｎ型不純物で不純物ドーピングされる。また、バルク領域６６の結晶方位は＜１００＞であり、Ｐ型不純物で不純物ドーピングされる。シリコンキャリア基板２４の結晶方位が＜１１０＞であるか、シリコン層２２の結晶方位が＜１００＞であるかに関わらず、あるいは、シリコンキャリア基板２４の結晶方位が＜１００＞であるか、シリコン層２２の結晶方位が＜１１０＞であるかに関わらず、結晶方位が＜１００＞の領域はＰ型不純物で不純物ドーピングされ、結晶方位が＜１１０＞の領域はＮ型不純物で不純物ドーピングされる。さらに、ＳＯＩ領域６２を同様の方法で適切に不純物ドーピングすることができる。
【００２１】
ＣＭＯＳデバイスの製造にＳＯＩ領域６２が使用されるならば、領域６２の一部分７０は、ＮチャネルＦＥＴを形成するためにＰ型ウェルを形成するようＰ型不純物でドープされ得る。また、領域６２の残りの領域は、ＰチャネルＦＥＴを形成するためにＮ型ウェルを形成するようＮ型不純物でドープされ得る。様々な領域への不純物ドーピングは周知の方法で行うことができ、注入の種類、量、およびエネルギーは、製造されるデバイスの種類により決定される。選択した領域への注入は、パターニングされたフォトレジストなどのその他の領域をマスキングすることで行うことができる。
【００２２】
層３６、３８および５４の残りの部分をストリッピングすると、ＳＯＩ層２６およびバルクシリコン領域６４および６６の各々は実質的に同一表面上にあり、このような面が露出される。この構造は所望の集積回路機能を実装するために必要なＦＥＴを製造できる状態である。このような各種デバイス、ＳＯＩ領域６２の一部分７０および７２のＣＭＯＳデバイス、および、領域６４および６６におけるバルクＨＯＴ ＰチャネルおよびＮチャネルＦＥＴは従来のＣＭＯＳ処理技術を用いて製造することができる。ＣＭＯＳデバイスを製造するための様々なプロセスフローは当業者にとっては周知であり、本文において記載するには及ばない。当業者にとっては、各種のプロセスフローがパラメータによって決定されることは周知である。パラメータとしては、使用される最小のジオメトリ（幾何形状）、ＩＣに電力供給するために利用可能なパワーサプライ、ＩＣに期待される処理速度およびこれらに類するものが挙げられる。
【００２３】
ＩＣの製造を完了するために用いられるプロセスフローに関わらず、本発明の一実施形態に従うＩＣ２０は、結晶方位が＜１００＞であり、バルクシリコン領域６６に製造されたバルクＮチャネルＨＯＴ ＦＥＴ９０と、結晶方位が＜１１０＞であり、バルクシリコン領域６４に製造されたバルクＰチャネルＨＯＴ ＦＥＴ９２と、ＳＯＩ領域６２の一部分７０および７２にそれぞれ製造されたＣＭＯＳトランジスタのＮチャネルＳＯＩＦＥＴ９６とＰチャネルＳＯＩＦＥＴ９８とを含む。図示していないが、シャロートレンチアイソレーションなどの電気的絶縁のいくつかの形態をＦＥＴ９６と９８との間に実装することもできた。あるいは他の形態では、ｐｎ接合の性質によって供給される電気的絶縁とともに接合部１０４を突きあわせることができた。
【００２４】
例示の実施形態では、シリコンキャリア基板２４およびエピタキシャルシリコン４９は結晶方位が＜１１０＞であり、ＰチャネルＨＯＴ ＦＥＴ９２は領域６４に形成される。さらに、例示の実施形態によれば、シリコン層２２とエピタキシャルシリコン５０は結晶方位が＜１００＞であり、ＮチャネルＨＯＴ ＦＥＴ９０は領域６６に形成される。この例示の実施形態における、シリコンキャリア基板に対する結晶方位＜１１０＞の選択は任意であって、シリコンキャリア基板２４およびシリコン層２２の結晶方位は本発明の範囲および目的から逸れることなく入れ替えることができることは当業者には明らかであろう。
【００２５】
図１３に示しているように、バルクＨＯＴ ＦＥＴ９０および９２の各々、およびＳＯＩＦＥＴ９６および９８の各々はゲート電極１００を含む。ゲート電極１００はゲートインシュレータ１０２を覆っており、ソースおよびドレイン領域１０４がゲート電極のそれぞれの側に位置した状態となっている。このゲート電極は、多結晶シリコン、金属、シリサイドおよびこれらに類するものであることができる。ゲート絶縁体は、実装される特定の回路機能に求められるように、二酸化シリコン、酸窒化シリコン、高誘電率材料およびこれらに類するものであることができる。ソースおよびドレイン領域は、１つの、不純物がドープされた領域か、複数の配列された、不純物がドープされた領域から構成することができる。図示していないが、導電コンタクトおよび導電トレースを適切なゲート電極およびソースドレイン領域に結合し、集積回路の各種トランジスタを相互接続できる。
【００２６】
図示している例においては、具体的には図６〜１０に示しているように、結晶方位が＜１００＞および＜１１０＞のエピタキシャル領域４９および５０は同じステップで成長し、その表面は同じ方法で平坦化される。本発明の更なる実施形態によれば、図１４から１８に示すように、この２つのエピタキシャル領域を別々に成長させることができる。本発明の本実施形態に従う方法は、図６のステップまでは先の方法と同じである。しかし、図７に示したように第２トレンチをエッチングするのではなく、酸化シリコンあるいは窒化シリコンの層を窒化物層３８の表面とトレンチ４２中にデポジットする。図１４に示すように、このデポジットされた層に反応性イオンエッチングを行い、トレンチ４２のエッジ部分に側壁スペーサ１５２を形成する。
【００２７】
図１５に示すように、本発明の本実施形態によれば、選択性シリコンエピタキシャル層１５４は上述したように選択性エピタキシャル成長プロセスによりトレンチ４２に成長する。トレンチ４２の底部に露出したシリコンキャリア基板２４の一部に層１５４の成長が核生成し、基板２４の結晶方位と同じ結晶方位に成長する。
【００２８】
窒化物層３８およびシリコンエピタキシャル層１５４の表面をカバーする別のフォトレジストの層１５６が塗布される。このフォトレジストの層はフォトグラフによりパターニングされ、図１６に示すように、シリコン層２２中にまで入り込んださらなるトレンチ１５８をエッチングするためのエッチングマスクとして使用される。トレンチ１５８をＲＩＥプロセスによりエッチングすることができる。
【００２９】
トレンチ１５８をエッチングすると、フォトレジスト層１５６は除去され、酸化シリコンあるいは窒化シリコンからなる別の層が窒化物層３８の表面上とシリコンエピタキシャル層１５４の表面上にデポジットされる。酸化シリコンや窒化シリコンからなるデポジットされた層には反応性イオンエッチングが施され、図１７に示すようにトレンチ１５８の壁に側壁スペーサ１６２を形成する。本発明のさらなる実施形態によれば、図示しているように、デポジットされた層は、エピタキシャル層１５４の表面に残っているパターニングされたフォトレジスト層を通じてエッチングされる。このようにする理由は、層がエピタキシャル層１５４から除去されないようにするためである。
【００３０】
本発明の本実施形態によれば、図１８に示すように、選択的シリコンエピタキシャル層１６４は、上述したように選択的エピタキシャル成長プロセスによりトレンチ１５８に成長される。トレンチ１５８の底部に露出したシリコン層２２の一部に層１６４の成長が核生成し、シリコン層２２の結晶方位と同じ結晶方位に成長する。スペーサ１６２を形成するために使用したデポジットされた層がエピタキシャル層１５４上に残っていれば、このような層が妨げとなり、層１６４が成長する間は、層１５４上に更なるエピタキシャルシリコンを成長させない。
【００３１】
窒化物層３８上に成長した余分なエピタキシャルシリコンは、エピタキシャル層１６４の成長後に単一のＣＭＰステップで、あるいは、個別のエピタキシャルシリコン成長ステップ前後の２つの分離したステップで、ＣＭＰによって除去することができる。この（複数の）ＣＭＰステップを、スペーサ１６２を形成するために用いたデポジットされた層の残留部分を除去するために使用してもよい。余分なエピタキシャルシリコンを除去すると、この構造は図１０に示す構造と同じものとなる。集積構造の製造プロセスは、図１１から３に示した以下のステップにより完了することができる。２つのトレンチをエッチングし、その後エピタキシャルシリコンで充填するステップは、これまでに説明した実施形態と同様、本発明の範囲から逸脱することなくその順序を入れ替えることができる。
【００３２】
上記の詳細な説明で少なくとも１つの代表的な実施形態を示したが、多数の変形例が存在することを理解されたい。また、この少なくとも１つの代表的な実施形態は例に過ぎず、いかなる形であれ本発明の範囲、利用可能性または構成を限定することを意図するものではないことも理解されたい。上記の詳細な説明は、当業者にとって、少なくとも１つの代表的な実施形態を実装するうえで有用な道標となる。添付の特許請求の範囲とその法的均等物に規定されている本発明の範囲から逸脱することなく、各種要素の機能および構成を様々に変更することができることを理解すべきである。
【図面の簡単な説明】
【００３３】
【図１】本発明の集積回路とその製造ステップとを概略的に示すための断面図。
【図２】本発明の集積回路とその製造ステップとを概略的に示すための断面図。
【図３】本発明の集積回路とその製造ステップとを概略的に示すための断面図。
【図４】本発明の集積回路とその製造ステップとを概略的に示すための断面図。
【図５】本発明の集積回路とその製造ステップとを概略的に示すための断面図。
【図６】本発明の集積回路とその製造ステップとを概略的に示すための断面図。
【図７】本発明の集積回路とその製造ステップとを概略的に示すための断面図。
【図８】本発明の集積回路とその製造ステップとを概略的に示すための断面図。
【図９】本発明の集積回路とその製造ステップとを概略的に示すための断面図。
【図１０】本発明の集積回路とその製造ステップとを概略的に示すための断面図。
【図１１】本発明の集積回路とその製造ステップとを概略的に示すための断面図。
【図１２】本発明の集積回路とその製造ステップとを概略的に示すための断面図。
【図１３】本発明の集積回路とその製造ステップとを概略的に示すための断面図。
【図１４】本発明の他の実施形態に従う集積回路の製造ステップを概略的に示すための断面図である。
【図１５】本発明の他の実施形態に従う集積回路の製造ステップを概略的に示すための断面図である。
【図１６】本発明の他の実施形態に従う集積回路の製造ステップを概略的に示すための断面図である。
【図１７】本発明の他の実施形態に従う集積回路の製造ステップを概略的に示すための断面図である。
【図１８】本発明の他の実施形態に従う集積回路の製造ステップを概略的に示すための断面図である。
【技術分野】
【０００１】
概して、本発明はＦＥＴ ＩＣの技術分野およびその製造方法に関し、より詳細には、ＰＦＥＴおよびＨＦＥＴハイブリッド配向（ＨＯＴ：Hybrid Orientation)デバイスの他にＳＯＩデバイスを備えたＦＥＴ ＩＣとその製造方法とに関する。
【背景技術】
【０００２】
今日、多くの集積回路（ＩＣ）は、酸化金属半導体電界効果トランジスタ（ＭＯＳＦＥＴ：Metal Oxide Semiconductor Field Effect TransistorあるいはＭＯＳトランジスタ）とも呼ばれる複数の相互接続された電界効果トランジスタ（ＦＥＴ：Field Effect Transistor)を用いて実装されている。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
通常、ＩＣはＰチャネルおよびＮチャネル双方のＦＥＴを用いて形成される。よって、このようなＩＣは、相補型ＭＯＳ回路あるいはＣＭＯＳ回路と称される。絶縁層を覆うシリコンからなる薄層にＦＥＴを形成することで、ＦＥＴ回路のある一定の性能を改良することが可能となる。このようなシリコンオンインシュレータ（ＳＯＩ）ＦＥＴは、例えば、接合容量が低く、よって高速で動作することが可能である。ＦＥＴが製造されたシリコン基板は、バルクシリコン基板であろうとＳＯＩであろうと、結晶方位が＜１００＞である。この結晶方位＜１００＞が選択される理由は、電子移動度が最も高く、このために非常に高速なＮチャネルＦＥＴが得られるからである。ＰチャネルＦＥＴの正孔移動度を強化することでＣＭＯＳにおいて更に性能を向上させることが可能となる。結晶方位が＜１１０＞のシリコン上にＰチャネルＦＥＴを製造することで、正孔移動度を強化することができる。ハイブリッド配向技術（ＨＯＴ：Hybrid orientation techniques）においては、ＮチャネルＦＥＴには＜１００＞の結晶方位を、ＰチャネルＦＥＴには＜１１０＞の結晶方位を用いる。
【０００４】
従って、１つの集積回路では、シリコンオンインシュレータＦＥＴの好ましい特性を、ハイブリッド配向技術によって実現可能な好ましい特性と組み合わせることが望ましい。加えて、バルクＨＯＴＮチャネルおよびＰチャネルＦＥＴと同じ基板上にＳＯＩ ＦＥＴを組み合わせたＣＭＯＳ集積回路を製造する方法を提供することが望ましい。さらに、本発明のおよびほかの望ましい特徴および性質は、添付の図面と上記の技術分野と背景技術を併せて読めば、下記の詳細な説明と添付の特許請求の範囲から明らかとなるであろう。
【課題を解決するための手段】
【０００５】
シリコンオンインシュレータトランジスタと組み合わせてバルクハイブリッド配向（ＨＯＴ）トランジスタの特徴を利用したＣＭＯＳ集積回路が提供される。この集積回路は、結晶方位が＜１１０＞のバルクシリコンの正孔、および、結晶方位が＜１００＞のバルクシリコンの電子において増加した移動度を利用する。この集積回路は、結晶方位が＜１００＞の第１領域と、結晶方位が＜１１０＞の第２領域を有するバルクシリコン基板を含む。シリコンオンインシュレータの層は、バルクシリコン基板の一部を覆う。少なくとも１つの電界効果トランジスタがシリコンオンインシュレータの層に形成され、少なくとも１つのＰチャネル電界効果トランジスタが結晶方位が＜１００＞の第２領域に形成され、少なくとも１つのＮチャネル電界効果トランジスタは結晶方位が＜１００＞の第１領域に形成される。
【０００６】
また、このようなＣＭＯＳ集積回路を製造する方法が提供される。この方法においては、第１結晶方位を有するとともに第２結晶方位のシリコン層により覆われた状態のシリコン基板を提供するステップを含む。シリコンオンインシュレータ層は、シリコン層の一部を覆って形成される。第１結晶方位を有する第１エピタキシャル層がシリコン基板の一部に成長し、第２結晶方位を有する第２エピタキシャル層がシリコン層の一部に成長する。第１ＨＯＴ電界効果トランジスタは第１エピタキシャル層に形成され、第２ＨＯＴ電界効果トランジスタは第２エピタキシャル層に形成され、第３電界効果トランジスタはシリコンオンインシュレータ層に形成される。
【発明を実施するための最良の形態】
【０００７】
以下に、本発明を添付の図面と併せて記載する。図面において、同じ参照符号は同様の要素を示す。また、以下の詳細な説明は、本来例示的なものに過ぎず、本発明または本出願の用途および利用を限定することを意図したものではない。更に、上記の技術分野、背景技術、発明の開示、あるいは以下の詳細な説明に明示または暗示した理論により拘束されることを意図するものではない。
【０００８】
図１〜１３は、本発明の様々な実施形態に従うＣＭＯＳ集積回路２０およびこのようなＣＭＯＳ集積回路を製造する方法ステップを概略的に示す。このような例示の実施形態においては、ＣＭＯＳ集積回路２０のほんの一部だけを示している。ＣＭＯＳデバイスを製造する様々なステップは周知であるので、簡潔を期すために、本文では数多くの従来のステップを手短に述べるか、従来のプロセスの詳細を記載せずに完全に省略するものとする。
【０００９】
図１に示すように、本発明の１実施形態に従う方法は、シリコンキャリア基板２４に接合されたシリコン層２２から開始する。本文で使用されているように、“シリコン層”および“シリコン基板”という用語は、結晶半導体材料を形成するためのゲルマニウム、炭素およびこれに類するものといったその他の要素と混合されたシリコンに加え、半導体産業で通常使用されるような比較的純粋なシリコン材料を包含するように用いられるものとする。シリコン層２２およびシリコンキャリア基板２４はバルクハイブリッド配向（ＨＯＴ）トランジスタの形成に使用されることになる。シリコン層２２は周知のウェハ接合技術によりシリコンキャリア基板２４に接合される。このシリコン層は化学機械研磨（ＣＭＰ）技術などにより、厚さが約３００ナノメータ（ｎｍ）まで薄膜化される。シリコン層とシリコンキャリア基板とは結晶方位が異なる。シリコン層あるいはシリコンキャリア基板のうち、一方の結晶方位が＜１００＞、残りの結晶方位が＜１１０＞となるように選択される。好ましい実施形態では、シリコン層の結晶方位が＜１００＞、シリコンキャリア基板の結晶方位が＜１１０＞となるが、これに限定されるわけではない。本発明の他の実施形態では、シリコン層の結晶方位は＜１１０＞、シリコンキャリア基板の結晶方位は＜１００＞となる。＜１００＞や＜１１０＞の結晶方位というのは、実際の結晶方位の約±２℃内にある結晶方位のことである。シリコン層およびシリコンキャリア基板ともに、その抵抗率は少なくとも約１８〜３３オーム／スクエアであるのが好ましい。Ｎ型やＰ型でシリコン基板を不純物ドーピングできるが、Ｐ型でドープするのが好ましい。
【００１０】
図２に、本発明の実施形態に従ってシリコン層２２を覆うシリコンオンインシュレータ（ＳＯＩ）層２６を形成する１つの方法を示し、図３、４に、本発明の実施形態に従ってシリコン層２２を覆うシリコンオンインシュレータ（ＳＯＩ）層２６を形成する別の方法を示す。図２に、ＳＩＭＯＸプロセスにより薄膜ＳＯＩ層２６を形成するプロセスを示す。このＳＩＭＯＸプロセスは周知のプロセスであり、該プロセスでは、矢印２８で示すように、シリコン層２２サブ表面（sub-surface)領域に酸素イオンが注入される。続いて、このシリコン層および注入された酸素は加熱され、サブ表面酸化シリコン層３０が形成される。この層３０により、ＳＯＩ層２６がシリコン層２２の残りの部分から電気的に絶縁される。ＳＯＩ層の厚みは約１０〜１００ｎｍである。ＳＯＩ層２６の厚みは、注入されるイオンのエネルギーに応じて決定される。つまり、注入される酸素イオンの範囲が、ＳＯＩ層２６が目標とする厚みをちょうど越えるように、注入エネルギーが調整される。ＳＯＩ層２６の結晶方位はシリコン層２２の結晶方位と同じであり、結晶方位は＜１００＞であるのが好ましい。
【００１１】
図３および４に示す他の実施形態では、ＳＯＩ層２６はウェハ接合プロセスにより形成される。図３に示しているように、二酸化シリコンなどの絶縁材料３０からなる層はシリコン層２２の上面および／あるいは第２シリコンウェハ３４の表面に形成される。絶縁材料３０がシリコン層２２と第２シリコンウェハ３４とを分離した状態となるように、ウェハ３４がシリコンキャリア基板２４に形成される。図４に示しているように、第２シリコンウェハはＣＭＰなどにより薄膜化される。この結果、シリコン層２２を覆う絶縁層３０上に薄膜シリコン層２６が残る。本実施形態では、この薄膜シリコン層２６の厚みは１０〜２００ｎｍであり、Ｎ型かＰ型のいずれかで軽度に不純物ドーピングすることができる。薄膜シリコン層２６は、約３０オーム／スクエアまで不純物ドーピングされたＰ型であり、結晶方位は＜１００＞である。本発明のこの実施形態によれば、薄膜シリコン層２６の結晶方位はシリコン層２２と同じ結晶方位である必要はない。加えて、本実施形態では、シリコン層２２はさらに薄くてもよい。その理由は、シリコンオンインシュレータ層２６は、シリコン層２２から形成されるのではなく、シリコン層２２に接合することで形成されるからである。
【００１２】
図５に示しているように、ＳＯＩ基板は、ＳＩＭＯＸプロセスやウェハ接合プロセスで形成されようとも、シリコンオンインシュレータ層２６の表面に、厚みが約５〜２０ｎｍの薄膜パッド酸化物３６を形成するように酸化される。次に、厚みが約５０〜２００ｎｍの窒化シリコンの層３８は、パッド酸化物３６の上部にデポジットされる。このパッド酸化物は、酸素雰囲気においてＳＯＩ基板を加熱することで成長することができる。この窒化物シリコンは、ジクロロシランおよびアンモニアの反応から、例えばプラズマエンハンスト化学蒸着（ＰＥＣＶＤ）法や低圧化学蒸着（ＬＰＣＶＤ）法などによってデポジットすることができる。続いて、以下に説明しているようなＣＭＰのポリッシュストップ、即ち研磨ストップとして、窒化シリコン層が使用されることになる。フォトレジスト層４０が窒化シリコン層３８の表面に塗布され、図６に示すようにフォトリソグラフィによりパターニングされる。
【００１３】
パターニングされたフォトレジスト層は、エッチングマスクとして使用される。また、トレンチ４２は、窒化シリコン３８、酸化物３６、シリコンオンインシュレータ２６、インシュレータ３０、シリコン層２２、からなる層を通じて、シリコンキャリア基板２４の上部にまでエッチングされる。トレンチは、絶縁層のエッチングにはＣＦ４やＣＨＦ３のような化学物質を使用し、シリコンのエッチングには塩素や臭化水素化学を使用して、反応性イオンエッチング（ＲＩＥ）プロセスによりエッチングすることができる。トレンチ４２のエッチングが完了するとフォトレジスト層４０は除去される。他の形態では、フォトリソグラフィによりパターニングされたフォトレジスト層４０は、窒化シリコン層３８をエッチングするためにエッチマスクとして使用された後に除去できる。次に、窒化シリコンからなるエッチングされた層は、酸化物３６、シリコンオンインシュレータ２６、インシュレータ３０およびシリコン層２２のエッチングをマスキングするハードマスクとして使用することができる。さらに、この代替プロセスでは、シリコンキャリア基板２４の上部にエッチングすると、エッチングステップは終了する。
【００１４】
フォトレジスト層４０を除去すると、トレンチ４２および窒化シリコン層３８の残りの部分を覆う別のフォトレジスト層４４が塗布される。窒化シリコン層３８の残りの部分は、図７に示すようにフォトリソグラフィによりパターニングされる。パターニングされたフォトレジスト層４４はエッチマスクとして使用される。また、第２のトレンチであるトレンチ４６は、上を覆う層を通じて、シリコン層２２の上部までエッチングされる。トレンチ４２と同様に、トレンチ４６を反応性イオンエッチングによりエッチングできる。トレンチ４６のエッチングが完了すると、あるいは、他の形態では、窒化シリコン層３８のエッチングが完了すると、フォトレジスト層４４を除去することができる。他のプロセスでは、パターニングされた窒化シリコン層は次に、酸化層３６、ＳＯＩ層２６、絶縁層３０を通じてシリコン層２２の上部までトレンチのエッチングをマスキングするハードマスクとして使用される。この例では、シリコンキャリア基板２４の一部にまで入り込んだトレンチ４２のエッチングは、シリコン層２２の一部にまで入り込んだトレンチ４６のエッチングよりも前に行われた。本発明の他の実施形態（図示せず）によれば、この２つのトレンチを形成する順序を逆にしてもよく、トレンチ４６を最初に形成してもよい。
【００１５】
フォトレジスト層４４を除去した後に、酸化シリコンあるいは窒化シリコンの層がトレンチ４２および４６を含む構造の表面にデポジットされる。酸化物層あるいは窒化物からなる層は、ＲＩＥなどによって異方性エッチングされ、図８に示すように、トレンチ４２およびトレンチ４６の垂直側壁に側壁スペーサを形成する。
【００１６】
本発明の一実施形態によれば、次に、選択的エピタキシャルシリコン層４９および５０はシリコン表面の露出した部分に成長する。エピタキシャルシリコン層４９は、トレンチ４２の底部の、シリコンキャリア基板２４の露出した表面に成長し、エピタキシャルシリコン層５０は、トレンチ４６の底部の、シリコン層２２の露出した表面に成長する。これらのエピタキシャルシリコン層は、ＨＣ１がある場合に、シラン（ＳｉＨ４）やジクロシラン（ＳｉＨ２Ｃｌ２）を減らすことで成長することができる。塩素源が存在することにより、成長選択性が促進される。つまり、絶縁体（酸化シリコンあるいは窒化シリコン）表面と比べると、露出したシリコン表面に優先的にエピタキシャルシリコンが成長する。エピタキシャルシリコン層は、これらの層が成長されたシリコン材料の結晶方位を模倣した結晶方位で成長する。好ましい実施形態では、エピタキシャルシリコン層４９は、シリコンキャリア基板２４と同じ＜１１０＞の結晶方位で成長し、エピタキシャルシリコン層５０はシリコン層２２と同じ＜１００＞の結晶方位で成長する。側壁スペーサ４８があることで、トレンチ４６のエッジ部分、特にはトレンチ４２のエッジ部分にデポジットするシリコンの核生成が遅くなる。
【００１７】
側壁スペーサがない場合は、エピタキシャル成長は、トレンチの底部に加え、トレンチのエッジ部分に露出されたシリコン上に核を生成してもよいが、これにより理想的ではないエピタキシャルシリコン層が形成される。このことはトレンチ４２に成長したエピタキシャルシリコン層に特に当てはまる。その理由は、成長中の層は、トレンチの底部に露出した、結晶方位が＜１１０＞のシリコンキャリア基板２４に加え、トレンチのエッジ部分に露出した、結晶方位が＜１００＞のシリコン層２２に核生成し得るからである。窒化シリコン層３８の上面より高い位置に幾分かのシリコンが過成長してもよく、また、多結晶シリコン５２の形態で幾分かのシリコンを窒化シリコン層３８にデポジットしてもよい。エピタキシャル成長プロセスは完全選択性ではないので、多結晶シリコン５２が生じてもよい。窒化シリコンにはデポジットするシリコンが模倣できる結晶構造がないので、窒化シリコン層にデポジットされるシリコンは単結晶ではなく多結晶となる。多結晶シリコン５２に加え、窒化シリコン層３８の上部よりも高い位置に過成長する選択的エピタキシャルシリコンは、図１０に示すようにＣＭＰによって除去される。窒化シリコン層３８は、ＣＭＰの研磨ストップとして用いられる。
【００１８】
エピタキシャルシリコン層を平坦化すると、別の窒化シリコン層５４がこの構造にデポジットされる。窒化シリコン層５４にフォトレジストの層５６が塗布され、図１１に示すようにパターニングされる。スペーサ４８は除去され、エッチングマスクとしてフォトレジストのパターニングされた層を用いが反応性イオンエッチングによりトレンチ５８が形成される。
【００１９】
スペーサ４８を除去し、トレンチ５８を形成すると、フォトレジストの層５６が除去される。トレンチ５８はＬＰＣＶＤやＰＥＣＶＤなどによりデポジットされた酸化物あるいはその他のインシュレータ５９により充填される。デポジットされた絶縁体５９はトレンチ５８を充填し、さらに窒化シリコン層５４上にもデポジットされる。図１２に示すように、シャロートレンチアイソレーション（ＳＴＩ）６０の形成を完了するために、窒化シリコン層５４上の余分な絶縁体がＣＭＰを用いて研磨される。このＣＭＰプロセス中、窒化シリコン層５４は研磨ストップとして用いられる。ＳＴＩやその他の形態の電気的絶縁を、集積回路を構成しているデバイス間に形成するために多くの周知プロセスおよび多くの周知材料を用いていることは当業者に理解されるであろう。よって、このような周知のプロセスおよび材料は本文では議論するに及ばない。
【００２０】
図１２に示す構造には、シリコンインシュレータ領域６２と、一方の結晶方位が＜１００＞でもう一方の結晶方位が＜１１０＞の２つのバルクシリコン領域６４および６６が含まれる。シャロートレンチアイソレーションを形成すると、バルク領域６４、６６のエピタキシャルシリコン４９、５０はそれぞれイオン注入などの周知の方法で適切に不純物ドーピングすることができる。本発明の好ましい実施形態では、バルク領域６４の結晶方位は＜１１０＞であり、Ｎ型不純物で不純物ドーピングされる。また、バルク領域６６の結晶方位は＜１００＞であり、Ｐ型不純物で不純物ドーピングされる。シリコンキャリア基板２４の結晶方位が＜１１０＞であるか、シリコン層２２の結晶方位が＜１００＞であるかに関わらず、あるいは、シリコンキャリア基板２４の結晶方位が＜１００＞であるか、シリコン層２２の結晶方位が＜１１０＞であるかに関わらず、結晶方位が＜１００＞の領域はＰ型不純物で不純物ドーピングされ、結晶方位が＜１１０＞の領域はＮ型不純物で不純物ドーピングされる。さらに、ＳＯＩ領域６２を同様の方法で適切に不純物ドーピングすることができる。
【００２１】
ＣＭＯＳデバイスの製造にＳＯＩ領域６２が使用されるならば、領域６２の一部分７０は、ＮチャネルＦＥＴを形成するためにＰ型ウェルを形成するようＰ型不純物でドープされ得る。また、領域６２の残りの領域は、ＰチャネルＦＥＴを形成するためにＮ型ウェルを形成するようＮ型不純物でドープされ得る。様々な領域への不純物ドーピングは周知の方法で行うことができ、注入の種類、量、およびエネルギーは、製造されるデバイスの種類により決定される。選択した領域への注入は、パターニングされたフォトレジストなどのその他の領域をマスキングすることで行うことができる。
【００２２】
層３６、３８および５４の残りの部分をストリッピングすると、ＳＯＩ層２６およびバルクシリコン領域６４および６６の各々は実質的に同一表面上にあり、このような面が露出される。この構造は所望の集積回路機能を実装するために必要なＦＥＴを製造できる状態である。このような各種デバイス、ＳＯＩ領域６２の一部分７０および７２のＣＭＯＳデバイス、および、領域６４および６６におけるバルクＨＯＴ ＰチャネルおよびＮチャネルＦＥＴは従来のＣＭＯＳ処理技術を用いて製造することができる。ＣＭＯＳデバイスを製造するための様々なプロセスフローは当業者にとっては周知であり、本文において記載するには及ばない。当業者にとっては、各種のプロセスフローがパラメータによって決定されることは周知である。パラメータとしては、使用される最小のジオメトリ（幾何形状）、ＩＣに電力供給するために利用可能なパワーサプライ、ＩＣに期待される処理速度およびこれらに類するものが挙げられる。
【００２３】
ＩＣの製造を完了するために用いられるプロセスフローに関わらず、本発明の一実施形態に従うＩＣ２０は、結晶方位が＜１００＞であり、バルクシリコン領域６６に製造されたバルクＮチャネルＨＯＴ ＦＥＴ９０と、結晶方位が＜１１０＞であり、バルクシリコン領域６４に製造されたバルクＰチャネルＨＯＴ ＦＥＴ９２と、ＳＯＩ領域６２の一部分７０および７２にそれぞれ製造されたＣＭＯＳトランジスタのＮチャネルＳＯＩＦＥＴ９６とＰチャネルＳＯＩＦＥＴ９８とを含む。図示していないが、シャロートレンチアイソレーションなどの電気的絶縁のいくつかの形態をＦＥＴ９６と９８との間に実装することもできた。あるいは他の形態では、ｐｎ接合の性質によって供給される電気的絶縁とともに接合部１０４を突きあわせることができた。
【００２４】
例示の実施形態では、シリコンキャリア基板２４およびエピタキシャルシリコン４９は結晶方位が＜１１０＞であり、ＰチャネルＨＯＴ ＦＥＴ９２は領域６４に形成される。さらに、例示の実施形態によれば、シリコン層２２とエピタキシャルシリコン５０は結晶方位が＜１００＞であり、ＮチャネルＨＯＴ ＦＥＴ９０は領域６６に形成される。この例示の実施形態における、シリコンキャリア基板に対する結晶方位＜１１０＞の選択は任意であって、シリコンキャリア基板２４およびシリコン層２２の結晶方位は本発明の範囲および目的から逸れることなく入れ替えることができることは当業者には明らかであろう。
【００２５】
図１３に示しているように、バルクＨＯＴ ＦＥＴ９０および９２の各々、およびＳＯＩＦＥＴ９６および９８の各々はゲート電極１００を含む。ゲート電極１００はゲートインシュレータ１０２を覆っており、ソースおよびドレイン領域１０４がゲート電極のそれぞれの側に位置した状態となっている。このゲート電極は、多結晶シリコン、金属、シリサイドおよびこれらに類するものであることができる。ゲート絶縁体は、実装される特定の回路機能に求められるように、二酸化シリコン、酸窒化シリコン、高誘電率材料およびこれらに類するものであることができる。ソースおよびドレイン領域は、１つの、不純物がドープされた領域か、複数の配列された、不純物がドープされた領域から構成することができる。図示していないが、導電コンタクトおよび導電トレースを適切なゲート電極およびソースドレイン領域に結合し、集積回路の各種トランジスタを相互接続できる。
【００２６】
図示している例においては、具体的には図６〜１０に示しているように、結晶方位が＜１００＞および＜１１０＞のエピタキシャル領域４９および５０は同じステップで成長し、その表面は同じ方法で平坦化される。本発明の更なる実施形態によれば、図１４から１８に示すように、この２つのエピタキシャル領域を別々に成長させることができる。本発明の本実施形態に従う方法は、図６のステップまでは先の方法と同じである。しかし、図７に示したように第２トレンチをエッチングするのではなく、酸化シリコンあるいは窒化シリコンの層を窒化物層３８の表面とトレンチ４２中にデポジットする。図１４に示すように、このデポジットされた層に反応性イオンエッチングを行い、トレンチ４２のエッジ部分に側壁スペーサ１５２を形成する。
【００２７】
図１５に示すように、本発明の本実施形態によれば、選択性シリコンエピタキシャル層１５４は上述したように選択性エピタキシャル成長プロセスによりトレンチ４２に成長する。トレンチ４２の底部に露出したシリコンキャリア基板２４の一部に層１５４の成長が核生成し、基板２４の結晶方位と同じ結晶方位に成長する。
【００２８】
窒化物層３８およびシリコンエピタキシャル層１５４の表面をカバーする別のフォトレジストの層１５６が塗布される。このフォトレジストの層はフォトグラフによりパターニングされ、図１６に示すように、シリコン層２２中にまで入り込んださらなるトレンチ１５８をエッチングするためのエッチングマスクとして使用される。トレンチ１５８をＲＩＥプロセスによりエッチングすることができる。
【００２９】
トレンチ１５８をエッチングすると、フォトレジスト層１５６は除去され、酸化シリコンあるいは窒化シリコンからなる別の層が窒化物層３８の表面上とシリコンエピタキシャル層１５４の表面上にデポジットされる。酸化シリコンや窒化シリコンからなるデポジットされた層には反応性イオンエッチングが施され、図１７に示すようにトレンチ１５８の壁に側壁スペーサ１６２を形成する。本発明のさらなる実施形態によれば、図示しているように、デポジットされた層は、エピタキシャル層１５４の表面に残っているパターニングされたフォトレジスト層を通じてエッチングされる。このようにする理由は、層がエピタキシャル層１５４から除去されないようにするためである。
【００３０】
本発明の本実施形態によれば、図１８に示すように、選択的シリコンエピタキシャル層１６４は、上述したように選択的エピタキシャル成長プロセスによりトレンチ１５８に成長される。トレンチ１５８の底部に露出したシリコン層２２の一部に層１６４の成長が核生成し、シリコン層２２の結晶方位と同じ結晶方位に成長する。スペーサ１６２を形成するために使用したデポジットされた層がエピタキシャル層１５４上に残っていれば、このような層が妨げとなり、層１６４が成長する間は、層１５４上に更なるエピタキシャルシリコンを成長させない。
【００３１】
窒化物層３８上に成長した余分なエピタキシャルシリコンは、エピタキシャル層１６４の成長後に単一のＣＭＰステップで、あるいは、個別のエピタキシャルシリコン成長ステップ前後の２つの分離したステップで、ＣＭＰによって除去することができる。この（複数の）ＣＭＰステップを、スペーサ１６２を形成するために用いたデポジットされた層の残留部分を除去するために使用してもよい。余分なエピタキシャルシリコンを除去すると、この構造は図１０に示す構造と同じものとなる。集積構造の製造プロセスは、図１１から３に示した以下のステップにより完了することができる。２つのトレンチをエッチングし、その後エピタキシャルシリコンで充填するステップは、これまでに説明した実施形態と同様、本発明の範囲から逸脱することなくその順序を入れ替えることができる。
【００３２】
上記の詳細な説明で少なくとも１つの代表的な実施形態を示したが、多数の変形例が存在することを理解されたい。また、この少なくとも１つの代表的な実施形態は例に過ぎず、いかなる形であれ本発明の範囲、利用可能性または構成を限定することを意図するものではないことも理解されたい。上記の詳細な説明は、当業者にとって、少なくとも１つの代表的な実施形態を実装するうえで有用な道標となる。添付の特許請求の範囲とその法的均等物に規定されている本発明の範囲から逸脱することなく、各種要素の機能および構成を様々に変更することができることを理解すべきである。
【図面の簡単な説明】
【００３３】
【図１】本発明の集積回路とその製造ステップとを概略的に示すための断面図。
【図２】本発明の集積回路とその製造ステップとを概略的に示すための断面図。
【図３】本発明の集積回路とその製造ステップとを概略的に示すための断面図。
【図４】本発明の集積回路とその製造ステップとを概略的に示すための断面図。
【図５】本発明の集積回路とその製造ステップとを概略的に示すための断面図。
【図６】本発明の集積回路とその製造ステップとを概略的に示すための断面図。
【図７】本発明の集積回路とその製造ステップとを概略的に示すための断面図。
【図８】本発明の集積回路とその製造ステップとを概略的に示すための断面図。
【図９】本発明の集積回路とその製造ステップとを概略的に示すための断面図。
【図１０】本発明の集積回路とその製造ステップとを概略的に示すための断面図。
【図１１】本発明の集積回路とその製造ステップとを概略的に示すための断面図。
【図１２】本発明の集積回路とその製造ステップとを概略的に示すための断面図。
【図１３】本発明の集積回路とその製造ステップとを概略的に示すための断面図。
【図１４】本発明の他の実施形態に従う集積回路の製造ステップを概略的に示すための断面図である。
【図１５】本発明の他の実施形態に従う集積回路の製造ステップを概略的に示すための断面図である。
【図１６】本発明の他の実施形態に従う集積回路の製造ステップを概略的に示すための断面図である。
【図１７】本発明の他の実施形態に従う集積回路の製造ステップを概略的に示すための断面図である。
【図１８】本発明の他の実施形態に従う集積回路の製造ステップを概略的に示すための断面図である。
【特許請求の範囲】
【請求項１】
その結晶方位が＜１００＞の第１領域とその結晶方位が＜１１０＞の第２領域（６６、６４）を含むバルクシリコン基板（２４）と、
バルクシリコン基板の一部を覆うシリコンオンインシュレータの層（６２）と、
前記シリコンオンインシュレータの層（６２）に形成された少なくとも１つの電界効果トランジスタ（９６、９８）と、
前記第２領域（６６、６４）に形成された少なくとも１つのＰチャネル電界効果トランジスタ（９０、９２）と、
前記第１領域（６４、６６）に形成された少なくとも１つのＮチャネル電界効果トランジスタ（９０、９２）と、を含む集積回路（２０）。
【請求項２】
前記第１領域（６４）は、前記シリコン基板（２４）に形成されたＰ型不純物ドーピング領域を含み、かつ、前記第２領域（６６）は前記シリコン基板（２４）に接合されたシリコン層（２２）に形成されたＮ型不純物ドーピング領域を含む、請求項１記載の集積回路（２０）。
【請求項３】
前記第２領域（６４）は、前記シリコン基板（２４）に形成されたＮ型不純物ドーピング領域を含み、前記第１領域（６６）は前記シリコン基板に接合されたシリコン層（２２）に形成されたＰ型不純物ドーピング領域を含む、請求項１記載の集積回路。
【請求項４】
第１結晶方位を有するシリコン基板（２４）と、
前記第１結晶方位とは異なる第２結晶方位を有して前記シリコン基板（２４）に接合された、上面を有する第１シリコン層（２２）と、
前記第１シリコン層（２２）の前記上面上の絶縁層（３０）と、
前記絶縁層（３０）上の第２シリコン層（２６）と、
前記シリコン基板（２４）上に成長した第１結晶方位の第１領域（４９）と、
前記第１シリコン層（２２）上に成長した第２結晶方位の第２領域（５０）と、
前記第１領域（４９）に形成された第１チャネル導電型の第１電界効果トランジスタ（９２）と、
前記第２領域（５０）に形成された第２チャネル導電型の第２電界効果トランジスタ（９０）と、
前記第２シリコン層（２６）に形成された相補型電界効果トランジスタ（９６、９８）と、を含む、集積回路（２０）。
【請求項５】
前記第１結晶方位は＜１１０＞の結晶方位を含み、前記第２結晶方位は＜１００＞の結晶方位を含む、請求項４記載の集積回路（２０）。
【請求項６】
前記第１結晶方位は＜１００＞の結晶方位を含み、前記第２結晶方位は＜１１０＞の結晶方位を含む、請求項４記載の集積回路（２０）。
【請求項７】
第１結晶方位を有するシリコン基板（２４）を準備するステップと、
前記シリコン基板（２４）を覆うとともに前記第１結晶方位とは異なる第２結晶方位を有するシリコン層（２２）を供給するステップと、
前記シリコン層の一部を覆うシリコンオンインシュレータ層（２６）を形成するステップと、
前記シリコン基板（２４）の一部に前記第１結晶方位を有する第１エピタキシャル層（４９）を成長させるステップと、
前記シリコン層（２２）の一部に前記第２結晶方位を有する第２エピタキシャル層（５０）を成長させるステップと、
前記第１エピタキシャル層（４９）に第１電界効果トランジスタ（９２）を形成し、第２エピタキシャル層（５０）を第２電界効果トランジスタに形成し、前記シリコンオンインシュレータ層（２６）に第３電界効果トランジスタ（９６、９８）を成長させるステップと、を含む、集積回路（２０）の製造方法。
【請求項８】
前記第１結晶方位を有するシリコン基板（２４）を提供するステップは、結晶方位が＜１００＞のシリコン基板（２４）を供給するステップを含み、前記シリコン基板を覆うシリコン層（２２）を提供するステップは、結晶方位が＜１１０＞のシリコン層（２２）を提供するステップを含む、請求項７記載の方法。
【請求項９】
前記第１結晶方位を有するシリコン基板（２４）を提供するステップは、結晶方位が＜１１０＞のシリコン基板を提供するステップを含み、前記シリコン基板（２４）を覆うシリコン層（２２）を提供するステップは、結晶方位が＜１００＞のシリコン層（２２）を提供するステップを含む、請求項７記載の方法。
【請求項１０】
前記第１エピタキシャル層（４９）に第１電界効果トランジスタ（９２）を形成するステップは、Ｐチャネル電界効果トランジスタを形成するステップを含み、第２エピタキシャル層（５０）に第２電界効果トランジスタを形成するステップは、Ｎチャネル電界効果トランジスタを形成するステップを含む、請求項９記載の方法。
【請求項１】
その結晶方位が＜１００＞の第１領域とその結晶方位が＜１１０＞の第２領域（６６、６４）を含むバルクシリコン基板（２４）と、
バルクシリコン基板の一部を覆うシリコンオンインシュレータの層（６２）と、
前記シリコンオンインシュレータの層（６２）に形成された少なくとも１つの電界効果トランジスタ（９６、９８）と、
前記第２領域（６６、６４）に形成された少なくとも１つのＰチャネル電界効果トランジスタ（９０、９２）と、
前記第１領域（６４、６６）に形成された少なくとも１つのＮチャネル電界効果トランジスタ（９０、９２）と、を含む集積回路（２０）。
【請求項２】
前記第１領域（６４）は、前記シリコン基板（２４）に形成されたＰ型不純物ドーピング領域を含み、かつ、前記第２領域（６６）は前記シリコン基板（２４）に接合されたシリコン層（２２）に形成されたＮ型不純物ドーピング領域を含む、請求項１記載の集積回路（２０）。
【請求項３】
前記第２領域（６４）は、前記シリコン基板（２４）に形成されたＮ型不純物ドーピング領域を含み、前記第１領域（６６）は前記シリコン基板に接合されたシリコン層（２２）に形成されたＰ型不純物ドーピング領域を含む、請求項１記載の集積回路。
【請求項４】
第１結晶方位を有するシリコン基板（２４）と、
前記第１結晶方位とは異なる第２結晶方位を有して前記シリコン基板（２４）に接合された、上面を有する第１シリコン層（２２）と、
前記第１シリコン層（２２）の前記上面上の絶縁層（３０）と、
前記絶縁層（３０）上の第２シリコン層（２６）と、
前記シリコン基板（２４）上に成長した第１結晶方位の第１領域（４９）と、
前記第１シリコン層（２２）上に成長した第２結晶方位の第２領域（５０）と、
前記第１領域（４９）に形成された第１チャネル導電型の第１電界効果トランジスタ（９２）と、
前記第２領域（５０）に形成された第２チャネル導電型の第２電界効果トランジスタ（９０）と、
前記第２シリコン層（２６）に形成された相補型電界効果トランジスタ（９６、９８）と、を含む、集積回路（２０）。
【請求項５】
前記第１結晶方位は＜１１０＞の結晶方位を含み、前記第２結晶方位は＜１００＞の結晶方位を含む、請求項４記載の集積回路（２０）。
【請求項６】
前記第１結晶方位は＜１００＞の結晶方位を含み、前記第２結晶方位は＜１１０＞の結晶方位を含む、請求項４記載の集積回路（２０）。
【請求項７】
第１結晶方位を有するシリコン基板（２４）を準備するステップと、
前記シリコン基板（２４）を覆うとともに前記第１結晶方位とは異なる第２結晶方位を有するシリコン層（２２）を供給するステップと、
前記シリコン層の一部を覆うシリコンオンインシュレータ層（２６）を形成するステップと、
前記シリコン基板（２４）の一部に前記第１結晶方位を有する第１エピタキシャル層（４９）を成長させるステップと、
前記シリコン層（２２）の一部に前記第２結晶方位を有する第２エピタキシャル層（５０）を成長させるステップと、
前記第１エピタキシャル層（４９）に第１電界効果トランジスタ（９２）を形成し、第２エピタキシャル層（５０）を第２電界効果トランジスタに形成し、前記シリコンオンインシュレータ層（２６）に第３電界効果トランジスタ（９６、９８）を成長させるステップと、を含む、集積回路（２０）の製造方法。
【請求項８】
前記第１結晶方位を有するシリコン基板（２４）を提供するステップは、結晶方位が＜１００＞のシリコン基板（２４）を供給するステップを含み、前記シリコン基板を覆うシリコン層（２２）を提供するステップは、結晶方位が＜１１０＞のシリコン層（２２）を提供するステップを含む、請求項７記載の方法。
【請求項９】
前記第１結晶方位を有するシリコン基板（２４）を提供するステップは、結晶方位が＜１１０＞のシリコン基板を提供するステップを含み、前記シリコン基板（２４）を覆うシリコン層（２２）を提供するステップは、結晶方位が＜１００＞のシリコン層（２２）を提供するステップを含む、請求項７記載の方法。
【請求項１０】
前記第１エピタキシャル層（４９）に第１電界効果トランジスタ（９２）を形成するステップは、Ｐチャネル電界効果トランジスタを形成するステップを含み、第２エピタキシャル層（５０）に第２電界効果トランジスタを形成するステップは、Ｎチャネル電界効果トランジスタを形成するステップを含む、請求項９記載の方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【公表番号】特表２００８−５３２３３０（Ｐ２００８−５３２３３０Ａ）
【公表日】平成２０年８月１４日（２００８．８．１４）
【国際特許分類】
【出願番号】特願２００８−５００７４６（Ｐ２００８−５００７４６）
【出願日】平成１８年２月２８日（２００６．２．２８）
【国際出願番号】ＰＣＴ／ＵＳ２００６／００６９３６
【国際公開番号】ＷＯ２００６／０９６３８０
【国際公開日】平成１８年９月１４日（２００６．９．１４）
【出願人】（５９１０１６１７２）アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド (439)
【氏名又は名称原語表記】ＡＤＶＡＮＣＥＤ ＭＩＣＲＯ ＤＥＶＩＣＥＳ ＩＮＣＯＲＰＯＲＡＴＥＤ
【Ｆターム（参考）】
【公表日】平成２０年８月１４日（２００８．８．１４）
【国際特許分類】
【出願日】平成１８年２月２８日（２００６．２．２８）
【国際出願番号】ＰＣＴ／ＵＳ２００６／００６９３６
【国際公開番号】ＷＯ２００６／０９６３８０
【国際公開日】平成１８年９月１４日（２００６．９．１４）
【出願人】（５９１０１６１７２）アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド (439)
【氏名又は名称原語表記】ＡＤＶＡＮＣＥＤ ＭＩＣＲＯ ＤＥＶＩＣＥＳ ＩＮＣＯＲＰＯＲＡＴＥＤ
【Ｆターム（参考）】
[ Back to top ]