【課題】素子形成された複数の半導体層を積層し、集積可能な素子数を飛躍的に高めることができる積層型半導体集積装置を提供する。
【解決手段】本発明に係る積層型半導体集積装置は、基板上に直接、または緩衝層を介して積層されたＧａＮ層と、前記ＧａＮ層の表面近傍に形成された複数のトランジスタと、前記トランジスタの表面及び側面を被覆する酸化膜または窒化膜と、前記酸化膜または窒化膜を含む前記ＧａＮ層上に、ＥＬＯによって積層されたＡｌＧａＮ層と、を集積すべきトランジスタの数量に応じて繰り返し積層して形成される。 （もっと読む）

【課題】簡便かつ低コストにプレーナ領域と混載することが可能なフィン型電界効果トランジスタを含んだ半導体装置の製造方法を提供すること。
【解決手段】半導体装置の製造方法は、基板10の主表面にライン状の絶縁膜を形成し、絶縁膜をマスクに基板をエッチングして絶縁膜の両側に第１の溝を形成し、第１の溝それぞれの側壁に側壁絶縁膜を形成し、絶縁膜及び側壁絶縁膜をマスクに基板をエッチングして第１の溝の底部それぞれに第２の溝を形成し、絶縁膜及び側壁絶縁膜を耐酸化性マスクとして基板を酸化して第２の溝の基板を挟んで隣接する側壁それぞれに形成される酸化領域16を互いに接触させ、絶縁膜及び側壁絶縁膜を除去し、除去によって露出した基板の半導体領域18の表面にゲート絶縁膜21を、その上にゲート電極24を形成し、半導体領域をライン状のフィンとするフィン型電界効果トランジスタを形成する工程を含む。 （もっと読む）

【課題】 本発明は、歪みＳＯＩトランジスタのチャネルにシリコンゲルマニウム層が接することに起因する短チャネル特性の悪化を回避する。更には、歪みＳＯＩトランジスタのダブルゲート化や通常のシリコンないしはＳＯＩトランジスタとの同一ウェハ上への混載を実現する。
【解決手段】 本願発明は、例えば、歪み緩和シリコンゲルマニウム層上に歪みシリコン層を成長させ、しかるのちに部分的にシリコンゲルマニウム層を除去することによって、歪みシリコン層によってチャネル層を構成する。 （もっと読む）

【課題】印加されたサージによって破壊されることをより抑制することのできる半導体装置を提供する。
【解決手段】半導体装置１は、薄膜ＳＯＩ基板１０の薄膜ＳＯＩ層４０に、入力保護用のダイオード５を有する。そして、このダイオード５を構成する高濃度Ｐ型領域４１に電気的に接続された電極５０ａと、同じくダイオード５を構成する高濃度Ｎ型領域４２に電気的に接続された電極５０ｂとのいずれか一方を介して印加されたサージが、これら両電極５０ａ及び５０ｂのうちの他方の電極に向けて薄膜ＳＯＩ層４０の内部を流れることに起因して該薄膜ＳＯＩ層４０で発生する熱を、熱吸収部材６０の相変化を通じて吸収する。 （もっと読む）

【課題】 正孔移動度を向上させるためのデバイス、方法を提供する。
【解決手段】 第１のシリコン層の上の酸化物層と、酸化物層の上の第２のシリコン層とを含み、酸化物層が第１のシリコン層と第２のシリコン層との間にある半導体デバイスが提供される。第１のシリコン層２１０及び第２のシリコン層２３０は、同一の結晶配向を含む。デバイスは、第１のシリコン層の上の傾斜ゲルマニウム層２５０をさらに含み、傾斜ゲルマニウム層は、スペーサ２４０及び第１のシリコン層に接し、酸化物層２２０には接しない。傾斜ゲルマニウム層の下部は、傾斜ゲルマニウム層の上部より高濃度のゲルマニウムを含み、傾斜ゲルマニウム層の上面にはゲルマニウムが存在しない。 （もっと読む）

【課題】ゲート電極における活性領域の上に形成された部分及び素子分離領域の上に形成された部分の両方をフルシリサイド化した半導体装置及びその製造方法を実現できるようにする。
【解決手段】半導体装置は、半導体基板１０に形成された素子分離領域１５と、半導体基板１０の素子分離領域１５に囲まれた領域に形成された活性領域１０Ａと、活性領域１０Ａの上に形成された第１のフルシリサイド化ゲート電極２７Ａと、素子分離領域１５の上に形成された第２のフルシリサイド化ゲート電極２７Ｂとを備えている。素子分離領域１５の上面は、活性領域１０Ａの上面よりも低く、第１のフルシリサイド化ゲート電極２７Ａの上面は、第２のフルシリサイド化ゲート電極２７Ｂの上面と高さが等しい。 （もっと読む）

【課題】ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタのような導電型が異なる素子において、素子のレイアウト依存性なく面内均一にキャリア移動度の向上を図ることが可能で、これにより電流駆動能力を向上させた高性能な半導体装置を提供することを目的とする。
【解決手段】同一の半導体基板の表面側に、ＰＭＯＳトランジスタ３０ｐとＮＭＯＳトランジスタ３０ｎとが形成された半導体装置において、ＰＭＯＳトランジスタ３０ｐは、半導体基板に貼り合せ形成された半導体基板の表面層とは異なる面方位（１１０）Ｓｉからなる貼り合せ半導体層７に形成されている。一方、ＮＭＯＳトランジスタ３０ｎは、半導体基板の表面層を構成する面方位（１００）Ｓｉ−Ｇｅ層上にエピタキシャル成長させた面方位（１００）Ｓｉからなる歪半導体層１１に形成されている。 （もっと読む）

【課題】短チャネル効果を抑制しつつチャネル長の短い微細な絶縁ゲイト型半導体装置を実現する。
【解決手段】絶縁ゲイト型半導体装置はフィールド酸化膜によって素子分離されたＮチャネル型ＦＥＴ及びＰチャネル型ＦＥＴを有し、各ＦＥＴはソース領域、ドレイン領域、チャネル形成領域と、ポリシリコンでなるゲイト電極と、窒化シリコンでなるサイドウォールと、熱酸化膜でなるゲイト絶縁膜と、一端がフィールと酸化膜に揃い、他端がサイドウォールに揃った第１のシリサイドと、端部がサイドウォールの揃った第２のシリサイドと、を有し、チャネル形成領域はドレイン領域側からチャネル形成領域側へと広がる空乏層が抑止された領域を有する。 （もっと読む）

【課題】電流駆動能力を向上させ、リーク電流を防止する半導体記憶装置とその製造方法を提供する。
【解決手段】半導体基板の第１活性領域上に第１ゲート絶縁膜を介し、第２活性領域上に第２ゲート絶縁膜を介して形成され、第１Ｎチャネルトランジスタと第１Ｐチャネルトランジスタを構成する第１ゲート電極が、第２チャネルトランジスタの第２Ｐ型ソースドレインと接続され、半導体基板の第３活性領域上に第３ゲート絶縁膜を介し、第４活性領域上に第４ゲート絶縁膜を介して形成され、第２Ｎチャネルトランジスタと第２Ｐチャネルトランジスタを構成する第２ゲート電極が、第１Ｐチャネルトランジスタの第１Ｐ型ソースドレインと接続され、第２および第４ゲート絶縁膜は、第１および第３ゲート絶縁膜よりも厚く、各チャネルトランジスタを被覆して、各活性領域に対して応力を与える応力膜が形成されている。 （もっと読む）

【課題】従来の低消費電力のＳＯＩデバイスと、高耐圧のトランジスタとを同一のＳＯＩ基板上に形成した半導体装置およびその製造方法を提供する。
【解決手段】シリコン基板層と、シリコン基板層の上に形成された絶縁層と、絶縁層上に形成された半導体層と、を含むＳＯＩ基板を用意し、ＳＯＩ基板のシリコン基板層内に自身の動作活性領域を有する少なくとも１つの第１のトランジスタと、ＳＯＩ基板の半導体層内に自身の動作活性領域を有する少なくとも１つの第２のトランジスタを形成する。 （もっと読む）

【課題】 基板上の有機材料層に対する影響を抑制または防止しつつ、当該基板上に別の材料層の微細パターンを形成することができる有機材料装置の製造方法を提供すること
【解決手段】 この有機半導体装置は、ゲート電極２と、ゲート絶縁膜３と、有機材料層４と、電極５，６とを備えている。作製にあたり、有機材料層４上に犠牲層８が形成され、その犠牲層８の上にフォトレジスト９が形成される。その後、所定のパターンで露光され、露光された部分のフォトレジスト９がアルカリ現像液によって溶解させられる。次いで、全面が露光され、電極５，６が形成された後、アルカリ現像液によって、フォトレジスト９と共に電極５，６の不要部分がリフトオフされることにより、電極５，６がパターン化される。 （もっと読む）

【課題】バルク・シリコン領域の酸化の間のひずみが引き起こす結晶欠陥が少ないかまたは全く無い、改善されたハイブリッド配向技術（ＨＯＴ）を用いてバルク・シリコン領域を生成する。
【解決手段】半導体装置の製造方法は、第２シリコン層上に配置された絶縁層上に配置された第１シリコン層を含む構造を設けることを含む。第１シリコン層および絶縁層を完全に貫いて延びるトレンチが形成される。第２シリコン層の露出された部分によって底が形成されるトレンチの側壁上にライナが形成される。第２シリコン層の露出された部分上にシリコンがエピタキシャル成長される。エピタキシャル成長させる工程の後、トレンチの側壁からライナの一部が除去される。除去する工程の後、エピタキシャル成長されたシリコンの露出された部分が酸化される。 （もっと読む）

【課題】Ｎ型ＦＥＴには引っ張り応力、Ｐ型ＦＥＴには圧縮応力を与えるＳＯＩ（シリコンオンインシュレータ）及びＨＯＴ（ハイブリッド配向技術）半導体装置上のＬＯＣＯＳ（選択酸化）及びその製造方法を提供する。
【解決手段】 半導体装置は、絶縁層と、絶縁層上に配置された第１シリコン層と、絶縁層の上方で第１シリコン層内および第１シリコン層上に配置された電界効果型トランジスタ（ＦＥＴ）と、を含む。ＦＥＴは、第１シリコン層内に埋め込まれ且つそれぞれが下に向って延びて絶縁層に物理的に接する第１、第２酸化シリコン領域によって相対する第１、第２の側において区切られた活性領域を有する。 （もっと読む）

【課題】本発明の目的は、ＳＯＩウェハを低コスト、かつ高歩留まりで作製する製造方法を提供することである。さらに、プロセスを複雑化とすることなく、また半導体チップの増大をすることなく、高電圧領域として使用されるバルク型ＭＩＳＦＥＴとを共存できる半導体装置およびその製造方法を提供することにある。
【解決手段】選択エピタキシャル成長にて単結晶Ｓｉ層を成長した後、成長時に昇温した基板温度を一度も室温等に戻すことなく、連続してエピタキシャル成長する。さらに室温等に戻すことなくそのエピ表面をエッチング平坦化処理し、平坦化した後に、基板温度を室温まで冷却する半導体装置の製造方法。 （もっと読む）

【課題】ＳＯＩ領域とバルク領域との間でのクロストークノイズを低減しつつ、結晶欠陥
の発生を防止できるようにした半導体装置及びその製造方法を提供する。
【解決手段】ＳＯＩ領域とバルク領域とを半導体基板１に有する半導体装置であって、Ｓ
ＯＩ領域に形成されたＬＶ−ＭＯＳＦＥＴ１００と、バルク領域に形成されたＨＶ−ＭＯ
ＳＦＥＴ２００との間が素子分離層３００によって隔てられており、素子分離層３００の
ＳＯＩ領域側はトレンチ構造を有し、素子分離層３００のバルク領域側がＬＯＣＯＳ構造
を有する。このような構成であれば、ＬＶ−ＭＯＳＦＥＴ１００とＨＶ−ＭＯＳＦＥＴ２
００との間の素子分離をトレンチ構造のみで行う場合と比べて、クロストークノイズを低
減しつつ、素子分離層３００のトレンチ構造を浅くすることができる。 （もっと読む）

【課題】ＳＯＩ構造の半導体装置のＥＳＤ保護回路に用いるＳＣＲ素子のブレークダウン電圧を低くする手段を提供する。
【解決手段】Ｐ型シリコン基板と、Ｐ型シリコン基板上に形成された埋込み絶縁層と、埋込み絶縁層上に形成されたＳＯＩ層と、Ｐ型シリコン基板にＮ型不純物を拡散して形成されたＮウェル層と、Ｎウェル層に形成された第１のＰ型拡散層および第１のＮ型拡散層と、Ｎウェル層と離間し、Ｐ型シリコン基板に形成された第２のＰ型拡散層および第２のＮ型拡散層と、前記ＳＯＩ層および埋込み絶縁層を貫通し、第１のＰ型拡散層に達するアノード電極と、第１のＮ型拡散層に達するＮウェル電極と、第２のＮ型拡散層に達するカソード電極と、第２のＰ型拡散層に達する基板電極とを備えた半導体装置において、アノード電極と、カソード電極との間のＳＯＩ層に、導電性不純物を拡散して形成された導電拡散層とを設ける。 （もっと読む）

【課題】回路ブロック間でのノイズによる干渉を抑制しつつ、バルク構造とＳＯＩ構造とを同一基板上に混載できるようにする。
【解決手段】絶縁層１０３上に半導体層５が積層されてなるＳＯＩ領域と、下地が基板のみからなるバルク領域とを同一の半導体基板１０１に備え、バルク領域に形成されたバルクトランジスタ１０と、ＳＯＩ領域に形成されたＳＯＩトランジスタ２０との間の半導体基板１０１に電位固定用の不純物拡散層９１を備える。このような構成であれば、バルクトランジスタ１０と、ＳＯＩトランジスタ２０との間で生じる電気力線を不純物拡散層９１で遮断することができ、バルクトランジスタ１０とＳＯＩトランジスタ２０との間でのクロストークノイズを抑制することができる。 （もっと読む）

【課題】絶縁膜上に形成する１Ｔ−ＤＲＡＭを提供する。
【解決手段】 集積回路は、バルクシリコン層及びバルクシリコン層の上に製造された相補型ＭＯＳＦＥＴ（ＣＭＯＳ）トランジスタを有するバルク技術集積回路（バルクＩＣ）を備えている。この集積回路はまた、バルクＩＣに隣接して設けられ且つ一体化された単一トランジスタのダイナミックランダムアクセスメモリ（１Ｔ−ＤＲＡＭ）セル２１２を備えている。 （もっと読む）

【課題】コストの上昇や、信頼性の低下を招かずにＳＯＩ構造を形成することと同様の効果を有する半導体基板及び半導体装置を提供する。
【解決手段】半導体からなる半導体基板であって、内部に空洞を有し、かつ前記空洞の内部に前記半導体からなる柱が存在し、前記空洞上の半導体基板の厚さをｔ、前記柱から最も近い前記半導体からなる領域と前記柱との間の距離をｗ、前記半導体のヤング率をＥ（Ｎ／μｍ² ）、前記空洞上の前記半導体基板にかかる荷重をＰ（Ｎ／μｍ² ）とした場合に、ｗ≦ｔ（Ｅ／０．０５６８Ｐ）^１／４の条件を満たすことを特徴とする。 （もっと読む）

【課題】シリコン−ゲルマニウム立体構造ＣＭＯＳにおいて、シリコンＣＭＯＳ素子とゲルマニウムＣＭＯＳ素子との間の局所配線を容易に形成する。
【解決手段】シリコンＣＭＯＳ素子を有するシリコン基板を準備し（１２）、該素子の上部に絶縁層を形成する（１４）。上記絶縁層を部分的に開口し（１６）、その上にゲルマニウム薄膜を形成する（１８）。アニール処理により、上記薄膜のゲルマニウムを流動化する（２４）。これにより、開口部に上記ゲルマニウムが流れ込み、該ゲルマニウムと上記シリコン基板および上記シリコンＣＭＯＳ素子との間に接点が形成される。さらに冷却することで、上記ゲルマニウムがＬＰＥ成長により結晶化される（２６）。そして、単結晶のゲルマニウム上にゲルマニウムＣＭＯＳ素子を形成する。 （もっと読む）