半導体基板、半導体装置、半導体基板の製造方法および半導体装置の製造方法
【課題】 互いに異なる膜厚を有する絶縁層上に半導体層を形成する。
【解決手段】 第２単結晶半導体層１３ａ、１３ｂ間の第１単結晶半導体層１２ａ、１２ｂを除去することにより、第２単結晶半導体層１３ａ、１３ｂ間に空洞部１７を形成した後、厚膜化ＢＯＸ層領域Ｒ２の第２単結晶半導体層１３ａが消失するまで、半導体基板１１、第２単結晶半導体層１３ａ、１３ｂおよび支持体１６の熱酸化を行うことにより、第２単結晶半導体層１３ｂ下に絶縁層１８を形成し、厚膜化ＢＯＸ層領域Ｒ２と薄膜化ＢＯＸ層領域Ｒ３とで第２単結晶半導体層１３ｂ下の絶縁層１８の膜厚を異ならせる。
【解決手段】 第２単結晶半導体層１３ａ、１３ｂ間の第１単結晶半導体層１２ａ、１２ｂを除去することにより、第２単結晶半導体層１３ａ、１３ｂ間に空洞部１７を形成した後、厚膜化ＢＯＸ層領域Ｒ２の第２単結晶半導体層１３ａが消失するまで、半導体基板１１、第２単結晶半導体層１３ａ、１３ｂおよび支持体１６の熱酸化を行うことにより、第２単結晶半導体層１３ｂ下に絶縁層１８を形成し、厚膜化ＢＯＸ層領域Ｒ２と薄膜化ＢＯＸ層領域Ｒ３とで第２単結晶半導体層１３ｂ下の絶縁層１８の膜厚を異ならせる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体基板、半導体装置、半導体基板の製造方法および半導体装置の製造方法に関し、特に、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板上に形成された電界効果型トランジスタに適用して好適なものである。
【背景技術】
【０００２】
ＳＯＩ基板上に形成された電界効果型トランジスタは、素子分離の容易性、ラッチアップフリー、ソース／ドレイン接合容量が小さいなどの点から、その有用性が注目されている。
また、例えば、特許文献１には、数百Ｖ程度のドレイン耐圧を持つ高耐圧電界効果トランジスタをＳＯＩ基板上に形成する方法が開示されている。また、特許文献２には、サブミクロン程度に微細化された電界効果トランジスタをＳＯＩ基板上に形成する方法が開示されている。
【０００３】
ここで、用途の異なる半導体素子では、最適なＳＯＩ層の膜厚やＢＯＸ層の膜厚が異なっている。すなわち、数百Ｖ程度のドレイン耐圧を持つ高耐圧電界効果トランジスタでは、ＢＯＸ層の破壊耐圧やバックチャネル閾値耐圧を確保するため、ＢＯＸ層を厚膜化する必要があり、ＢＯＸ層の膜厚はμｍオーダーとなる。例えば、５０Ｖのドレイン耐圧を持つ高耐圧電界効果トランジスタでは、ＢＯＸ層の膜厚は数百ｎｍ程度、５００Ｖのドレイン耐圧を持つ高耐圧電界効果トランジスタでは、ＢＯＸ層の膜厚は数μｍ程度だけ必要となる。
【０００４】
一方、サブミクロン程度に微細化された電界効果トランジスタでは、短チャネル効果による閾値低下を抑制するため、ＢＯＸ層を薄膜化する必要があり、ＢＯＸ層の膜厚は数百オングストロームオーダーとなる。例えば、実行チャネル長が０．１μｍ以下になると、ＳＯＩ層の膜厚を５０ｎｍ以下にするとともに、ＢＯＸ層の膜厚を５０〜１００ｎｍに設定する必要がある。
【０００５】
一方、ユピキタス社会の到来に伴って、情報携帯機器の小型化、低消費電力化、多機能化、大容量化を一層促進するために、様々の耐圧を持つデバイスやデジタルとアナログのデバイスを１チップ上に混載することが可能なＳＯＣ（Ｓｙｓｔｅｍ Ｏｎ Ｃｈｉｐ）技術が注目されている。
また、特許文献３には、ＳＯＩ基板上でＳＯＣを実現できるようにするため、半導体基板の主面から異なる深さに絶縁膜を埋め込むことで、用途の異なる半導体素子をその用途に適した厚みを有する活性層内に形成する方法が開示されている。
【特許文献１】特開平７−２１１９１７号公報
【特許文献２】特開２００３−１５８０９１号公報
【特許文献３】特開２００２−２９９５９１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１〜３に開示された方法では、ＢＯＸ層の膜厚はＳＯＩ基板で一定に保たれる。このため、用途の異なる半導体素子をＳＯＩ基板上に形成するには、用途ごとに半導体素子を別々のＳＯＩ基板上に作り分ける必要があり、ＳＯＣを実現する上での障害になるという問題があった。
そこで、本発明の目的は、互いに異なる膜厚を有する絶縁層上に半導体層を形成することが可能な半導体基板、半導体装置、半導体基板の製造方法および半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００７】
上述した課題を解決するために、本発明の一態様に係る半導体基板によれば、半導体基材と、前記半導体基材上に形成された互いに異なる膜厚を有する絶縁層と、前記絶縁層上に形成された半導体層とを備えることを特徴とする。
これにより、半導体素子の用途に適するようにＢＯＸ層の膜厚を設定することを可能としつつ、互いに用途の異なる半導体素子を同一のＳＯＩ基板上に形成することができる。このため、短チャネル効果を抑制することを可能としつつ、電界効果トランジスタを微細化することが可能となるとともに、ＢＯＸ層の破壊耐圧やバックチャネル閾値耐圧を確保することを可能としつつ、高耐圧電界効果トランジスタを同一のＳＯＩ基板上に形成することができる。このため、システム・オン・チップを同一のＳＯＩ基板上で実現することが可能となり、半導体装置の小型化、低消費電力化、多機能化および大容量化を促進することができる。
【０００８】
また、本発明の一態様に係る半導体基板によれば、前記半導体層は同一の膜厚を有する単結晶半導体層であることを特徴とする。
これにより、互いに用途の異なる半導体素子を単結晶半導体層上に形成することが可能となり、半導体素子の特性を向上させることを可能としつつ、システム・オン・チップを同一のＳＯＩ基板上で実現することが可能となる。
【０００９】
また、本発明の一態様に係る半導体装置によれば、半導体基板と、前記半導体基板上に形成された互いに異なる膜厚を有する絶縁層と、前記絶縁層上に形成された半導体層と、前記半導体層に形成された互いに用途の異なる半導体素子とを備えることを特徴とする。
これにより、半導体素子を用途ごとに別々のＳＯＩ基板上に作り分けることなく、それぞれ最適な膜厚を有するＢＯＸ層上に用途の異なる半導体素子を形成することを可能となり、システム・オン・チップの高性能化を図ることができる。
【００１０】
また、本発明の一態様に係る半導体装置によれば、半導体基板と、前記半導体基板上の一部領域に形成された互いに異なる膜厚を有する絶縁層と、前記絶縁層上に形成された半導体層と、前記半導体基板と前記半導体層とに形成された互いに用途の異なる半導体素子とを備えることを特徴とする。
また、本発明の一態様に係る半導体装置によれば、前記半導体層を水平方向に素子分離する素子分離領域をさらに備え、前記絶縁層は前記素子分離領域間に自己整合的に配置されていることを特徴とする。
【００１１】
これにより、ＢＯＸ層の欠落や重複を防止することを可能としつつ、半導体素子の用途ごとにＢＯＸ層の膜厚を異ならせることが可能となる。このため、互いに用途の異なる半導体素子を同一のＳＯＩ基板上に形成することを可能としつつ、半導体素子の高集積化および高信頼性化を図ることができる。
また、本発明の一態様に係る半導体装置によれば、前記互いに異なる膜厚を有する絶縁層のうち、膜厚の薄い方の絶縁層上に形成された半導体層には、低電圧駆動される電界効果型トランジスタが配置され、膜厚の厚い方の絶縁層上に形成された半導体層には、高電圧駆動される電界効果型トランジスタが配置され、前記半導体基板との間に絶縁層のない半導体層には、保護ダイオードまたはバイポートランジスタが配置されていることを特徴とする。
【００１２】
これにより、高速・低パワー半導体素子では、実行チャネル長が０．１μｍ以下の時、半導体層の膜厚を５０ｎｍ以下にするとともに、ＢＯＸ層の膜厚を１０−１００ｎｍに薄膜化することが可能となり、短チャネル効果が抑制されるとともに、高性能化かつ高信頼性化された微細トランジスタを提供することができる。また、高い電圧負荷がかかるトランジスタでは、ＢＯＸ層の膜厚を厚膜化することが可能となり、ＢＯＸ層の破壊耐圧やバックチャネル閾値耐圧を確保することを可能として、高性能化かつ高信頼性化された高耐圧トランジスタを提供することができる。さらに、大きな電流が流れる半導体素子では、ＢＯＸ層を省略することができ、大きな電流が流れる半導体素子の性能および信頼性を維持することができる。
【００１３】
また、本発明の一態様に係る半導体基板の製造方法によれば、第１半導体層よりもエッチング時の選択比が小さな第２半導体層が前記第１半導体層上に積層された積層構造を半導体基材上に複数層形成する工程と、前記第１半導体層および前記第２半導体層を貫通して前記半導体基材を露出させる第１溝を形成する工程と、前記半導体基材上で前記第２半導体層を支持する支持体を前記第１溝内の前記第１半導体層および第２半導体層の側壁に形成する工程と、前記支持体が側壁に形成された前記第１半導体層の少なくとも一部を前記第２半導体層から露出させる第２溝を、前記第１溝で区分けされた第１領域に形成する工程と、前記第２溝にて露出させられた第１半導体層よりも上層の第１半導体層の少なくとも一部を前記第２半導体層から露出させる第３溝を、前記第１溝で区分けされた第２領域に形成する工程と、前記第２溝および第３溝を介して前記第１半導体層を選択的にエッチングすることにより、前記第２半導体層の間に空洞部を形成する工程と、前記空洞部で上下を挟まれた第２半導体層が消失するまで前記第２半導体層の熱酸化を行うことにより、最上層の第２半導体層下に配置された互いに異なる膜厚を有する絶縁層を形成する工程とを備えることを特徴とする。
【００１４】
これにより、第１溝内に形成された支持体を介して、第２半導体層を半導体基材上で支持することが可能となるとともに、第２半導体層から露出する第１半導体層の層数を第１領域と第２領域とで異ならせることを可能としつつ、第２溝および第３溝を介して、第１半導体層にエッチングガスまたはエッチング液を接触させることが可能となる。このため、第２半導体層を半導体基材上で安定して支持することを可能としつつ、第２半導体層間に挟まれた第１半導体層を除去することが可能となるとともに、第２半導体層間において除去される第１半導体層の層数を第１領域と第２領域とで異ならせることが可能となる。この結果、第２半導体層間に挟まれた第１半導体層を除去した後に熱酸化される第２半導体層の層数を第１領域と第２領域とで異ならせることが可能となり、最上層の第２半導体層の品質を損なうことなく、最上層の第２半導体層下に配置された絶縁層の膜厚を異ならせることができる。
【００１５】
また、本発明の一態様に係る半導体基板の製造方法によれば、前記第２半導体層および前記支持体は単結晶Ｓｉ、前記第１半導体層は単結晶ＳｉＧｅであることを特徴とする。
これにより、第２半導体層、支持体および第１半導体層間の格子整合をとることを可能としつつ、第２半導体層および支持体よりも第１半導体層のエッチング時の選択比を大きくすることが可能となる。このため、結晶品質の良い第２半導体層を第１半導体層上に形成することが可能となるとともに、支持体を第１溝内に安定して形成することが可能となり、第２半導体層の品質を損なうことなく、膜厚が互いに異なるＢＯＸ層を同一の半導体基板に形成することができる。
【００１６】
また、本発明の一態様に係る半導体装置の製造方法によれば、第１半導体層よりもエッチング時の選択比が小さな第２半導体層が前記第１半導体層上に積層された積層構造を半導体基板上に複数層形成する工程と、前記第１半導体層および前記第２半導体層を貫通して前記半導体基板を露出させる第１溝を形成する工程と、前記半導体基板上で前記第２半導体層を支持する支持体を前記第１溝内の前記第１半導体層および第２半導体層の側壁に形成する工程と、前記支持体が側壁に形成された前記第１半導体層の少なくとも一部を前記第２半導体層から露出させる第２溝を、前記第１溝で区分けされた第１領域に形成する工程と、前記第２溝にて露出させられた第１半導体層よりも上層の第１半導体層の少なくとも一部を前記第２半導体層から露出させる第３溝を、前記第１溝で区分けされた第２領域に形成する工程と、前記第２溝および第３溝を介して前記第１半導体層を選択的にエッチングすることにより、前記第２半導体層の間に空洞部を形成する工程と、前記空洞部で上下を挟まれた第２半導体層が消失するまで前記第２半導体層の熱酸化を行うことにより、最上層の第２半導体層下に配置された互いに異なる膜厚を有する絶縁層を形成する工程と、互いに用途の異なる半導体素子を前記最上層の第２半導体層に形成する工程とを備えることを特徴とする。
【００１７】
これにより、最上層の第２半導体層の品質を損なうことなく、最上層の第２半導体層下に配置された絶縁層の膜厚を異ならせることが可能となるとともに、素子分離領域間に絶縁層を自己整合的に配置することができる。このため、ＢＯＸ層の欠落や重複を防止することを可能としつつ、半導体素子の用途ごとにＢＯＸ層の膜厚を異ならせることが可能となるとともに、互いに用途の異なる半導体素子を単結晶半導体層上に形成することが可能となり、システム・オン・チップの小型化、低消費電力化、多機能化、大容量化および高信頼性化を図ることが可能となる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の実施形態に係る半導体装置およびその製造方法について図面を参照しながら説明する。
図１〜図１８は、本発明の一実施形態に係る半導体装置の製造方法を示す平面図および断面図である。
図１および図２において、半導体基板１１上には、第１単結晶半導体層１２ａ、１２ｂおよび第２単結晶半導体層１３ａ、１３ｂが交互に積層されている。なお、半導体基板１１、第１単結晶半導体層１２ａ、１２ｂおよび第２単結晶半導体層１３ａ、１３ｂの材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮ、ＳｉＣなどを用いることができる。
【００１９】
ここで、第１単結晶半導体層１２ａ、１２ｂは、半導体基板１１および第２単結晶半導体層１３ａ、１３ｂよりもエッチング時の選択比が大きな材質を用いることができる。特に、半導体基板１１がＳｉの場合、第１単結晶半導体層１２ａ、１２ｂとしてＳｉＧｅ、第２単結晶半導体層１３ａ、１３ｂとしてＳｉを用いることが好ましい。これにより、第１単結晶半導体層１２ａ、１２ｂと第２単結晶半導体層１３ａ、１３ｂとの間の格子整合をとることを可能としつつ、第１単結晶半導体層１２ａ、１２ｂと第２単結晶半導体層１３ａ、１３ｂとの間の選択比を確保することができる。
【００２０】
なお、半導体基板１１には、無ＢＯＸ層領域Ｒ１、厚膜化ＢＯＸ層領域Ｒ２および薄膜化ＢＯＸ層領域Ｒ３を設けることができる。そして、無ＢＯＸ層領域Ｒ１には、保護ダイオードまたはバイポートランジスタを形成し、厚膜化ＢＯＸ層領域Ｒ２には、高電圧駆動される電界効果型トランジスタを形成し、薄膜化ＢＯＸ層領域Ｒ３には、低電圧駆動される電界効果型トランジスタを形成することができる。
【００２１】
そして、第２単結晶半導体層１３ｂの熱酸化により第２単結晶半導体層１３ｂの表面に犠牲酸化膜１４を形成する。そして、ＣＶＤなどの方法により、犠牲酸化膜１４上の全面に酸化防止膜１５を形成する。なお、酸化防止膜１５としては、例えば、シリコン窒化膜を用いることができる。
次に、図３および図４に示すように、フォトリソグラフィー技術およびエッチング技術を用いて、酸化防止膜１５、犠牲酸化膜１４、第１単結晶半導体層１２ａ、１２ｂおよび第２単結晶半導体層１３ａ、１３ｂをパターニングすることにより、半導体基板１１を露出させる溝Ｍ１を所定の方向に沿って形成する。
【００２２】
なお、半導体基板１１を露出させる場合、半導体基板１１の表面でエッチングを止めるようにしてもよいし、半導体基板１１をオーバーエッチングして半導体基板１１に凹部を形成するようにしてもよい。また、溝Ｍ１の配置位置は、無ＢＯＸ層領域Ｒ１、厚膜化ＢＯＸ層領域Ｒ２および薄膜化ＢＯＸ層領域Ｒ３を互いに分離させる素子分離領域の一部に対応させることができる。また、無ＢＯＸ層領域Ｒ１、厚膜化ＢＯＸ層領域Ｒ２および薄膜化ＢＯＸ層領域Ｒ３を互いに分離させるとともに、無ＢＯＸ層領域Ｒ１内がさらに細かく分断されるように、溝Ｍ１の配置するようにしてもよい。
【００２３】
次に、図５および図６に示すように、第１単結晶半導体層１２ａ、１２ｂおよび第２単結晶半導体層１３ａ、１３ｂの側壁に成膜され、第２単結晶半導体層１３ａ、１３ｂを半導体基板１１上で支持する支持体１６を溝Ｍ１内に形成する。なお、第１単結晶半導体層１２ａ、１２ｂおよび第２単結晶半導体層１３ａ、１３ｂの側壁に成膜された支持体１６を形成する場合、半導体のエピタキシャル成長を用いることができる。ここで、半導体のエピタキシャル成長を用いることにより、第１単結晶半導体層１２ａ、１２ｂおよび第２単結晶半導体層１３ａ、１３ｂの側壁ならびに半導体基板１１の表面に支持体１６を選択的に形成することができる。なお、支持体１６の材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮまたはＺｎＳｅなどから選択することができる。特に、半導体基板１１および第２単結晶半導体層１３ａ、１３ｂがＳｉ、第１単結晶半導体層１２ａ、１２ｂがＳｉＧｅの場合、支持体１６の材質としてＳｉを用いることが好ましい。
【００２４】
これにより、支持体１６と第１単結晶半導体層１２ａ、１２ｂとの間の格子整合をとることを可能としつつ、支持体１６と第１単結晶半導体層１２ａ、１２ｂとの間の選択比を確保することができる。また、支持体１６の材質として、Ｓｉなどの半導体を用いることにより、第１単結晶半導体層１２ａ、１２ｂが除去された場合においても、半導体による３次元的な立体構造を維持することが可能となる。このため、化学的耐性や機械的ストレス耐性を向上させることが可能となり、再現性の良い安定した素子分離プロセスを実現することができる。なお、支持体１６の材質としては、半導体の他、シリコン酸化膜などの絶縁体を用いるようにしてもよい。
【００２５】
次に、図７および図８に示すように、フォトリソグラフィー技術およびエッチング技術を用いて酸化防止膜１５、犠牲酸化膜１４、第１単結晶半導体層１２ａ、１２ｂおよび第２単結晶半導体層１３ａ、１３ｂをパターニングすることにより、半導体基板１１を露出させる溝Ｍ２を溝Ｍ１と直交する方向に沿って厚膜化ＢＯＸ層領域Ｒ２に形成する。なお、半導体基板１１を露出させる場合、半導体基板１１の表面でエッチングを止めるようにしてもよいし、半導体基板１１をオーバーエッチングして半導体基板１１に凹部を形成するようにしてもよい。また、溝Ｍ２の配置位置は、単結晶半導体層１３ｂの素子分離領域に対応させることができる。
【００２６】
次に、図９および図１０に示すように、フォトリソグラフィー技術およびエッチング技術を用いて酸化防止膜１５、犠牲酸化膜１４、第１単結晶半導体層１２ｂおよび第２単結晶半導体層１３ｂをパターニングすることにより、第２単結晶半導体層１３ａを露出させる溝Ｍ３を溝Ｍ１と直交する方向に沿って薄膜化ＢＯＸ層領域Ｒ３に形成する。なお、第２単結晶半導体層１３ａを露出させる場合、第２単結晶半導体層１３ａの表面でエッチングを止めるようにしてもよいし、第２単結晶半導体層１３ａをオーバーエッチングして第２単結晶半導体層１３ａに凹部を形成するようにしてもよい。また、溝Ｍ３の配置位置は、単結晶半導体層１３ｂの素子分離領域に対応させることができる。
【００２７】
また、第２単結晶半導体層１３ａの表面を露出させる代わりに、第１単結晶半導体層１２ｂの表面でエッチングを止めるようにしてもよいし、第１単結晶半導体層１２ｂをオーバーエッチングして第１単結晶半導体層１２ｂの途中までエッチングするようにしてもよい。ここで、第１単結晶半導体層１２ｂのエッチングを途中で止めることにより、溝Ｍ３内の第２単結晶半導体層１３ａの表面が露出されることを防止することができる。このため、第１単結晶半導体層１２ａ、１２ｂをエッチング除去する際に、溝Ｍ３内の第２単結晶半導体層１３ａがエッチング液またはエッチングガスに晒される時間を減らすことが可能となり、溝Ｍ３内の第２単結晶半導体層１３ａのオーバーエッチングを抑制することができる。
【００２８】
次に、図１１および図１２に示すように、溝Ｍ２を介してエッチングガスまたはエッチング液を第１単結晶半導体層１２ａ、１２ｂに接触させるとともに、溝Ｍ３を介してエッチングガスまたはエッチング液を第１単結晶半導体層１２ｂに接触させることにより、厚膜化ＢＯＸ層領域Ｒ２の第１単結晶半導体層１２ａ、１２ｂをエッチング除去するとともに、薄膜化ＢＯＸ層領域Ｒ３の第１単結晶半導体層１２ｂをエッチング除去する。そして、厚膜化ＢＯＸ層領域Ｒ２では、半導体基板１１と第２単結晶半導体層１３ａとの間ならびに第２単結晶半導体層１３ａ、１３ｂ間に空洞部１７を形成するとともに、薄膜化ＢＯＸ層領域Ｒ３では、第２単結晶半導体層１３ａ、１３ｂ間に空洞部１７を形成する。
【００２９】
ここで、溝Ｍ１内に支持体１６を設けることにより、第１単結晶半導体層１２ａ、１２ｂが除去された場合においても、第２単結晶半導体層１３ａ、１３ｂを半導体基板１１上で支持することが可能となるとともに、溝Ｍ１とは別に溝Ｍ２、Ｍ３を設けることにより、第２単結晶半導体層１３ａ、１３ｂ下にそれぞれ配置された第１単結晶半導体層１２ａ、１２ｂにエッチングガスまたはエッチング液を接触させることが可能となる。このため、第２単結晶半導体層１３ａ、１３ｂの結晶品質を損なうことなく、半導体基板１１と第２単結晶半導体層１３ａとの間ならびに第２単結晶半導体層１３ａ、１３ｂ間に空洞部１７を形成することができる。
【００３０】
また、薄膜化ＢＯＸ層領域Ｒ３では、第１単結晶半導体層１２ａ上に第２単結晶半導体層１３ａが残るように溝Ｍ３の深さを設定することにより、第１単結晶半導体層１２ａがエッチング除去されることを防止することができ、半導体基板１１と第２単結晶半導体層１３ａとの間に空洞部１７が形成されないようにすることができる。このため、第２単結晶半導体層１３ａ、１３ｂの熱酸化を行う時に、厚膜化ＢＯＸ層領域Ｒ２の第２単結晶半導体層１３ａを上下から熱酸化させるとともに、薄膜化ＢＯＸ層領域Ｒ３の第２単結晶半導体層１３ａを上から熱酸化させることが可能となる。この結果、薄膜化ＢＯＸ層領域Ｒ３の第２単結晶半導体層１３ａを残したままで、厚膜化ＢＯＸ層領域Ｒ２の第２単結晶半導体層１３ａを消失させることが可能となり、厚膜化ＢＯＸ層領域Ｒ２と薄膜化ＢＯＸ層領域Ｒ３とでＢＯＸ層の膜厚を異ならせることができる。
【００３１】
なお、半導体基板１１、第２単結晶半導体層１３ａ、１３ｂおよび支持体１６がＳｉ、第１単結晶半導体層１２ａ、１２ｂがＳｉＧｅの場合、第１単結晶半導体層１２ａ、１２ｂのエッチング液としてフッ硝酸を用いることが好ましい。これにより、ＳｉとＳｉＧｅの選択比として１：１０００〜１００００程度を得ることができ、半導体基板１１、第２単結晶半導体層１３ａ、１３ｂおよび支持体１６のオーバーエッチングを抑制しつつ、第１単結晶半導体層１２ａ、１２ｂを除去することが可能となる。
【００３２】
次に、図１３および図１４に示すように、厚膜化ＢＯＸ層領域Ｒ２の第２単結晶半導体層１３ａが消失するまで、半導体基板１１、第２単結晶半導体層１３ａ、１３ｂおよび支持体１６の熱酸化を行うことにより、第２単結晶半導体層１３ｂ下に絶縁層１８を形成する。ここで、厚膜化ＢＯＸ層領域Ｒ２の第２単結晶半導体層１３ａを消失させることにより、厚膜化ＢＯＸ層領域Ｒ２では、第２単結晶半導体層１３ａと半導体基板１１との間を絶縁層１８で埋め尽くすことが可能となる。一方、薄膜化ＢＯＸ層領域Ｒ３では、厚膜化ＢＯＸ層領域Ｒ２の第２単結晶半導体層１３ａが消失するまで熱酸化を行った場合においても、第１単結晶半導体層１２ａおよび第２単結晶半導体層１３ａの一部を残すことが可能となる。
【００３３】
このため、第２単結晶半導体層１３ｂの結晶品質を維持しつつ、厚膜化ＢＯＸ層領域Ｒ２と薄膜化ＢＯＸ層領域Ｒ３とで第２単結晶半導体層１３ｂ下の絶縁層１８の膜厚を異ならせることができる。このため、半導体素子の用途に適するようにＢＯＸ層の膜厚を設定することを可能としつつ、互いに用途の異なる半導体素子を同一の半導体基板１１上に形成することができる。
【００３４】
また、エピタキシャル成長時の第２単結晶半導体層１３ｂの膜厚および第２単結晶半導体層１３ｂの熱酸化時に形成された絶縁層１８の膜厚によって、素子分離後の第２単結晶半導体層１３ｂの膜厚を規定することができる。このため、第２単結晶半導体層１３ｂの膜厚を精度よく制御することができ、第２単結晶半導体層１３ｂの膜厚のバラツキを低減させることを可能としつつ、厚膜化ＢＯＸ層領域Ｒ２と薄膜化ＢＯＸ層領域Ｒ３とで第２単結晶半導体層１３ｂ下の絶縁層１８の膜厚を異ならせることができる。また、第２単結晶半導体層１３ｂ上に酸化防止膜１５を設けることで、第２単結晶半導体層１３ｂの表面が熱酸化されることを防止しつつ、第２単結晶半導体層１３ｂ下に絶縁層１８を形成することが可能となる。
【００３５】
また、空洞部１７が埋め込まれるようにして絶縁層１８を形成することにより、絶縁層１８を素子分離領域間に自己整合的に配置することが可能となる。このため、厚膜化ＢＯＸ層領域Ｒ２と薄膜化ＢＯＸ層領域Ｒ３との間でＢＯＸ層の欠落や重複を防止することを可能としつつ、半導体素子の用途ごとにＢＯＸ層の膜厚を異ならせることが可能となり、半導体素子の高集積化および高信頼性化を図ることができる。
【００３６】
なお、絶縁層１８を形成した後、高温アニールを行う。これにより、絶縁層１８をリフローさせることが可能となり、絶縁層１８のストレスを緩和させることが可能となるとともに、界面準位を減らすことができる。
次に、図１５および図１６に示すように、ＣＶＤなどの方法により、絶縁層１８が側壁に形成された溝Ｍ１〜Ｍ３内が埋め込まれるようにして、第２単結晶半導体層上に絶縁層を堆積する。そして、ＣＭＰ（化学的機械的研磨）などの方法を用いて絶縁層を平坦化することにより、第２単結晶半導体層の表面を露出させ、埋め込み絶縁層１９を溝Ｍ１〜Ｍ３内に形成する。なお、埋め込み絶縁層１９としては、例えば、ＳｉＯ2またはＳｉ3Ｎ4などを用いることができる。
【００３７】
次に、図１７および図１８に示すように、無ＢＯＸ層領域Ｒ１において、第２単結晶半導体層１３ｂにイオン注入を選択的に行うことにより不純物拡散層２２ｃを形成し、無ＢＯＸ層領域Ｒ１に保護ダイオードを形成する。
また、厚膜化ＢＯＸ層領域Ｒ２および薄膜化ＢＯＸ層領域Ｒ３において、第２単結晶半導体層１３ｂの表面の熱酸化を行うことにより、第２単結晶半導体層１３ｂ上にゲート絶縁膜２０ａ、２０ｂをそれぞれ形成する。そして、ＣＶＤなどの方法により、ゲート絶縁膜２０ａ、２０ｂが形成された第２単結晶半導体層１３ｂ上に多結晶シリコン層を形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて、多結晶シリコン膜のパターニングを行うことにより、第２単結晶半導体層１３ｂ上にゲート電極２１ａ、２１ｂを形成する。そして、ゲート電極２１ａ、２１ｂをマスクとして、不純物のイオン注入を第２単結晶半導体層１３ｂに行うことにより、ゲート電極２１ａ、２１ｂの側方にそれぞれ配置されたソース／ドレイン層２２ａ、２２ｂを第２単結晶半導体層１３ｂに形成する。
【００３８】
これにより、薄膜化ＢＯＸ層領域Ｒ３では、高速・低パワー半導体素子の実行チャネル長が０．１μｍ以下の時、第２単結晶半導体層１３ｂの膜厚を５０ｎｍ以下にするとともに、ＢＯＸ層の膜厚を１０−１００ｎｍに薄膜化することが可能となり、短チャネル効果が抑制された完全空乏型ＳＯＩトランジスタを形成することができる。
また、厚膜化ＢＯＸ層領域Ｒ２では、ＢＯＸ層の膜厚を厚膜化することが可能となり、ＢＯＸ層の破壊耐圧やバックチャネル閾値耐圧を確保することを可能として、高性能化かつ高信頼性化された高耐圧トランジスタを形成することができる。
【００３９】
さらに、無ＢＯＸ層領域Ｒ１では、ＢＯＸ層を省略することができ、半導体素子の性能および信頼性を維持することを可能としつつ、大きな電流が流れる半導体素子を形成することができる。なお、無ＢＯＸ層領域Ｒ１には、保護ダイオードの他、バイポーラトランジスタを形成することが好ましい。
【図面の簡単な説明】
【００４０】
【図１】一実施形態に係る半導体装置の製造方法を示す平面図および断面図。
【図２】一実施形態に係る半導体装置の製造方法を示す断面図。
【図３】一実施形態に係る半導体装置の製造方法を示す平面図および断面図。
【図４】一実施形態に係る半導体装置の製造方法を示す断面図。
【図５】一実施形態に係る半導体装置の製造方法を示す平面図および断面図。
【図６】一実施形態に係る半導体装置の製造方法を示す断面図。
【図７】一実施形態に係る半導体装置の製造方法を示す平面図および断面図。
【図８】一実施形態に係る半導体装置の製造方法を示す断面図。
【図９】一実施形態に係る半導体装置の製造方法を示す平面図および断面図。
【図１０】一実施形態に係る半導体装置の製造方法を示す断面図。
【図１１】一実施形態に係る半導体装置の製造方法を示す平面図および断面図。
【図１２】一実施形態に係る半導体装置の製造方法を示す断面図。
【図１３】一実施形態に係る半導体装置の製造方法を示す平面図および断面図。
【図１４】一実施形態に係る半導体装置の製造方法を示す断面図。
【図１５】一実施形態に係る半導体装置の製造方法を示す平面図および断面図。
【図１６】一実施形態に係る半導体装置の製造方法を示す断面図。
【図１７】一実施形態に係る半導体装置の製造方法を示す平面図および断面図。
【図１８】一実施形態に係る半導体装置の製造方法を示す断面図。
【符号の説明】
【００４１】
Ｒ１ 無ＢＯＸ層領域、Ｒ２ 厚膜化ＢＯＸ層領域、Ｒ３ 薄膜化ＢＯＸ層領域、１１ 半導体基板、１２ａ、１２ｂ 第１単結晶半導体層、１３ａ、１３ｂ 第２単結晶半導体層、１４ 犠牲酸化膜、１５ 酸化防止膜、Ｍ１、Ｍ２、Ｍ３ 素子分離用溝、１６ 支持体、１７ 空洞部、１８ 酸化膜、１９ 埋め込み絶縁層、２０ａ、２０ｂ ゲート絶縁膜、２１ａ、２１ｂ ゲート電極、２２ａ、２２ｂ ソース／ドレイン層、２２ｃ 不純物拡散層
【技術分野】
【０００１】
本発明は半導体基板、半導体装置、半導体基板の製造方法および半導体装置の製造方法に関し、特に、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板上に形成された電界効果型トランジスタに適用して好適なものである。
【背景技術】
【０００２】
ＳＯＩ基板上に形成された電界効果型トランジスタは、素子分離の容易性、ラッチアップフリー、ソース／ドレイン接合容量が小さいなどの点から、その有用性が注目されている。
また、例えば、特許文献１には、数百Ｖ程度のドレイン耐圧を持つ高耐圧電界効果トランジスタをＳＯＩ基板上に形成する方法が開示されている。また、特許文献２には、サブミクロン程度に微細化された電界効果トランジスタをＳＯＩ基板上に形成する方法が開示されている。
【０００３】
ここで、用途の異なる半導体素子では、最適なＳＯＩ層の膜厚やＢＯＸ層の膜厚が異なっている。すなわち、数百Ｖ程度のドレイン耐圧を持つ高耐圧電界効果トランジスタでは、ＢＯＸ層の破壊耐圧やバックチャネル閾値耐圧を確保するため、ＢＯＸ層を厚膜化する必要があり、ＢＯＸ層の膜厚はμｍオーダーとなる。例えば、５０Ｖのドレイン耐圧を持つ高耐圧電界効果トランジスタでは、ＢＯＸ層の膜厚は数百ｎｍ程度、５００Ｖのドレイン耐圧を持つ高耐圧電界効果トランジスタでは、ＢＯＸ層の膜厚は数μｍ程度だけ必要となる。
【０００４】
一方、サブミクロン程度に微細化された電界効果トランジスタでは、短チャネル効果による閾値低下を抑制するため、ＢＯＸ層を薄膜化する必要があり、ＢＯＸ層の膜厚は数百オングストロームオーダーとなる。例えば、実行チャネル長が０．１μｍ以下になると、ＳＯＩ層の膜厚を５０ｎｍ以下にするとともに、ＢＯＸ層の膜厚を５０〜１００ｎｍに設定する必要がある。
【０００５】
一方、ユピキタス社会の到来に伴って、情報携帯機器の小型化、低消費電力化、多機能化、大容量化を一層促進するために、様々の耐圧を持つデバイスやデジタルとアナログのデバイスを１チップ上に混載することが可能なＳＯＣ（Ｓｙｓｔｅｍ Ｏｎ Ｃｈｉｐ）技術が注目されている。
また、特許文献３には、ＳＯＩ基板上でＳＯＣを実現できるようにするため、半導体基板の主面から異なる深さに絶縁膜を埋め込むことで、用途の異なる半導体素子をその用途に適した厚みを有する活性層内に形成する方法が開示されている。
【特許文献１】特開平７−２１１９１７号公報
【特許文献２】特開２００３−１５８０９１号公報
【特許文献３】特開２００２−２９９５９１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１〜３に開示された方法では、ＢＯＸ層の膜厚はＳＯＩ基板で一定に保たれる。このため、用途の異なる半導体素子をＳＯＩ基板上に形成するには、用途ごとに半導体素子を別々のＳＯＩ基板上に作り分ける必要があり、ＳＯＣを実現する上での障害になるという問題があった。
そこで、本発明の目的は、互いに異なる膜厚を有する絶縁層上に半導体層を形成することが可能な半導体基板、半導体装置、半導体基板の製造方法および半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００７】
上述した課題を解決するために、本発明の一態様に係る半導体基板によれば、半導体基材と、前記半導体基材上に形成された互いに異なる膜厚を有する絶縁層と、前記絶縁層上に形成された半導体層とを備えることを特徴とする。
これにより、半導体素子の用途に適するようにＢＯＸ層の膜厚を設定することを可能としつつ、互いに用途の異なる半導体素子を同一のＳＯＩ基板上に形成することができる。このため、短チャネル効果を抑制することを可能としつつ、電界効果トランジスタを微細化することが可能となるとともに、ＢＯＸ層の破壊耐圧やバックチャネル閾値耐圧を確保することを可能としつつ、高耐圧電界効果トランジスタを同一のＳＯＩ基板上に形成することができる。このため、システム・オン・チップを同一のＳＯＩ基板上で実現することが可能となり、半導体装置の小型化、低消費電力化、多機能化および大容量化を促進することができる。
【０００８】
また、本発明の一態様に係る半導体基板によれば、前記半導体層は同一の膜厚を有する単結晶半導体層であることを特徴とする。
これにより、互いに用途の異なる半導体素子を単結晶半導体層上に形成することが可能となり、半導体素子の特性を向上させることを可能としつつ、システム・オン・チップを同一のＳＯＩ基板上で実現することが可能となる。
【０００９】
また、本発明の一態様に係る半導体装置によれば、半導体基板と、前記半導体基板上に形成された互いに異なる膜厚を有する絶縁層と、前記絶縁層上に形成された半導体層と、前記半導体層に形成された互いに用途の異なる半導体素子とを備えることを特徴とする。
これにより、半導体素子を用途ごとに別々のＳＯＩ基板上に作り分けることなく、それぞれ最適な膜厚を有するＢＯＸ層上に用途の異なる半導体素子を形成することを可能となり、システム・オン・チップの高性能化を図ることができる。
【００１０】
また、本発明の一態様に係る半導体装置によれば、半導体基板と、前記半導体基板上の一部領域に形成された互いに異なる膜厚を有する絶縁層と、前記絶縁層上に形成された半導体層と、前記半導体基板と前記半導体層とに形成された互いに用途の異なる半導体素子とを備えることを特徴とする。
また、本発明の一態様に係る半導体装置によれば、前記半導体層を水平方向に素子分離する素子分離領域をさらに備え、前記絶縁層は前記素子分離領域間に自己整合的に配置されていることを特徴とする。
【００１１】
これにより、ＢＯＸ層の欠落や重複を防止することを可能としつつ、半導体素子の用途ごとにＢＯＸ層の膜厚を異ならせることが可能となる。このため、互いに用途の異なる半導体素子を同一のＳＯＩ基板上に形成することを可能としつつ、半導体素子の高集積化および高信頼性化を図ることができる。
また、本発明の一態様に係る半導体装置によれば、前記互いに異なる膜厚を有する絶縁層のうち、膜厚の薄い方の絶縁層上に形成された半導体層には、低電圧駆動される電界効果型トランジスタが配置され、膜厚の厚い方の絶縁層上に形成された半導体層には、高電圧駆動される電界効果型トランジスタが配置され、前記半導体基板との間に絶縁層のない半導体層には、保護ダイオードまたはバイポートランジスタが配置されていることを特徴とする。
【００１２】
これにより、高速・低パワー半導体素子では、実行チャネル長が０．１μｍ以下の時、半導体層の膜厚を５０ｎｍ以下にするとともに、ＢＯＸ層の膜厚を１０−１００ｎｍに薄膜化することが可能となり、短チャネル効果が抑制されるとともに、高性能化かつ高信頼性化された微細トランジスタを提供することができる。また、高い電圧負荷がかかるトランジスタでは、ＢＯＸ層の膜厚を厚膜化することが可能となり、ＢＯＸ層の破壊耐圧やバックチャネル閾値耐圧を確保することを可能として、高性能化かつ高信頼性化された高耐圧トランジスタを提供することができる。さらに、大きな電流が流れる半導体素子では、ＢＯＸ層を省略することができ、大きな電流が流れる半導体素子の性能および信頼性を維持することができる。
【００１３】
また、本発明の一態様に係る半導体基板の製造方法によれば、第１半導体層よりもエッチング時の選択比が小さな第２半導体層が前記第１半導体層上に積層された積層構造を半導体基材上に複数層形成する工程と、前記第１半導体層および前記第２半導体層を貫通して前記半導体基材を露出させる第１溝を形成する工程と、前記半導体基材上で前記第２半導体層を支持する支持体を前記第１溝内の前記第１半導体層および第２半導体層の側壁に形成する工程と、前記支持体が側壁に形成された前記第１半導体層の少なくとも一部を前記第２半導体層から露出させる第２溝を、前記第１溝で区分けされた第１領域に形成する工程と、前記第２溝にて露出させられた第１半導体層よりも上層の第１半導体層の少なくとも一部を前記第２半導体層から露出させる第３溝を、前記第１溝で区分けされた第２領域に形成する工程と、前記第２溝および第３溝を介して前記第１半導体層を選択的にエッチングすることにより、前記第２半導体層の間に空洞部を形成する工程と、前記空洞部で上下を挟まれた第２半導体層が消失するまで前記第２半導体層の熱酸化を行うことにより、最上層の第２半導体層下に配置された互いに異なる膜厚を有する絶縁層を形成する工程とを備えることを特徴とする。
【００１４】
これにより、第１溝内に形成された支持体を介して、第２半導体層を半導体基材上で支持することが可能となるとともに、第２半導体層から露出する第１半導体層の層数を第１領域と第２領域とで異ならせることを可能としつつ、第２溝および第３溝を介して、第１半導体層にエッチングガスまたはエッチング液を接触させることが可能となる。このため、第２半導体層を半導体基材上で安定して支持することを可能としつつ、第２半導体層間に挟まれた第１半導体層を除去することが可能となるとともに、第２半導体層間において除去される第１半導体層の層数を第１領域と第２領域とで異ならせることが可能となる。この結果、第２半導体層間に挟まれた第１半導体層を除去した後に熱酸化される第２半導体層の層数を第１領域と第２領域とで異ならせることが可能となり、最上層の第２半導体層の品質を損なうことなく、最上層の第２半導体層下に配置された絶縁層の膜厚を異ならせることができる。
【００１５】
また、本発明の一態様に係る半導体基板の製造方法によれば、前記第２半導体層および前記支持体は単結晶Ｓｉ、前記第１半導体層は単結晶ＳｉＧｅであることを特徴とする。
これにより、第２半導体層、支持体および第１半導体層間の格子整合をとることを可能としつつ、第２半導体層および支持体よりも第１半導体層のエッチング時の選択比を大きくすることが可能となる。このため、結晶品質の良い第２半導体層を第１半導体層上に形成することが可能となるとともに、支持体を第１溝内に安定して形成することが可能となり、第２半導体層の品質を損なうことなく、膜厚が互いに異なるＢＯＸ層を同一の半導体基板に形成することができる。
【００１６】
また、本発明の一態様に係る半導体装置の製造方法によれば、第１半導体層よりもエッチング時の選択比が小さな第２半導体層が前記第１半導体層上に積層された積層構造を半導体基板上に複数層形成する工程と、前記第１半導体層および前記第２半導体層を貫通して前記半導体基板を露出させる第１溝を形成する工程と、前記半導体基板上で前記第２半導体層を支持する支持体を前記第１溝内の前記第１半導体層および第２半導体層の側壁に形成する工程と、前記支持体が側壁に形成された前記第１半導体層の少なくとも一部を前記第２半導体層から露出させる第２溝を、前記第１溝で区分けされた第１領域に形成する工程と、前記第２溝にて露出させられた第１半導体層よりも上層の第１半導体層の少なくとも一部を前記第２半導体層から露出させる第３溝を、前記第１溝で区分けされた第２領域に形成する工程と、前記第２溝および第３溝を介して前記第１半導体層を選択的にエッチングすることにより、前記第２半導体層の間に空洞部を形成する工程と、前記空洞部で上下を挟まれた第２半導体層が消失するまで前記第２半導体層の熱酸化を行うことにより、最上層の第２半導体層下に配置された互いに異なる膜厚を有する絶縁層を形成する工程と、互いに用途の異なる半導体素子を前記最上層の第２半導体層に形成する工程とを備えることを特徴とする。
【００１７】
これにより、最上層の第２半導体層の品質を損なうことなく、最上層の第２半導体層下に配置された絶縁層の膜厚を異ならせることが可能となるとともに、素子分離領域間に絶縁層を自己整合的に配置することができる。このため、ＢＯＸ層の欠落や重複を防止することを可能としつつ、半導体素子の用途ごとにＢＯＸ層の膜厚を異ならせることが可能となるとともに、互いに用途の異なる半導体素子を単結晶半導体層上に形成することが可能となり、システム・オン・チップの小型化、低消費電力化、多機能化、大容量化および高信頼性化を図ることが可能となる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の実施形態に係る半導体装置およびその製造方法について図面を参照しながら説明する。
図１〜図１８は、本発明の一実施形態に係る半導体装置の製造方法を示す平面図および断面図である。
図１および図２において、半導体基板１１上には、第１単結晶半導体層１２ａ、１２ｂおよび第２単結晶半導体層１３ａ、１３ｂが交互に積層されている。なお、半導体基板１１、第１単結晶半導体層１２ａ、１２ｂおよび第２単結晶半導体層１３ａ、１３ｂの材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮ、ＳｉＣなどを用いることができる。
【００１９】
ここで、第１単結晶半導体層１２ａ、１２ｂは、半導体基板１１および第２単結晶半導体層１３ａ、１３ｂよりもエッチング時の選択比が大きな材質を用いることができる。特に、半導体基板１１がＳｉの場合、第１単結晶半導体層１２ａ、１２ｂとしてＳｉＧｅ、第２単結晶半導体層１３ａ、１３ｂとしてＳｉを用いることが好ましい。これにより、第１単結晶半導体層１２ａ、１２ｂと第２単結晶半導体層１３ａ、１３ｂとの間の格子整合をとることを可能としつつ、第１単結晶半導体層１２ａ、１２ｂと第２単結晶半導体層１３ａ、１３ｂとの間の選択比を確保することができる。
【００２０】
なお、半導体基板１１には、無ＢＯＸ層領域Ｒ１、厚膜化ＢＯＸ層領域Ｒ２および薄膜化ＢＯＸ層領域Ｒ３を設けることができる。そして、無ＢＯＸ層領域Ｒ１には、保護ダイオードまたはバイポートランジスタを形成し、厚膜化ＢＯＸ層領域Ｒ２には、高電圧駆動される電界効果型トランジスタを形成し、薄膜化ＢＯＸ層領域Ｒ３には、低電圧駆動される電界効果型トランジスタを形成することができる。
【００２１】
そして、第２単結晶半導体層１３ｂの熱酸化により第２単結晶半導体層１３ｂの表面に犠牲酸化膜１４を形成する。そして、ＣＶＤなどの方法により、犠牲酸化膜１４上の全面に酸化防止膜１５を形成する。なお、酸化防止膜１５としては、例えば、シリコン窒化膜を用いることができる。
次に、図３および図４に示すように、フォトリソグラフィー技術およびエッチング技術を用いて、酸化防止膜１５、犠牲酸化膜１４、第１単結晶半導体層１２ａ、１２ｂおよび第２単結晶半導体層１３ａ、１３ｂをパターニングすることにより、半導体基板１１を露出させる溝Ｍ１を所定の方向に沿って形成する。
【００２２】
なお、半導体基板１１を露出させる場合、半導体基板１１の表面でエッチングを止めるようにしてもよいし、半導体基板１１をオーバーエッチングして半導体基板１１に凹部を形成するようにしてもよい。また、溝Ｍ１の配置位置は、無ＢＯＸ層領域Ｒ１、厚膜化ＢＯＸ層領域Ｒ２および薄膜化ＢＯＸ層領域Ｒ３を互いに分離させる素子分離領域の一部に対応させることができる。また、無ＢＯＸ層領域Ｒ１、厚膜化ＢＯＸ層領域Ｒ２および薄膜化ＢＯＸ層領域Ｒ３を互いに分離させるとともに、無ＢＯＸ層領域Ｒ１内がさらに細かく分断されるように、溝Ｍ１の配置するようにしてもよい。
【００２３】
次に、図５および図６に示すように、第１単結晶半導体層１２ａ、１２ｂおよび第２単結晶半導体層１３ａ、１３ｂの側壁に成膜され、第２単結晶半導体層１３ａ、１３ｂを半導体基板１１上で支持する支持体１６を溝Ｍ１内に形成する。なお、第１単結晶半導体層１２ａ、１２ｂおよび第２単結晶半導体層１３ａ、１３ｂの側壁に成膜された支持体１６を形成する場合、半導体のエピタキシャル成長を用いることができる。ここで、半導体のエピタキシャル成長を用いることにより、第１単結晶半導体層１２ａ、１２ｂおよび第２単結晶半導体層１３ａ、１３ｂの側壁ならびに半導体基板１１の表面に支持体１６を選択的に形成することができる。なお、支持体１６の材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮまたはＺｎＳｅなどから選択することができる。特に、半導体基板１１および第２単結晶半導体層１３ａ、１３ｂがＳｉ、第１単結晶半導体層１２ａ、１２ｂがＳｉＧｅの場合、支持体１６の材質としてＳｉを用いることが好ましい。
【００２４】
これにより、支持体１６と第１単結晶半導体層１２ａ、１２ｂとの間の格子整合をとることを可能としつつ、支持体１６と第１単結晶半導体層１２ａ、１２ｂとの間の選択比を確保することができる。また、支持体１６の材質として、Ｓｉなどの半導体を用いることにより、第１単結晶半導体層１２ａ、１２ｂが除去された場合においても、半導体による３次元的な立体構造を維持することが可能となる。このため、化学的耐性や機械的ストレス耐性を向上させることが可能となり、再現性の良い安定した素子分離プロセスを実現することができる。なお、支持体１６の材質としては、半導体の他、シリコン酸化膜などの絶縁体を用いるようにしてもよい。
【００２５】
次に、図７および図８に示すように、フォトリソグラフィー技術およびエッチング技術を用いて酸化防止膜１５、犠牲酸化膜１４、第１単結晶半導体層１２ａ、１２ｂおよび第２単結晶半導体層１３ａ、１３ｂをパターニングすることにより、半導体基板１１を露出させる溝Ｍ２を溝Ｍ１と直交する方向に沿って厚膜化ＢＯＸ層領域Ｒ２に形成する。なお、半導体基板１１を露出させる場合、半導体基板１１の表面でエッチングを止めるようにしてもよいし、半導体基板１１をオーバーエッチングして半導体基板１１に凹部を形成するようにしてもよい。また、溝Ｍ２の配置位置は、単結晶半導体層１３ｂの素子分離領域に対応させることができる。
【００２６】
次に、図９および図１０に示すように、フォトリソグラフィー技術およびエッチング技術を用いて酸化防止膜１５、犠牲酸化膜１４、第１単結晶半導体層１２ｂおよび第２単結晶半導体層１３ｂをパターニングすることにより、第２単結晶半導体層１３ａを露出させる溝Ｍ３を溝Ｍ１と直交する方向に沿って薄膜化ＢＯＸ層領域Ｒ３に形成する。なお、第２単結晶半導体層１３ａを露出させる場合、第２単結晶半導体層１３ａの表面でエッチングを止めるようにしてもよいし、第２単結晶半導体層１３ａをオーバーエッチングして第２単結晶半導体層１３ａに凹部を形成するようにしてもよい。また、溝Ｍ３の配置位置は、単結晶半導体層１３ｂの素子分離領域に対応させることができる。
【００２７】
また、第２単結晶半導体層１３ａの表面を露出させる代わりに、第１単結晶半導体層１２ｂの表面でエッチングを止めるようにしてもよいし、第１単結晶半導体層１２ｂをオーバーエッチングして第１単結晶半導体層１２ｂの途中までエッチングするようにしてもよい。ここで、第１単結晶半導体層１２ｂのエッチングを途中で止めることにより、溝Ｍ３内の第２単結晶半導体層１３ａの表面が露出されることを防止することができる。このため、第１単結晶半導体層１２ａ、１２ｂをエッチング除去する際に、溝Ｍ３内の第２単結晶半導体層１３ａがエッチング液またはエッチングガスに晒される時間を減らすことが可能となり、溝Ｍ３内の第２単結晶半導体層１３ａのオーバーエッチングを抑制することができる。
【００２８】
次に、図１１および図１２に示すように、溝Ｍ２を介してエッチングガスまたはエッチング液を第１単結晶半導体層１２ａ、１２ｂに接触させるとともに、溝Ｍ３を介してエッチングガスまたはエッチング液を第１単結晶半導体層１２ｂに接触させることにより、厚膜化ＢＯＸ層領域Ｒ２の第１単結晶半導体層１２ａ、１２ｂをエッチング除去するとともに、薄膜化ＢＯＸ層領域Ｒ３の第１単結晶半導体層１２ｂをエッチング除去する。そして、厚膜化ＢＯＸ層領域Ｒ２では、半導体基板１１と第２単結晶半導体層１３ａとの間ならびに第２単結晶半導体層１３ａ、１３ｂ間に空洞部１７を形成するとともに、薄膜化ＢＯＸ層領域Ｒ３では、第２単結晶半導体層１３ａ、１３ｂ間に空洞部１７を形成する。
【００２９】
ここで、溝Ｍ１内に支持体１６を設けることにより、第１単結晶半導体層１２ａ、１２ｂが除去された場合においても、第２単結晶半導体層１３ａ、１３ｂを半導体基板１１上で支持することが可能となるとともに、溝Ｍ１とは別に溝Ｍ２、Ｍ３を設けることにより、第２単結晶半導体層１３ａ、１３ｂ下にそれぞれ配置された第１単結晶半導体層１２ａ、１２ｂにエッチングガスまたはエッチング液を接触させることが可能となる。このため、第２単結晶半導体層１３ａ、１３ｂの結晶品質を損なうことなく、半導体基板１１と第２単結晶半導体層１３ａとの間ならびに第２単結晶半導体層１３ａ、１３ｂ間に空洞部１７を形成することができる。
【００３０】
また、薄膜化ＢＯＸ層領域Ｒ３では、第１単結晶半導体層１２ａ上に第２単結晶半導体層１３ａが残るように溝Ｍ３の深さを設定することにより、第１単結晶半導体層１２ａがエッチング除去されることを防止することができ、半導体基板１１と第２単結晶半導体層１３ａとの間に空洞部１７が形成されないようにすることができる。このため、第２単結晶半導体層１３ａ、１３ｂの熱酸化を行う時に、厚膜化ＢＯＸ層領域Ｒ２の第２単結晶半導体層１３ａを上下から熱酸化させるとともに、薄膜化ＢＯＸ層領域Ｒ３の第２単結晶半導体層１３ａを上から熱酸化させることが可能となる。この結果、薄膜化ＢＯＸ層領域Ｒ３の第２単結晶半導体層１３ａを残したままで、厚膜化ＢＯＸ層領域Ｒ２の第２単結晶半導体層１３ａを消失させることが可能となり、厚膜化ＢＯＸ層領域Ｒ２と薄膜化ＢＯＸ層領域Ｒ３とでＢＯＸ層の膜厚を異ならせることができる。
【００３１】
なお、半導体基板１１、第２単結晶半導体層１３ａ、１３ｂおよび支持体１６がＳｉ、第１単結晶半導体層１２ａ、１２ｂがＳｉＧｅの場合、第１単結晶半導体層１２ａ、１２ｂのエッチング液としてフッ硝酸を用いることが好ましい。これにより、ＳｉとＳｉＧｅの選択比として１：１０００〜１００００程度を得ることができ、半導体基板１１、第２単結晶半導体層１３ａ、１３ｂおよび支持体１６のオーバーエッチングを抑制しつつ、第１単結晶半導体層１２ａ、１２ｂを除去することが可能となる。
【００３２】
次に、図１３および図１４に示すように、厚膜化ＢＯＸ層領域Ｒ２の第２単結晶半導体層１３ａが消失するまで、半導体基板１１、第２単結晶半導体層１３ａ、１３ｂおよび支持体１６の熱酸化を行うことにより、第２単結晶半導体層１３ｂ下に絶縁層１８を形成する。ここで、厚膜化ＢＯＸ層領域Ｒ２の第２単結晶半導体層１３ａを消失させることにより、厚膜化ＢＯＸ層領域Ｒ２では、第２単結晶半導体層１３ａと半導体基板１１との間を絶縁層１８で埋め尽くすことが可能となる。一方、薄膜化ＢＯＸ層領域Ｒ３では、厚膜化ＢＯＸ層領域Ｒ２の第２単結晶半導体層１３ａが消失するまで熱酸化を行った場合においても、第１単結晶半導体層１２ａおよび第２単結晶半導体層１３ａの一部を残すことが可能となる。
【００３３】
このため、第２単結晶半導体層１３ｂの結晶品質を維持しつつ、厚膜化ＢＯＸ層領域Ｒ２と薄膜化ＢＯＸ層領域Ｒ３とで第２単結晶半導体層１３ｂ下の絶縁層１８の膜厚を異ならせることができる。このため、半導体素子の用途に適するようにＢＯＸ層の膜厚を設定することを可能としつつ、互いに用途の異なる半導体素子を同一の半導体基板１１上に形成することができる。
【００３４】
また、エピタキシャル成長時の第２単結晶半導体層１３ｂの膜厚および第２単結晶半導体層１３ｂの熱酸化時に形成された絶縁層１８の膜厚によって、素子分離後の第２単結晶半導体層１３ｂの膜厚を規定することができる。このため、第２単結晶半導体層１３ｂの膜厚を精度よく制御することができ、第２単結晶半導体層１３ｂの膜厚のバラツキを低減させることを可能としつつ、厚膜化ＢＯＸ層領域Ｒ２と薄膜化ＢＯＸ層領域Ｒ３とで第２単結晶半導体層１３ｂ下の絶縁層１８の膜厚を異ならせることができる。また、第２単結晶半導体層１３ｂ上に酸化防止膜１５を設けることで、第２単結晶半導体層１３ｂの表面が熱酸化されることを防止しつつ、第２単結晶半導体層１３ｂ下に絶縁層１８を形成することが可能となる。
【００３５】
また、空洞部１７が埋め込まれるようにして絶縁層１８を形成することにより、絶縁層１８を素子分離領域間に自己整合的に配置することが可能となる。このため、厚膜化ＢＯＸ層領域Ｒ２と薄膜化ＢＯＸ層領域Ｒ３との間でＢＯＸ層の欠落や重複を防止することを可能としつつ、半導体素子の用途ごとにＢＯＸ層の膜厚を異ならせることが可能となり、半導体素子の高集積化および高信頼性化を図ることができる。
【００３６】
なお、絶縁層１８を形成した後、高温アニールを行う。これにより、絶縁層１８をリフローさせることが可能となり、絶縁層１８のストレスを緩和させることが可能となるとともに、界面準位を減らすことができる。
次に、図１５および図１６に示すように、ＣＶＤなどの方法により、絶縁層１８が側壁に形成された溝Ｍ１〜Ｍ３内が埋め込まれるようにして、第２単結晶半導体層上に絶縁層を堆積する。そして、ＣＭＰ（化学的機械的研磨）などの方法を用いて絶縁層を平坦化することにより、第２単結晶半導体層の表面を露出させ、埋め込み絶縁層１９を溝Ｍ１〜Ｍ３内に形成する。なお、埋め込み絶縁層１９としては、例えば、ＳｉＯ2またはＳｉ3Ｎ4などを用いることができる。
【００３７】
次に、図１７および図１８に示すように、無ＢＯＸ層領域Ｒ１において、第２単結晶半導体層１３ｂにイオン注入を選択的に行うことにより不純物拡散層２２ｃを形成し、無ＢＯＸ層領域Ｒ１に保護ダイオードを形成する。
また、厚膜化ＢＯＸ層領域Ｒ２および薄膜化ＢＯＸ層領域Ｒ３において、第２単結晶半導体層１３ｂの表面の熱酸化を行うことにより、第２単結晶半導体層１３ｂ上にゲート絶縁膜２０ａ、２０ｂをそれぞれ形成する。そして、ＣＶＤなどの方法により、ゲート絶縁膜２０ａ、２０ｂが形成された第２単結晶半導体層１３ｂ上に多結晶シリコン層を形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて、多結晶シリコン膜のパターニングを行うことにより、第２単結晶半導体層１３ｂ上にゲート電極２１ａ、２１ｂを形成する。そして、ゲート電極２１ａ、２１ｂをマスクとして、不純物のイオン注入を第２単結晶半導体層１３ｂに行うことにより、ゲート電極２１ａ、２１ｂの側方にそれぞれ配置されたソース／ドレイン層２２ａ、２２ｂを第２単結晶半導体層１３ｂに形成する。
【００３８】
これにより、薄膜化ＢＯＸ層領域Ｒ３では、高速・低パワー半導体素子の実行チャネル長が０．１μｍ以下の時、第２単結晶半導体層１３ｂの膜厚を５０ｎｍ以下にするとともに、ＢＯＸ層の膜厚を１０−１００ｎｍに薄膜化することが可能となり、短チャネル効果が抑制された完全空乏型ＳＯＩトランジスタを形成することができる。
また、厚膜化ＢＯＸ層領域Ｒ２では、ＢＯＸ層の膜厚を厚膜化することが可能となり、ＢＯＸ層の破壊耐圧やバックチャネル閾値耐圧を確保することを可能として、高性能化かつ高信頼性化された高耐圧トランジスタを形成することができる。
【００３９】
さらに、無ＢＯＸ層領域Ｒ１では、ＢＯＸ層を省略することができ、半導体素子の性能および信頼性を維持することを可能としつつ、大きな電流が流れる半導体素子を形成することができる。なお、無ＢＯＸ層領域Ｒ１には、保護ダイオードの他、バイポーラトランジスタを形成することが好ましい。
【図面の簡単な説明】
【００４０】
【図１】一実施形態に係る半導体装置の製造方法を示す平面図および断面図。
【図２】一実施形態に係る半導体装置の製造方法を示す断面図。
【図３】一実施形態に係る半導体装置の製造方法を示す平面図および断面図。
【図４】一実施形態に係る半導体装置の製造方法を示す断面図。
【図５】一実施形態に係る半導体装置の製造方法を示す平面図および断面図。
【図６】一実施形態に係る半導体装置の製造方法を示す断面図。
【図７】一実施形態に係る半導体装置の製造方法を示す平面図および断面図。
【図８】一実施形態に係る半導体装置の製造方法を示す断面図。
【図９】一実施形態に係る半導体装置の製造方法を示す平面図および断面図。
【図１０】一実施形態に係る半導体装置の製造方法を示す断面図。
【図１１】一実施形態に係る半導体装置の製造方法を示す平面図および断面図。
【図１２】一実施形態に係る半導体装置の製造方法を示す断面図。
【図１３】一実施形態に係る半導体装置の製造方法を示す平面図および断面図。
【図１４】一実施形態に係る半導体装置の製造方法を示す断面図。
【図１５】一実施形態に係る半導体装置の製造方法を示す平面図および断面図。
【図１６】一実施形態に係る半導体装置の製造方法を示す断面図。
【図１７】一実施形態に係る半導体装置の製造方法を示す平面図および断面図。
【図１８】一実施形態に係る半導体装置の製造方法を示す断面図。
【符号の説明】
【００４１】
Ｒ１ 無ＢＯＸ層領域、Ｒ２ 厚膜化ＢＯＸ層領域、Ｒ３ 薄膜化ＢＯＸ層領域、１１ 半導体基板、１２ａ、１２ｂ 第１単結晶半導体層、１３ａ、１３ｂ 第２単結晶半導体層、１４ 犠牲酸化膜、１５ 酸化防止膜、Ｍ１、Ｍ２、Ｍ３ 素子分離用溝、１６ 支持体、１７ 空洞部、１８ 酸化膜、１９ 埋め込み絶縁層、２０ａ、２０ｂ ゲート絶縁膜、２１ａ、２１ｂ ゲート電極、２２ａ、２２ｂ ソース／ドレイン層、２２ｃ 不純物拡散層
【特許請求の範囲】
【請求項１】
半導体基材と、
前記半導体基材上に形成された互いに異なる膜厚を有する絶縁層と、
前記絶縁層上に形成された半導体層とを備えることを特徴とする半導体基板。
【請求項２】
前記半導体層は同一の膜厚を有する単結晶半導体層であることを特徴とする請求項１記載の半導体基板。
【請求項３】
半導体基板と、
前記半導体基板上に形成された互いに異なる膜厚を有する絶縁層と、
前記絶縁層上に形成された半導体層と、
前記半導体層に形成された互いに用途の異なる半導体素子とを備えることを特徴とする半導体装置。
【請求項４】
半導体基板と、
前記半導体基板上の一部領域に形成された互いに異なる膜厚を有する絶縁層と、
前記絶縁層上に形成された半導体層と、
前記半導体基板と前記半導体層とに形成された互いに用途の異なる半導体素子とを備えることを特徴とする半導体装置。
【請求項５】
前記半導体層を水平方向に素子分離する素子分離領域をさらに備え、
前記絶縁層は前記素子分離領域間に自己整合的に配置されていることを特徴とする請求項３または４記載の半導体装置。
【請求項６】
前記互いに異なる膜厚を有する絶縁層のうち、膜厚の薄い方の絶縁層上に形成された半導体層には、低電圧駆動される電界効果型トランジスタが配置され、膜厚の厚い方の絶縁層上に形成された半導体層には、高電圧駆動される電界効果型トランジスタが配置され、前記半導体基板との間に絶縁層のない半導体層には、保護ダイオードまたはバイポートランジスタが配置されていることを特徴とする請求項３乃至５のいずれか１項記載の半導体装置。
【請求項７】
第１半導体層よりもエッチング時の選択比が小さな第２半導体層が前記第１半導体層上に積層された積層構造を半導体基材上に複数層形成する工程と、
前記第１半導体層および前記第２半導体層を貫通して前記半導体基材を露出させる第１溝を形成する工程と、
前記半導体基材上で前記第２半導体層を支持する支持体を前記第１溝内の前記第１半導体層および第２半導体層の側壁に形成する工程と、
前記支持体が側壁に形成された前記第１半導体層の少なくとも一部を前記第２半導体層から露出させる第２溝を、前記第１溝で区分けされた第１領域に形成する工程と、
前記第２溝にて露出させられた第１半導体層よりも上層の第１半導体層の少なくとも一部を前記第２半導体層から露出させる第３溝を、前記第１溝で区分けされた第２領域に形成する工程と、
前記第２溝および第３溝を介して前記第１半導体層を選択的にエッチングすることにより、前記第２半導体層の間に空洞部を形成する工程と、
前記空洞部で上下を挟まれた第２半導体層が消失するまで前記第２半導体層の熱酸化を行うことにより、最上層の第２半導体層下に配置された互いに異なる膜厚を有する絶縁層を形成する工程とを備えることを特徴とする半導体基板の製造方法。
【請求項８】
前記第２半導体層および前記支持体は単結晶Ｓｉ、前記第１半導体層は単結晶ＳｉＧｅであることを特徴とする請求項７記載の半導体基板の製造方法。
【請求項９】
第１半導体層よりもエッチング時の選択比が小さな第２半導体層が前記第１半導体層上に積層された積層構造を半導体基板上に複数層形成する工程と、
前記第１半導体層および前記第２半導体層を貫通して前記半導体基板を露出させる第１溝を形成する工程と、
前記半導体基板上で前記第２半導体層を支持する支持体を前記第１溝内の前記第１半導体層および第２半導体層の側壁に形成する工程と、
前記支持体が側壁に形成された前記第１半導体層の少なくとも一部を前記第２半導体層から露出させる第２溝を、前記第１溝で区分けされた第１領域に形成する工程と、
前記第２溝にて露出させられた第１半導体層よりも上層の第１半導体層の少なくとも一部を前記第２半導体層から露出させる第３溝を、前記第１溝で区分けされた第２領域に形成する工程と、
前記第２溝および第３溝を介して前記第１半導体層を選択的にエッチングすることにより、前記第２半導体層の間に空洞部を形成する工程と、
前記空洞部で上下を挟まれた第２半導体層が消失するまで前記第２半導体層の熱酸化を行うことにより、最上層の第２半導体層下に配置された互いに異なる膜厚を有する絶縁層を形成する工程と、
互いに用途の異なる半導体素子を前記最上層の第２半導体層に形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項１】
半導体基材と、
前記半導体基材上に形成された互いに異なる膜厚を有する絶縁層と、
前記絶縁層上に形成された半導体層とを備えることを特徴とする半導体基板。
【請求項２】
前記半導体層は同一の膜厚を有する単結晶半導体層であることを特徴とする請求項１記載の半導体基板。
【請求項３】
半導体基板と、
前記半導体基板上に形成された互いに異なる膜厚を有する絶縁層と、
前記絶縁層上に形成された半導体層と、
前記半導体層に形成された互いに用途の異なる半導体素子とを備えることを特徴とする半導体装置。
【請求項４】
半導体基板と、
前記半導体基板上の一部領域に形成された互いに異なる膜厚を有する絶縁層と、
前記絶縁層上に形成された半導体層と、
前記半導体基板と前記半導体層とに形成された互いに用途の異なる半導体素子とを備えることを特徴とする半導体装置。
【請求項５】
前記半導体層を水平方向に素子分離する素子分離領域をさらに備え、
前記絶縁層は前記素子分離領域間に自己整合的に配置されていることを特徴とする請求項３または４記載の半導体装置。
【請求項６】
前記互いに異なる膜厚を有する絶縁層のうち、膜厚の薄い方の絶縁層上に形成された半導体層には、低電圧駆動される電界効果型トランジスタが配置され、膜厚の厚い方の絶縁層上に形成された半導体層には、高電圧駆動される電界効果型トランジスタが配置され、前記半導体基板との間に絶縁層のない半導体層には、保護ダイオードまたはバイポートランジスタが配置されていることを特徴とする請求項３乃至５のいずれか１項記載の半導体装置。
【請求項７】
第１半導体層よりもエッチング時の選択比が小さな第２半導体層が前記第１半導体層上に積層された積層構造を半導体基材上に複数層形成する工程と、
前記第１半導体層および前記第２半導体層を貫通して前記半導体基材を露出させる第１溝を形成する工程と、
前記半導体基材上で前記第２半導体層を支持する支持体を前記第１溝内の前記第１半導体層および第２半導体層の側壁に形成する工程と、
前記支持体が側壁に形成された前記第１半導体層の少なくとも一部を前記第２半導体層から露出させる第２溝を、前記第１溝で区分けされた第１領域に形成する工程と、
前記第２溝にて露出させられた第１半導体層よりも上層の第１半導体層の少なくとも一部を前記第２半導体層から露出させる第３溝を、前記第１溝で区分けされた第２領域に形成する工程と、
前記第２溝および第３溝を介して前記第１半導体層を選択的にエッチングすることにより、前記第２半導体層の間に空洞部を形成する工程と、
前記空洞部で上下を挟まれた第２半導体層が消失するまで前記第２半導体層の熱酸化を行うことにより、最上層の第２半導体層下に配置された互いに異なる膜厚を有する絶縁層を形成する工程とを備えることを特徴とする半導体基板の製造方法。
【請求項８】
前記第２半導体層および前記支持体は単結晶Ｓｉ、前記第１半導体層は単結晶ＳｉＧｅであることを特徴とする請求項７記載の半導体基板の製造方法。
【請求項９】
第１半導体層よりもエッチング時の選択比が小さな第２半導体層が前記第１半導体層上に積層された積層構造を半導体基板上に複数層形成する工程と、
前記第１半導体層および前記第２半導体層を貫通して前記半導体基板を露出させる第１溝を形成する工程と、
前記半導体基板上で前記第２半導体層を支持する支持体を前記第１溝内の前記第１半導体層および第２半導体層の側壁に形成する工程と、
前記支持体が側壁に形成された前記第１半導体層の少なくとも一部を前記第２半導体層から露出させる第２溝を、前記第１溝で区分けされた第１領域に形成する工程と、
前記第２溝にて露出させられた第１半導体層よりも上層の第１半導体層の少なくとも一部を前記第２半導体層から露出させる第３溝を、前記第１溝で区分けされた第２領域に形成する工程と、
前記第２溝および第３溝を介して前記第１半導体層を選択的にエッチングすることにより、前記第２半導体層の間に空洞部を形成する工程と、
前記空洞部で上下を挟まれた第２半導体層が消失するまで前記第２半導体層の熱酸化を行うことにより、最上層の第２半導体層下に配置された互いに異なる膜厚を有する絶縁層を形成する工程と、
互いに用途の異なる半導体素子を前記最上層の第２半導体層に形成する工程とを備えることを特徴とする半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【公開番号】特開２００６−４１４１７（Ｐ２００６−４１４１７Ａ）
【公開日】平成１８年２月９日（２００６．２．９）
【国際特許分類】
【出願番号】特願２００４−２２２８８１（Ｐ２００４−２２２８８１）
【出願日】平成１６年７月３０日（２００４．７．３０）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
【公開日】平成１８年２月９日（２００６．２．９）
【国際特許分類】
【出願日】平成１６年７月３０日（２００４．７．３０）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
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