半導体装置の製造方法
【課題】格子定数が異なる複数種類の半導体素子やスピン機能素子を同一の基板上の同一の層上に混載することが可能な半導体装置の製造方法を提供しようとする。
【解決手段】シリコン基板上に絶縁膜を形成する工程と、前記絶縁膜に開口部を設け、前記シリコン基板の一部を露出させる工程と、前記露出したシリコン基板及び前記絶縁膜上にＧｅを含むアモルファスの第１の半導体層を形成する工程と、前記第１の半導体層を第１の方向に延伸した構造に加工する工程と、前記第１の方向に延伸した第１の半導体層に熱処理を加えて、前記開口部から離れるにしたがってＳｉの濃度が減少する第１のＳｉ1-ｘＧｅｘ（０≦ｘ≦１）層を形成する工程と、を含む。
【解決手段】シリコン基板上に絶縁膜を形成する工程と、前記絶縁膜に開口部を設け、前記シリコン基板の一部を露出させる工程と、前記露出したシリコン基板及び前記絶縁膜上にＧｅを含むアモルファスの第１の半導体層を形成する工程と、前記第１の半導体層を第１の方向に延伸した構造に加工する工程と、前記第１の方向に延伸した第１の半導体層に熱処理を加えて、前記開口部から離れるにしたがってＳｉの濃度が減少する第１のＳｉ1-ｘＧｅｘ（０≦ｘ≦１）層を形成する工程と、を含む。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、ユビキタス情報化社会の実現を目指して、例えば携帯電話をはじめとする各種の情報通信機器や情報端末に対して小型化、高機能化、多機能化、あるいはパーソナル化といった様々な要求が強まりつつある。また、これと並行して、情報通信機器や情報端末に対しては、例えば情報処理速度の高速化、取り扱い可能な情報の多様化および大容量化、あるいは低消費電力化等の要求も強まっている。
【０００３】
このような要求に応じて、半導体素子の微細化や集積回路の高集積化は、Ｓｉ−ＬＳＩ技術と称されるシリコン（Ｓｉ）を材料の中核とする半導体製造技術において、いわゆるスケーリングを主たる指導原理として実現されている。しかし、スケーリングにも限界があり、スケーリングを超えた新たな指導原理が求められている。
【０００４】
その一つとして、Ｓｉに比べて、キャリアの移動度が高い新材料、例えばＧｅ、ＳｉＧｅや、歪みＳｉ、歪みＳｉＧｅ、歪みＧｅが注目されている。これらの新材料を用いてＬＳｉの動作速度を向上させたり、Ｓｉ基板上にバッファ層としてのＧｅ層を形成し、このＧｅ層を介してＳｉ基板上に光機能を有するＧａＡｓ層を結晶成長させる研究も行われている（例えば非特許文献１〜４参照）。
【０００５】
さらに、ＳｉとＧｅと間の格子定数を持つ材料をＳｉ基板上に成長させる技術として、特許文献１のように成長させたい材料と同じ格子定数を有するＳｉ1-ｘＧｅｘをＳｉ基板上に形成させた後、所望の材料をそのＳｉ1-ｘＧｅｘ上にエピタキシャル成長させる方法がある。ただし、異なった格子定数を有する材料を形成するためには、異なったＧｅ濃度を有するＳｉ1-ｘＧｅｘを形成する必要がある。しかしながらこれまでに、同一平面に異なったＧｅ濃度を有するＳｉ1-ｘＧｅｘを形成する技術はなく、異なった格子定数を有する材料を形成するためには、それぞれの格子定数と一致するＧｅ濃度を有するＳｉ1-ｘＧｅｘを、異なった層として形成するしか方法はなかった。
【０００６】
なお、電界効果トランジスタを代表とする電子機能素子や、例えば発光素子や受光素子を代表とする光機能素子、あるいはスピントランジスタを代表とするスピン機能素子等の互いに機能が異なる複数種類の素子を、それぞれの形成材料の格子定数に合った材料からなる複数種類の基板上に個別に設けた後、それら素子が設けられた基板同士を貼り合わせる技術も研究されている。この技術によれば、機能や形成材料の格子定数がそれぞれ異なる複数種類の素子が実質的に１枚の基板上に混載された半導体装置や集積回路を実現することが可能である。しかしこの技術では、電子機能素子、光機能素子、スピン機能素子などの異なった機能のデバイスは、異なった平面（層）上に形成しなければならないため、半導体装置のさらなる小型化、微細化、あるいは高集積化を図ることは実質的に不可能である。
【０００７】
このため、半導体集積回路の性能を革新的に向上させ、且つ高集積化を可能とするため、これらの機能や形成材料の格子定数が異なる複数種類の半導体素子を同一の基板上の、特に同一平面（層）上に混載することができる技術の開発が望まれている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００９−２２４７２７号公報
【非特許文献】
【０００９】
【非特許文献１】「Ｓｉへテロ超構造とそのデバイス応用」：宮尾正信、中川清和、応用物理第６１巻、第１１号、ｐ．１１０４、１９９２年
【非特許文献２】「Ｓｉ系高移動度ＭＯＳトランジスタ技術」：高木信一、応用物理第７４巻、第９号、ｐ．１１５８−１１７０、２００５年
【非特許文献３】“Gallium Aresenide Layers Grown by Molecular Beam Epitaxy on Single Crystalline Germanium Island on Insulator”: M. Takai, T. Tanigawa, T. Minamisono, K. Gamo, and S. Namba, Jpn. J. Appl. Phys. 23, L308, (1984)
【非特許文献４】“Low-dislocation-density GaAs epilayers grown on Ge-coated Si substrates by means of lateral epitaxial overgrowth”: Appl. Phys. Lett. 41, 347, (1982)
【発明の概要】
【発明が解決しようとする課題】
【００１０】
本発明は、格子定数が異なる複数種類の半導体素子やスピン機能素子を同一の基板上の同一の層上に混載することが可能な半導体装置の製造方法を提供しようとするものである。
【課題を解決するための手段】
【００１１】
本発明の一視点に係る半導体装置の製造方法の態様は、シリコン基板上に絶縁膜を形成する工程と、前記絶縁膜に開口部を設け、前記シリコン基板の一部を露出させる工程と、前記露出したシリコン基板及び前記絶縁膜上にＧｅを含むアモルファスの第１の半導体層を形成する工程と、前記第１の半導体層を第１の方向に延伸した構造に加工する工程と、前記第１の方向に延伸した第１の半導体層に熱処理を加えて、前記開口部から離れるにしたがってＳｉの濃度が減少する第１のＳｉ1-ｘＧｅｘ（０≦ｘ≦１）層を形成する工程と、を含むことを特徴とする。
【発明の効果】
【００１２】
本発明によれば、格子定数が異なる複数種類の半導体素子やスピン機能素子を同一の基板上の同一の層上に混載することが可能な半導体装置の製造方法を提供できる。
【図面の簡単な説明】
【００１３】
【図１】本発明の第１の実施形態に係る半導体装置の概略構成を示した図である。
【図２】ＳｉＧｅ層の混晶比と格子定数の関係を示した図である。
【図３】図３（ａ）は、ＳｉＧｅ層を絶縁膜上に形成する方法を示した上面図であり、図３（ｂ）は図３（ａ）の第２の方向に沿った断面図である。
【図４】図４（ａ）は、ＳｉＧｅ層を絶縁膜上に形成する方法を示した上面図であり、図４（ｂ）は図４（ａ）の第２の方向に沿った断面図である。
【図５】図５（ａ）は、ＳｉＧｅ層を絶縁膜上に形成する方法を示した上面図であり、図５（ｂ）は図５（ａ）の第２の方向に沿った断面図である。
【図６】図６（ａ）は、ＳｉＧｅ層を絶縁膜上に形成する方法を示した上面図であり、図６（ｂ）は図６（ａ）の第２の方向に沿った断面図である。
【図７】図７（ａ）は、ＳｉＧｅ層を絶縁膜上に形成する方法を示した上面図であり、図７（ｂ）は図７（ａ）の第２の方向に沿った断面図である。
【図８】ＳｉＧｅ層の再結晶化の熱処理条件とＳｉＧｅ層内のＳｉの濃度との関係を示した図である。
【図９】図９（ａ）は、ＳｉＧｅ層を絶縁膜上に形成する方法を示した上面図であり、図９（ｂ）は図９（ａ）の第２の方向に沿った断面図である。
【図１０】図１０（ａ）は、ＳｉＧｅ層を絶縁膜上に形成する方法を示した上面図であり、図１０（ｂ）は図１０（ａ）の第２の方向に沿った断面図である。
【図１１】図１１（ａ）は、ＳｉＧｅ層を絶縁膜上に形成する方法を示した上面図であり、図１１（ｂ）は図１１（ａ）の第２の方向に沿った断面図であり、図１１（ｃ）は図１１（ａ）の第１の方向に沿った断面図である。
【図１２】図１２（ａ）は、ＳｉＧｅ層を絶縁膜上に形成する方法を示した上面図であり、図１２（ｂ）は図１２（ａ）の第２の方向に沿った断面図である。
【図１３】図１３（ａ）、（ｂ）及び（ｃ）は、ＳｉＧｅ層を絶縁膜上に形成する方法を示し図８（ａ）の第１の方向に沿った断面図である。
【図１４】図１４（ａ）は、ＳｉＧｅ層を絶縁膜上に形成する方法を示した上面図であり、図１４（ｂ）は図１４（ａ）の第２の方向に沿った断面図である。
【発明を実施するための形態】
【００１４】
以下、本発明の実施の形態について、図面を参照して説明する。
【００１５】
先ず、本発明の実施形態に係る半導体装置の構成について説明する。
【００１６】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る半導体装置の概略構成を示している。図１は、電子機能素子や、光機能素子及びスピン機能素子を１つのシリコン基板上の１つの層上に、モノリシックに形成する場合を示している。
【００１７】
電子機能素子は、例えばＧｅやＳｉＧｅを用いたトランジスタであり、光機能素子は、例えばＧａＡｓやＦｅＳｉ２を用いた発光素子や受光素子であり、スピン機能素子は、例えばＦｅ３Ｓｉを用いたスピントランジスタである。しかし、各機能素子は、これらに限定されるものではない。
【００１８】
図１において、シリコン基板１０の第１の領域Ａは、周知のＣＭＯＳトランジスタ１１の形成領域であり、このＣＭＯＳトランジスタ１１等により、例えばメモリセル、論理演算回路や液晶表示部等が形成されている。シリコン基板１０の第２の領域Ｂは、複数の機能素子の形成領域である。第２の領域Ｂにおいて、シリコン基板１０上には、例えばシリコン酸化膜により絶縁膜１３が形成されている。この絶縁膜１３上に、ユニバーサルバッファ層１４（以下、バッファ層と称す）が形成されている。このバッファ層１４は、格子定数の異なる例えばＳｉＧｅ層１４ａ、１４ｂ、１４ｃより構成されている。すなわち、これらＳｉＧｅ層１４ａ、１４ｂ、１４ｃの格子定数は、これらの上に形成される電子機能素子を構成する例えばＳｉＧｅ層又はＧｅ層１５、光機能素子を構成する例えばＧａＡｓ層又はＦｅＳｉ２層１６、及びスピン機能素子を構成する例えばＦｅ３Ｓｉ層１７の格子定数とそれぞれ等しく設定されている。これらＳｉＧｅ層１４ａ、１４ｂ、１４ｃ、及びＳｉＧｅ層又はＧｅ層１５、ＧａＡｓ層又はＦｅＳｉ２層１６、Ｆｅ３Ｓｉ層１７は、図示せぬ絶縁膜により分離されている。
【００１９】
図２は、ＳｉＧｅ層の混晶比と格子定数の関係を示している。図２に示すように、光やスピン等の新機能を有する材料群の格子定数は、例えばＧａＡｓ：０．５６５ｎｍ、ＦｅＳｉ２：０．５５４ｎｍ、Ｆｅ３Ｓｉ：０．５６４ｎｍであり、シリコンの格子定数０．５４３ｎｍと大きく異なっている。このため、これらの材料をシリコン基板上に混載する場合、結晶成長のテンプレートが必要となる。Ｓｉ１−ｘＧｅｘ（０≦ｘ≦１）混晶は、全率固溶の半導体であり、混晶比（ｘ）を変化することにより、格子定数を０．５４３ｎｍから０．５６５ｎｍの範囲で自由に変化させることができる。上記新機能を有する材料群の格子定数は、Ｓｉ１−ｘＧｅｘの格子定数の範囲内にあるため、図１に示すように、混晶比が異なるＳｉ１−ｘＧｅｘ層１４ａ、１４ｂ、１４ｃを絶縁膜１３上に結晶成長させ、このＳｉ１−ｘＧｅｘ層１４ａ、１４ｂ、１４ｃをバッファ層（テンプレート）として上記材料群を、Ｓｉ１−ｘＧｅｘ層１４ａ、１４ｂ、１４ｃ上に結晶成長させることにより、歪を制御した格子欠陥が少ない良質な膜を形成することができる。このようにして形成されたＳｉＧｅ層又はＧｅ層１５、ＧａＡｓ層又はＦｅＳｉ２層１６、Ｆｅ３Ｓｉ層１７を用いて、電子機能、光機能、スピン機能を有する所望の素子が形成される。
【００２０】
上記絶縁膜１３上におけるＧｅ濃度の異なるＳｉＧｅの形成は、後述するＳｉＧｅ層の製造方法において説明するが、例えばＧｅあるいはＳｉＧｅの溶融固化によるエピタキシャル成長法が考えられる。
【００２１】
上記実施形態によれば、シリコン基板１０上に形成された絶縁膜１３の上に、混晶比が異なるバッファ層としてのＳｉ１−ｘＧｅｘ層１４ａ、１４ｂ、１４ｃを設け、このＳｉ１−ｘＧｅｘ層１４ａ、１４ｂ、１４ｃをテンプレートとしてＳｉＧｅ層又はＧｅ層１５、ＧａＡｓ層又はＦｅＳｉ２層１６、Ｆｅ３Ｓｉ層１７を設けている。このため、シリコン基板１０と格子定数が異なる複数の半導体層を１つの基板上に設けることができる。したがって、高機能の半導体装置をチップ面積の増大を抑制して形成することができる。
【００２２】
次に、上記実施形態に適用されるバッファ層としてのＳｉ１−ｘＧｅｘ層の製造方法について説明する。
【００２３】
（ＳｉＧｅ層の第１の製造方法）
図３〜図１４は、ＳｉＧｅ層を絶縁膜上に形成する方法を示している。図３（ａ）〜図７（ａ）、図９（ａ）〜図１２（ａ）及び図１４（ａ）は上面図であり、図３（ｂ）〜図７（ｂ）、図９（ｂ）〜図１２（ｂ）及び図１４（ｂ）は図３（ａ）〜図７（ａ）、図９（ａ）〜図１２及び図１４（ａ）の第２の方向に沿った断面図であり、図１１（ｃ）は図１１（ａ）の第１の方向に沿った断面図である。また、図８は、ＳｉＧｅ層１９形成時の熱処理条件とＳｉＧｅ層１９内のＳｉの濃度との関係を示した図である。そして、図１３（ａ）、（ｂ）及び（ｃ）は、図８（ａ）の第１の方向に沿った断面図である。
【００２４】
まず、図３に示すように、シリコン基板１０上に、例えば熱ＣＶＤ法等を用いて絶縁膜１３となる厚さ３０ｎｍ程度のシリコン酸化膜を形成する。
【００２５】
次に、図４に示すように、絶縁膜１３の一部に例えば溝（開口部）を形成し、シリコン基板１０の一部を露出させる。なお、該開口部はホールであっても良い。また、該開口部が溝の場合は第１の方向に沿って延伸する。また、該開口部がホールであった場合は第１の方向に沿って複数のホールが形成される。あるいは、後の工程で形成するパターン次第では、必ずしも同一直線上になくてもよい。さらに、該開口部は第２の方向に所望の間隔を置いて複数配置されても良い。
【００２６】
次に、図５に示すように、絶縁膜１３及びシリコン基板１０上に、膜厚１００ｎｍ程度のアモルファスＧｅからなる半導体層１８を形成する。この半導体層１８は前記溝を介してシリコン基板１０に接している。この半導体層１８とシリコン基板１０とが接している部分をシード部と呼ぶ。なお、半導体層１８はＳｉ１−ｙＧｅｙ（０＜ｙ≦１）であり、後述する工程の後に所望の混晶比を有するＳｉＧｅ層となるように半導体層１８の混晶比が決定される。
【００２７】
次に、図６に示すように、半導体層１８上に図示しないレジストパターンを形成し、異方性エッチング等を用いて半導体層１８を、シード部直上の半導体層１８は残しつつ、絶縁膜上の部分を細線形状に加工する。より具体的には、該細線形状は、シリコン基板１０と半導体層１８とが接している領域（シード部）から横方向（第２の方向）に例えば４００μｍ程度延伸しており、この構造（線構造）が並列に複数形成される。また、線構造の幅は３０ｎｍ〜３．０μｍ程度である。
【００２８】
図７に示すように、前記半導体層１８及び絶縁膜１３上にキャップ層３０を形成する。このキャップ層３０により、Ｓｉ１−ｙＧｅｙ層１８が溶融した際、溶融前後でその形状を維持することができ、制御性のよいプロセスを実現することができる。
【００２９】
次に、図８に示すように、加工された半導体層１８に熱処理が行われる。この熱処理は、温度が例えば９４０℃以上のＲＴＡ（Rapid Thermal Anneal）である。ＲＴＡの温度は、半導体層１８内のＳｉ１−ｙＧｅｙの混晶比により異なり、半導体層１８が溶融する温度以上である。例えば半導体層１８がＧｅの場合には融点が９４０℃であるため、半導体層１８が９４０℃を超える温度にする必要があり、あるいは例えば半導体層１８がＳｉ０．２Ｇｅ０．８のＧｅの場合には融点が約１０３５℃であるため、半導体層１８が１０３５℃を超える温度にする必要がある。
【００３０】
ＲＴＡにおいて、半導体層１８の温度がＳｉ１−ｙＧｅｙのＧｅ濃度によって決まる融点以上に達すると、半導体層１８は溶融を開始する。その溶融中において、半導体層１８とシリコン基板１０とが接している領域においては、Ｓｉ１−ｙＧｅｙ領域とＳｉ基板領域との間で、Ｓｉ原子とＧｅ原子の相互拡散が起きる。すなわち半導体層１８においては、シリコン基板１０からＳｉ原子が拡散してくるとともに、シリコン基板１０側にＧｅが拡散する。その結果として、シード部から離れるほど、シリコン基板１０から半導体層１８へ入り込むＳｉの量は少なくなる。このため、半導体層１８内のＳｉ濃度の分布は、第２の方向で単調減少となる。また、細線形状にすることで、複数の細線でほぼ同等の分布を得ることができる。
【００３１】
半導体層１８の融点は、Ｓｉ濃度が上がると共に高温化するから、ＲＴＡによる溶融中、あるいは降温時において、Ｓｉ濃度の高い基板Ｓｉ側から結晶化が始まり、次第に膜厚方向に結晶化が進み、この後、横方向に結晶化が進行する。横方向の結晶化の距離は、ＲＴＡの処理温度、および時間により規定される。図８下段に示した図は、ＲＴＡの温度によってＳｉの濃度分布が変わることを示した一例である。ＲＴＡ温度が高いほど、シードから距離の遠いところまで、Ｓｉが拡散していることがわかる。ＲＴＡが終了した際、結晶化された半導体層１８はＳｉ1-ｘＧｅｘ（０≦ｘ≦１）層１９になる。これにより、Ｓｉ１−ｙＧｅｙ層１８は、シード部から離れるにつれてＳｉの濃度が低くなるＳｉ及びＧｅ濃度分布を有するＳｉＧｅ層１９になる。このため、ＳｉＧｅ層１９の混晶比はシード部からの距離によって変化する。ここで細線の幅は、厚さが１００ｎｍである場合には、３μｍ以下の幅であれば良好な結晶性を持ち、かつ再現性よくＳｉ濃度の分布を形成することができる。また厚さが２００ｎｍの場合には、６μｍ以下の幅であればよい。これは厚さに対して幅が広くなりすぎると、溶融時に大きな膜厚変化が生じ、キャップ層３０が大きく変形して、溶融固化後に初期形状をとどめることができないためである。
【００３２】
尚、上記熱処理は、ＲＴＡに限定されるものではなく、レーザービームをＳｉＧｅ層の形成領域に照射し、走査することにより加熱する方法でも良い。
【００３３】
次に、図９に示すように、キャップ層３０を除去し、ＳｉＧｅ層１９をＳｉ及びＧｅの混晶比の違いによって２つ以上の領域に分ける。ＳｉＧｅ層１９は、例えばバッファ層となるＳｉ１−ｘＧｅｘ層１９ａ、１９ｂ、１９ｃに分断される。例えば、Ｓｉ１−ｘＧｅｘ層１９ａは大体ｘ＝０．４５、Ｇｅ濃度が約４５％であり格子定数はＦｅＳｉ２層１６の格子定数に近い０．５５２ｎｍ〜０．５５３ｎｍ程度、Ｓｉ１−ｘＧｅｘ層１９ｂは大体ｘ＝０．９０、Ｇｅ濃度が約９０％であり格子定数はＦｅ３Ｓｉに近い０．５６２ｎｍ〜０．５６４ｎｍ程度、Ｓｉ１−ｘＧｅｘ層１９ｃはｘ＝１、Ｇｅ濃度が１００％のままの領域で、格子定数はＧａＡｓの格子定数に近い０．５６５ｎｍ程度である。
【００３４】
この後、再度の熱処理を、１９ａ〜ｃのいずれも溶融しない範囲の温度で行う。これにより、それぞれ区画された１９ａ、１９ｂ、１９ｃは、その内部でＳｉとＧｅの相互拡散が起こり、熱処理前にはシードからの距離に依存して異なっていたＳｉ／Ｇｅの濃度が均一になる。またその結果として、濃度が連続的に変化することによって内部に存在していた転位の密度も低減も実現することができる。これにより、これら１９ａ〜ｃの各領域上にそれぞれ、例えば、ＦｅＳｉ２層、Ｆｅ３Ｓｉ層、ＧａＡｓ層を成長させた場合に、いずれも良好な結晶性を有する膜を得ることができる。
【００３５】
上述したＳｉＧｅ層の製造方法によれば、Ｇｅを含む半導体層１８をシリコン基板１０に接触させ、横方向に細線形状に延伸させ、その後溶融固化によるエピタキシャル成長法を行っている。これにより、シリコン基板１０内のＳｉが、精度良く半導体層１８内に入り込む。具体的には、半導体層１８内のＳｉの濃度分布はシード部から他端に向かって単調減少する。そして、上述した細線形状を用いることで、複数の細線でほぼ同等の分布を得ることが可能である。このため、格子定数が変化した所望のＳｉＧｅ層を形成することができる。その結果、シリコン基板１０と格子定数が異なる複数の半導体層を１つの基板上の同一の層上に設けることができる。したがって、各種デバイスの製造に有効である。
【００３６】
また上述したＳｉＧｅ層の製造方法によれば、Ｇｅを含む半導体層１８は１００％のＧｅとしたが、仮に例えばＧｅ濃度が８５％以下の層しか必要でない場合には、半導体層１８のＧｅ濃度を８５％としておくことで、Ｓｉ濃度が１００％から１５％の範囲での領域を形成することができる。
【００３７】
（ＳｉＧｅ層の第２の製造方法）
次に、上述の図６で説明した細線構造を用いて、ＳｉＧｅ層１９を大面積化する方法を説明する。なお、図３〜図６までの製造方法は、上述した製造方法と同様である。
【００３８】
上述した図６の工程の後、図１０に示すように、全面にアモルファスＳｉＧｅ（半導体）層２０を堆積する。ここでＳｉＧｅ層２０中Ｇｅ濃度は、その後区分して形成される各ＳｉＧｅ領域の中の、最も濃度の高いものと低いものの間に位置することが望ましい。例えば４５％以上、１００％以下のＧｅ濃度である。
【００３９】
次に、図１１に示すように、ＳｉＧｅ層１９の固相エピタキシャル成長を行う為にＲＴＡを行う。この際のＲＴＡの条件は、図８で説明した条件と同様である。このＲＴＡにおいて、半導体層１８の温度がＳｉ１−ｙＧｅｙのＧｅ濃度によって決まる融点以上に達すると、半導体層１８及び半導体層２０は溶融を開始する。その溶融中において、半導体層１８とシリコン基板１０とが接している領域においては、Ｓｉ１−ｙＧｅｙ領域とＳｉ基板領域との間で、Ｓｉ原子とＧｅ原子の相互拡散が起きる。すなわち半導体層１８においては、シリコン基板１０からＳｉ原子が拡散してくるとともに、シリコン基板１０側にＧｅが拡散する。また、半導体層１８と半導体層２０とが接している領域においても、Ｓｉ原子とＧｅ原子の相互拡散が起きる。このため、Ｓｉ１−ｙＧｅｙ層１８は、シード部から離れるにつれてＳｉの濃度が低くなるＳｉ及びＧｅ濃度分布を有するＳｉＧｅ層１９になり、半導体層２０も同様にシード部から離れるにつれてＳｉの濃度が低くなるＳｉ及びＧｅの濃度分布を有するＳｉ1-ｘＧｅｘ（０≦ｘ≦１）層２１となる。
【００４０】
次に、図１２に示すように、ＳｉＧｅ層１９と２１の積層膜を、Ｓｉ及びＧｅの混晶比の違いによって２つ以上の領域に分ける。例えばＳｉ１−ｘＧｅｘ層２１ａ、２１ｂ、２１ｃに分断される。なお、Ｓｉ１−ｘＧｅｘ層２１ａ、２１ｂ、２１ｃの格子定数は、上述した、Ｓｉ１−ｘＧｅｘ層１９ａ、１９ｂ、１９ｃの格子定数とほぼ同様である。
【００４１】
この後、再度の熱処理を、Ｓｉ１−ｘＧｅｘ層１９ａ〜１９ｃのいずれも溶融しない範囲の温度で行う。これにより、それぞれ区画されたＳｉ１−ｘＧｅｘ層１９ａ、１９ｂ、１９ｃは、その内部、および上層のＳｉＧｅ層２１との間でＳｉとＧｅの相互拡散が起こり、熱処理前にはシードからの距離に依存して、およびＳｉ１−ｘＧｅｘ層１９とＳｉ１−ｘＧｅｘ層２１との間で異なっていたＳｉ／Ｇｅの濃度が均一になる。またその結果として、濃度が連続的に変化することによって内部に存在していた転位の密度、あるいはＳｉ１−ｘＧｅｘ層１９とＳｉ１−ｘＧｅｘ層２１との間に存在した転位の密度も低減も実現することができる。これにより、これらＳｉ１−ｘＧｅｘ層２１ａ〜２１ｃの各領域上にそれぞれ、例えば、ＦｅＳｉ２層、Ｆｅ３Ｓｉ層、ＧａＡｓ層を成長させた場合に、いずれも良好な結晶性を有する膜を得ることができる。
【００４２】
これにより、ＳｉＧｅ層１９上及び第１の方向で隣接するＳｉＧｅ層１９の線構造間にもＳｉＧｅ層が形成され、ＳｉＧｅ層１９よりも面積の大きいＳｉＧｅ層２１となる。このＳｉＧｅ層２１の第２の方向に沿ったＳｉ及びＧｅ濃度分布は、ＳｉＧｅ層１９の第２の方向に沿ったＳｉ及びＧｅ濃度分布とほぼ同様である。このＳｉＧｅ層２１は、例えばエッチバック又はＣＭＰを用いて平坦化される。
【００４３】
上述したＳｉＧｅ層の製造方法によれば、ＳｉＧｅ層１９シードとして上層のＳｉＧｅ層２０を固相エピタキシャル成長させ、さらにＳｉとＧｅとを相互拡散させることにより、ＳｉＧｅ層１９の第２の方向に沿ったＳｉ及びＧｅ濃度分布と同様の濃度分布を有し、ＳｉＧｅ層１９よりも大きな面積となるＳｉＧｅ層２１が形成される。このため、Ｓｉ１−ｘＧｅｘ層２１ａ、２１ｂ、２１ｃの格子定数は、上述したＳｉ１−ｘＧｅｘ層１９ａ、１９ｂ、１９ｃの格子定数と同様であり、Ｓｉ１−ｘＧｅｘ層２１ａ、２１ｂ、２１ｃの面積はＳｉ１−ｘＧｅｘ層１９ａ、１９ｂ、１９ｃよりも大きくなる。
【００４４】
（ＳｉＧｅ層の第３の製造方法）
次に、上述で説明した細線構造を用いて、ＳｉＧｅ層１９を大面積化する方法を説明する。なお、図３〜図８までの製造方法は、上述した製造方法と同様である。ただし、その細線の厚さ、幅、間隔をそれぞれ、例えば、２００ｎｍ、１００ｎｍ、５０ｎｍとする。
【００４５】
図１３に示すように、上述した図８の工程の後、キャップ膜を除去し、例えば水素雰囲気中などの、還元性を有する雰囲気、すなわちＳｉ１−ｘＧｅｘが容易に流動するような雰囲気で、融点以下の温度での熱処理を行う。この熱処理を行うと、図１３（ａ）に示すように厚さ方向に長かった細線が、図１３（ｂ）に示すように膜厚を減ずるとともに幅が広くなり、図１３（ｃ）に示すように隣り合った細線と結合し、一体化することになる。これにより、ＳｉＧｅ層１９を大面積化することができる。図１４に示すようにＳｉＧｅ層の１９を複数の領域に分ける方法は、上述した工程と同様の方法である。
【００４６】
以上、本発明の実施形態を説明したが、本発明は上記実施形態に限定されるものではなく、その趣旨を逸脱しない範囲内において種々変形して実施することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示された構成要件を適宜組み合わせることによって種々の発明が抽出される。例えば、開示された構成要件からいくつかの構成要件が削除されても、所定の効果が得られるものであれば、発明として抽出され得る。
【符号の説明】
【００４７】
１０…シリコン基板
１１…ＣＭＯＳトランジスタ
１３…絶縁膜
１４…ユニバーサルバッファ層
１４ａ、１４ｂ、１４ｃ…ＳｉＧｅ層
１８…半導体層
１９…ＳｉＧｅ層
１９ａ、１９ｂ、１９ｃ…ＳｉＧｅ層
２０…半導体層
２１…ＳｉＧｅ層
２１ａ、２１ｂ、２１ｃ…ＳｉＧｅ層
３０…キャップ層
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、ユビキタス情報化社会の実現を目指して、例えば携帯電話をはじめとする各種の情報通信機器や情報端末に対して小型化、高機能化、多機能化、あるいはパーソナル化といった様々な要求が強まりつつある。また、これと並行して、情報通信機器や情報端末に対しては、例えば情報処理速度の高速化、取り扱い可能な情報の多様化および大容量化、あるいは低消費電力化等の要求も強まっている。
【０００３】
このような要求に応じて、半導体素子の微細化や集積回路の高集積化は、Ｓｉ−ＬＳＩ技術と称されるシリコン（Ｓｉ）を材料の中核とする半導体製造技術において、いわゆるスケーリングを主たる指導原理として実現されている。しかし、スケーリングにも限界があり、スケーリングを超えた新たな指導原理が求められている。
【０００４】
その一つとして、Ｓｉに比べて、キャリアの移動度が高い新材料、例えばＧｅ、ＳｉＧｅや、歪みＳｉ、歪みＳｉＧｅ、歪みＧｅが注目されている。これらの新材料を用いてＬＳｉの動作速度を向上させたり、Ｓｉ基板上にバッファ層としてのＧｅ層を形成し、このＧｅ層を介してＳｉ基板上に光機能を有するＧａＡｓ層を結晶成長させる研究も行われている（例えば非特許文献１〜４参照）。
【０００５】
さらに、ＳｉとＧｅと間の格子定数を持つ材料をＳｉ基板上に成長させる技術として、特許文献１のように成長させたい材料と同じ格子定数を有するＳｉ1-ｘＧｅｘをＳｉ基板上に形成させた後、所望の材料をそのＳｉ1-ｘＧｅｘ上にエピタキシャル成長させる方法がある。ただし、異なった格子定数を有する材料を形成するためには、異なったＧｅ濃度を有するＳｉ1-ｘＧｅｘを形成する必要がある。しかしながらこれまでに、同一平面に異なったＧｅ濃度を有するＳｉ1-ｘＧｅｘを形成する技術はなく、異なった格子定数を有する材料を形成するためには、それぞれの格子定数と一致するＧｅ濃度を有するＳｉ1-ｘＧｅｘを、異なった層として形成するしか方法はなかった。
【０００６】
なお、電界効果トランジスタを代表とする電子機能素子や、例えば発光素子や受光素子を代表とする光機能素子、あるいはスピントランジスタを代表とするスピン機能素子等の互いに機能が異なる複数種類の素子を、それぞれの形成材料の格子定数に合った材料からなる複数種類の基板上に個別に設けた後、それら素子が設けられた基板同士を貼り合わせる技術も研究されている。この技術によれば、機能や形成材料の格子定数がそれぞれ異なる複数種類の素子が実質的に１枚の基板上に混載された半導体装置や集積回路を実現することが可能である。しかしこの技術では、電子機能素子、光機能素子、スピン機能素子などの異なった機能のデバイスは、異なった平面（層）上に形成しなければならないため、半導体装置のさらなる小型化、微細化、あるいは高集積化を図ることは実質的に不可能である。
【０００７】
このため、半導体集積回路の性能を革新的に向上させ、且つ高集積化を可能とするため、これらの機能や形成材料の格子定数が異なる複数種類の半導体素子を同一の基板上の、特に同一平面（層）上に混載することができる技術の開発が望まれている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００９−２２４７２７号公報
【非特許文献】
【０００９】
【非特許文献１】「Ｓｉへテロ超構造とそのデバイス応用」：宮尾正信、中川清和、応用物理第６１巻、第１１号、ｐ．１１０４、１９９２年
【非特許文献２】「Ｓｉ系高移動度ＭＯＳトランジスタ技術」：高木信一、応用物理第７４巻、第９号、ｐ．１１５８−１１７０、２００５年
【非特許文献３】“Gallium Aresenide Layers Grown by Molecular Beam Epitaxy on Single Crystalline Germanium Island on Insulator”: M. Takai, T. Tanigawa, T. Minamisono, K. Gamo, and S. Namba, Jpn. J. Appl. Phys. 23, L308, (1984)
【非特許文献４】“Low-dislocation-density GaAs epilayers grown on Ge-coated Si substrates by means of lateral epitaxial overgrowth”: Appl. Phys. Lett. 41, 347, (1982)
【発明の概要】
【発明が解決しようとする課題】
【００１０】
本発明は、格子定数が異なる複数種類の半導体素子やスピン機能素子を同一の基板上の同一の層上に混載することが可能な半導体装置の製造方法を提供しようとするものである。
【課題を解決するための手段】
【００１１】
本発明の一視点に係る半導体装置の製造方法の態様は、シリコン基板上に絶縁膜を形成する工程と、前記絶縁膜に開口部を設け、前記シリコン基板の一部を露出させる工程と、前記露出したシリコン基板及び前記絶縁膜上にＧｅを含むアモルファスの第１の半導体層を形成する工程と、前記第１の半導体層を第１の方向に延伸した構造に加工する工程と、前記第１の方向に延伸した第１の半導体層に熱処理を加えて、前記開口部から離れるにしたがってＳｉの濃度が減少する第１のＳｉ1-ｘＧｅｘ（０≦ｘ≦１）層を形成する工程と、を含むことを特徴とする。
【発明の効果】
【００１２】
本発明によれば、格子定数が異なる複数種類の半導体素子やスピン機能素子を同一の基板上の同一の層上に混載することが可能な半導体装置の製造方法を提供できる。
【図面の簡単な説明】
【００１３】
【図１】本発明の第１の実施形態に係る半導体装置の概略構成を示した図である。
【図２】ＳｉＧｅ層の混晶比と格子定数の関係を示した図である。
【図３】図３（ａ）は、ＳｉＧｅ層を絶縁膜上に形成する方法を示した上面図であり、図３（ｂ）は図３（ａ）の第２の方向に沿った断面図である。
【図４】図４（ａ）は、ＳｉＧｅ層を絶縁膜上に形成する方法を示した上面図であり、図４（ｂ）は図４（ａ）の第２の方向に沿った断面図である。
【図５】図５（ａ）は、ＳｉＧｅ層を絶縁膜上に形成する方法を示した上面図であり、図５（ｂ）は図５（ａ）の第２の方向に沿った断面図である。
【図６】図６（ａ）は、ＳｉＧｅ層を絶縁膜上に形成する方法を示した上面図であり、図６（ｂ）は図６（ａ）の第２の方向に沿った断面図である。
【図７】図７（ａ）は、ＳｉＧｅ層を絶縁膜上に形成する方法を示した上面図であり、図７（ｂ）は図７（ａ）の第２の方向に沿った断面図である。
【図８】ＳｉＧｅ層の再結晶化の熱処理条件とＳｉＧｅ層内のＳｉの濃度との関係を示した図である。
【図９】図９（ａ）は、ＳｉＧｅ層を絶縁膜上に形成する方法を示した上面図であり、図９（ｂ）は図９（ａ）の第２の方向に沿った断面図である。
【図１０】図１０（ａ）は、ＳｉＧｅ層を絶縁膜上に形成する方法を示した上面図であり、図１０（ｂ）は図１０（ａ）の第２の方向に沿った断面図である。
【図１１】図１１（ａ）は、ＳｉＧｅ層を絶縁膜上に形成する方法を示した上面図であり、図１１（ｂ）は図１１（ａ）の第２の方向に沿った断面図であり、図１１（ｃ）は図１１（ａ）の第１の方向に沿った断面図である。
【図１２】図１２（ａ）は、ＳｉＧｅ層を絶縁膜上に形成する方法を示した上面図であり、図１２（ｂ）は図１２（ａ）の第２の方向に沿った断面図である。
【図１３】図１３（ａ）、（ｂ）及び（ｃ）は、ＳｉＧｅ層を絶縁膜上に形成する方法を示し図８（ａ）の第１の方向に沿った断面図である。
【図１４】図１４（ａ）は、ＳｉＧｅ層を絶縁膜上に形成する方法を示した上面図であり、図１４（ｂ）は図１４（ａ）の第２の方向に沿った断面図である。
【発明を実施するための形態】
【００１４】
以下、本発明の実施の形態について、図面を参照して説明する。
【００１５】
先ず、本発明の実施形態に係る半導体装置の構成について説明する。
【００１６】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る半導体装置の概略構成を示している。図１は、電子機能素子や、光機能素子及びスピン機能素子を１つのシリコン基板上の１つの層上に、モノリシックに形成する場合を示している。
【００１７】
電子機能素子は、例えばＧｅやＳｉＧｅを用いたトランジスタであり、光機能素子は、例えばＧａＡｓやＦｅＳｉ２を用いた発光素子や受光素子であり、スピン機能素子は、例えばＦｅ３Ｓｉを用いたスピントランジスタである。しかし、各機能素子は、これらに限定されるものではない。
【００１８】
図１において、シリコン基板１０の第１の領域Ａは、周知のＣＭＯＳトランジスタ１１の形成領域であり、このＣＭＯＳトランジスタ１１等により、例えばメモリセル、論理演算回路や液晶表示部等が形成されている。シリコン基板１０の第２の領域Ｂは、複数の機能素子の形成領域である。第２の領域Ｂにおいて、シリコン基板１０上には、例えばシリコン酸化膜により絶縁膜１３が形成されている。この絶縁膜１３上に、ユニバーサルバッファ層１４（以下、バッファ層と称す）が形成されている。このバッファ層１４は、格子定数の異なる例えばＳｉＧｅ層１４ａ、１４ｂ、１４ｃより構成されている。すなわち、これらＳｉＧｅ層１４ａ、１４ｂ、１４ｃの格子定数は、これらの上に形成される電子機能素子を構成する例えばＳｉＧｅ層又はＧｅ層１５、光機能素子を構成する例えばＧａＡｓ層又はＦｅＳｉ２層１６、及びスピン機能素子を構成する例えばＦｅ３Ｓｉ層１７の格子定数とそれぞれ等しく設定されている。これらＳｉＧｅ層１４ａ、１４ｂ、１４ｃ、及びＳｉＧｅ層又はＧｅ層１５、ＧａＡｓ層又はＦｅＳｉ２層１６、Ｆｅ３Ｓｉ層１７は、図示せぬ絶縁膜により分離されている。
【００１９】
図２は、ＳｉＧｅ層の混晶比と格子定数の関係を示している。図２に示すように、光やスピン等の新機能を有する材料群の格子定数は、例えばＧａＡｓ：０．５６５ｎｍ、ＦｅＳｉ２：０．５５４ｎｍ、Ｆｅ３Ｓｉ：０．５６４ｎｍであり、シリコンの格子定数０．５４３ｎｍと大きく異なっている。このため、これらの材料をシリコン基板上に混載する場合、結晶成長のテンプレートが必要となる。Ｓｉ１−ｘＧｅｘ（０≦ｘ≦１）混晶は、全率固溶の半導体であり、混晶比（ｘ）を変化することにより、格子定数を０．５４３ｎｍから０．５６５ｎｍの範囲で自由に変化させることができる。上記新機能を有する材料群の格子定数は、Ｓｉ１−ｘＧｅｘの格子定数の範囲内にあるため、図１に示すように、混晶比が異なるＳｉ１−ｘＧｅｘ層１４ａ、１４ｂ、１４ｃを絶縁膜１３上に結晶成長させ、このＳｉ１−ｘＧｅｘ層１４ａ、１４ｂ、１４ｃをバッファ層（テンプレート）として上記材料群を、Ｓｉ１−ｘＧｅｘ層１４ａ、１４ｂ、１４ｃ上に結晶成長させることにより、歪を制御した格子欠陥が少ない良質な膜を形成することができる。このようにして形成されたＳｉＧｅ層又はＧｅ層１５、ＧａＡｓ層又はＦｅＳｉ２層１６、Ｆｅ３Ｓｉ層１７を用いて、電子機能、光機能、スピン機能を有する所望の素子が形成される。
【００２０】
上記絶縁膜１３上におけるＧｅ濃度の異なるＳｉＧｅの形成は、後述するＳｉＧｅ層の製造方法において説明するが、例えばＧｅあるいはＳｉＧｅの溶融固化によるエピタキシャル成長法が考えられる。
【００２１】
上記実施形態によれば、シリコン基板１０上に形成された絶縁膜１３の上に、混晶比が異なるバッファ層としてのＳｉ１−ｘＧｅｘ層１４ａ、１４ｂ、１４ｃを設け、このＳｉ１−ｘＧｅｘ層１４ａ、１４ｂ、１４ｃをテンプレートとしてＳｉＧｅ層又はＧｅ層１５、ＧａＡｓ層又はＦｅＳｉ２層１６、Ｆｅ３Ｓｉ層１７を設けている。このため、シリコン基板１０と格子定数が異なる複数の半導体層を１つの基板上に設けることができる。したがって、高機能の半導体装置をチップ面積の増大を抑制して形成することができる。
【００２２】
次に、上記実施形態に適用されるバッファ層としてのＳｉ１−ｘＧｅｘ層の製造方法について説明する。
【００２３】
（ＳｉＧｅ層の第１の製造方法）
図３〜図１４は、ＳｉＧｅ層を絶縁膜上に形成する方法を示している。図３（ａ）〜図７（ａ）、図９（ａ）〜図１２（ａ）及び図１４（ａ）は上面図であり、図３（ｂ）〜図７（ｂ）、図９（ｂ）〜図１２（ｂ）及び図１４（ｂ）は図３（ａ）〜図７（ａ）、図９（ａ）〜図１２及び図１４（ａ）の第２の方向に沿った断面図であり、図１１（ｃ）は図１１（ａ）の第１の方向に沿った断面図である。また、図８は、ＳｉＧｅ層１９形成時の熱処理条件とＳｉＧｅ層１９内のＳｉの濃度との関係を示した図である。そして、図１３（ａ）、（ｂ）及び（ｃ）は、図８（ａ）の第１の方向に沿った断面図である。
【００２４】
まず、図３に示すように、シリコン基板１０上に、例えば熱ＣＶＤ法等を用いて絶縁膜１３となる厚さ３０ｎｍ程度のシリコン酸化膜を形成する。
【００２５】
次に、図４に示すように、絶縁膜１３の一部に例えば溝（開口部）を形成し、シリコン基板１０の一部を露出させる。なお、該開口部はホールであっても良い。また、該開口部が溝の場合は第１の方向に沿って延伸する。また、該開口部がホールであった場合は第１の方向に沿って複数のホールが形成される。あるいは、後の工程で形成するパターン次第では、必ずしも同一直線上になくてもよい。さらに、該開口部は第２の方向に所望の間隔を置いて複数配置されても良い。
【００２６】
次に、図５に示すように、絶縁膜１３及びシリコン基板１０上に、膜厚１００ｎｍ程度のアモルファスＧｅからなる半導体層１８を形成する。この半導体層１８は前記溝を介してシリコン基板１０に接している。この半導体層１８とシリコン基板１０とが接している部分をシード部と呼ぶ。なお、半導体層１８はＳｉ１−ｙＧｅｙ（０＜ｙ≦１）であり、後述する工程の後に所望の混晶比を有するＳｉＧｅ層となるように半導体層１８の混晶比が決定される。
【００２７】
次に、図６に示すように、半導体層１８上に図示しないレジストパターンを形成し、異方性エッチング等を用いて半導体層１８を、シード部直上の半導体層１８は残しつつ、絶縁膜上の部分を細線形状に加工する。より具体的には、該細線形状は、シリコン基板１０と半導体層１８とが接している領域（シード部）から横方向（第２の方向）に例えば４００μｍ程度延伸しており、この構造（線構造）が並列に複数形成される。また、線構造の幅は３０ｎｍ〜３．０μｍ程度である。
【００２８】
図７に示すように、前記半導体層１８及び絶縁膜１３上にキャップ層３０を形成する。このキャップ層３０により、Ｓｉ１−ｙＧｅｙ層１８が溶融した際、溶融前後でその形状を維持することができ、制御性のよいプロセスを実現することができる。
【００２９】
次に、図８に示すように、加工された半導体層１８に熱処理が行われる。この熱処理は、温度が例えば９４０℃以上のＲＴＡ（Rapid Thermal Anneal）である。ＲＴＡの温度は、半導体層１８内のＳｉ１−ｙＧｅｙの混晶比により異なり、半導体層１８が溶融する温度以上である。例えば半導体層１８がＧｅの場合には融点が９４０℃であるため、半導体層１８が９４０℃を超える温度にする必要があり、あるいは例えば半導体層１８がＳｉ０．２Ｇｅ０．８のＧｅの場合には融点が約１０３５℃であるため、半導体層１８が１０３５℃を超える温度にする必要がある。
【００３０】
ＲＴＡにおいて、半導体層１８の温度がＳｉ１−ｙＧｅｙのＧｅ濃度によって決まる融点以上に達すると、半導体層１８は溶融を開始する。その溶融中において、半導体層１８とシリコン基板１０とが接している領域においては、Ｓｉ１−ｙＧｅｙ領域とＳｉ基板領域との間で、Ｓｉ原子とＧｅ原子の相互拡散が起きる。すなわち半導体層１８においては、シリコン基板１０からＳｉ原子が拡散してくるとともに、シリコン基板１０側にＧｅが拡散する。その結果として、シード部から離れるほど、シリコン基板１０から半導体層１８へ入り込むＳｉの量は少なくなる。このため、半導体層１８内のＳｉ濃度の分布は、第２の方向で単調減少となる。また、細線形状にすることで、複数の細線でほぼ同等の分布を得ることができる。
【００３１】
半導体層１８の融点は、Ｓｉ濃度が上がると共に高温化するから、ＲＴＡによる溶融中、あるいは降温時において、Ｓｉ濃度の高い基板Ｓｉ側から結晶化が始まり、次第に膜厚方向に結晶化が進み、この後、横方向に結晶化が進行する。横方向の結晶化の距離は、ＲＴＡの処理温度、および時間により規定される。図８下段に示した図は、ＲＴＡの温度によってＳｉの濃度分布が変わることを示した一例である。ＲＴＡ温度が高いほど、シードから距離の遠いところまで、Ｓｉが拡散していることがわかる。ＲＴＡが終了した際、結晶化された半導体層１８はＳｉ1-ｘＧｅｘ（０≦ｘ≦１）層１９になる。これにより、Ｓｉ１−ｙＧｅｙ層１８は、シード部から離れるにつれてＳｉの濃度が低くなるＳｉ及びＧｅ濃度分布を有するＳｉＧｅ層１９になる。このため、ＳｉＧｅ層１９の混晶比はシード部からの距離によって変化する。ここで細線の幅は、厚さが１００ｎｍである場合には、３μｍ以下の幅であれば良好な結晶性を持ち、かつ再現性よくＳｉ濃度の分布を形成することができる。また厚さが２００ｎｍの場合には、６μｍ以下の幅であればよい。これは厚さに対して幅が広くなりすぎると、溶融時に大きな膜厚変化が生じ、キャップ層３０が大きく変形して、溶融固化後に初期形状をとどめることができないためである。
【００３２】
尚、上記熱処理は、ＲＴＡに限定されるものではなく、レーザービームをＳｉＧｅ層の形成領域に照射し、走査することにより加熱する方法でも良い。
【００３３】
次に、図９に示すように、キャップ層３０を除去し、ＳｉＧｅ層１９をＳｉ及びＧｅの混晶比の違いによって２つ以上の領域に分ける。ＳｉＧｅ層１９は、例えばバッファ層となるＳｉ１−ｘＧｅｘ層１９ａ、１９ｂ、１９ｃに分断される。例えば、Ｓｉ１−ｘＧｅｘ層１９ａは大体ｘ＝０．４５、Ｇｅ濃度が約４５％であり格子定数はＦｅＳｉ２層１６の格子定数に近い０．５５２ｎｍ〜０．５５３ｎｍ程度、Ｓｉ１−ｘＧｅｘ層１９ｂは大体ｘ＝０．９０、Ｇｅ濃度が約９０％であり格子定数はＦｅ３Ｓｉに近い０．５６２ｎｍ〜０．５６４ｎｍ程度、Ｓｉ１−ｘＧｅｘ層１９ｃはｘ＝１、Ｇｅ濃度が１００％のままの領域で、格子定数はＧａＡｓの格子定数に近い０．５６５ｎｍ程度である。
【００３４】
この後、再度の熱処理を、１９ａ〜ｃのいずれも溶融しない範囲の温度で行う。これにより、それぞれ区画された１９ａ、１９ｂ、１９ｃは、その内部でＳｉとＧｅの相互拡散が起こり、熱処理前にはシードからの距離に依存して異なっていたＳｉ／Ｇｅの濃度が均一になる。またその結果として、濃度が連続的に変化することによって内部に存在していた転位の密度も低減も実現することができる。これにより、これら１９ａ〜ｃの各領域上にそれぞれ、例えば、ＦｅＳｉ２層、Ｆｅ３Ｓｉ層、ＧａＡｓ層を成長させた場合に、いずれも良好な結晶性を有する膜を得ることができる。
【００３５】
上述したＳｉＧｅ層の製造方法によれば、Ｇｅを含む半導体層１８をシリコン基板１０に接触させ、横方向に細線形状に延伸させ、その後溶融固化によるエピタキシャル成長法を行っている。これにより、シリコン基板１０内のＳｉが、精度良く半導体層１８内に入り込む。具体的には、半導体層１８内のＳｉの濃度分布はシード部から他端に向かって単調減少する。そして、上述した細線形状を用いることで、複数の細線でほぼ同等の分布を得ることが可能である。このため、格子定数が変化した所望のＳｉＧｅ層を形成することができる。その結果、シリコン基板１０と格子定数が異なる複数の半導体層を１つの基板上の同一の層上に設けることができる。したがって、各種デバイスの製造に有効である。
【００３６】
また上述したＳｉＧｅ層の製造方法によれば、Ｇｅを含む半導体層１８は１００％のＧｅとしたが、仮に例えばＧｅ濃度が８５％以下の層しか必要でない場合には、半導体層１８のＧｅ濃度を８５％としておくことで、Ｓｉ濃度が１００％から１５％の範囲での領域を形成することができる。
【００３７】
（ＳｉＧｅ層の第２の製造方法）
次に、上述の図６で説明した細線構造を用いて、ＳｉＧｅ層１９を大面積化する方法を説明する。なお、図３〜図６までの製造方法は、上述した製造方法と同様である。
【００３８】
上述した図６の工程の後、図１０に示すように、全面にアモルファスＳｉＧｅ（半導体）層２０を堆積する。ここでＳｉＧｅ層２０中Ｇｅ濃度は、その後区分して形成される各ＳｉＧｅ領域の中の、最も濃度の高いものと低いものの間に位置することが望ましい。例えば４５％以上、１００％以下のＧｅ濃度である。
【００３９】
次に、図１１に示すように、ＳｉＧｅ層１９の固相エピタキシャル成長を行う為にＲＴＡを行う。この際のＲＴＡの条件は、図８で説明した条件と同様である。このＲＴＡにおいて、半導体層１８の温度がＳｉ１−ｙＧｅｙのＧｅ濃度によって決まる融点以上に達すると、半導体層１８及び半導体層２０は溶融を開始する。その溶融中において、半導体層１８とシリコン基板１０とが接している領域においては、Ｓｉ１−ｙＧｅｙ領域とＳｉ基板領域との間で、Ｓｉ原子とＧｅ原子の相互拡散が起きる。すなわち半導体層１８においては、シリコン基板１０からＳｉ原子が拡散してくるとともに、シリコン基板１０側にＧｅが拡散する。また、半導体層１８と半導体層２０とが接している領域においても、Ｓｉ原子とＧｅ原子の相互拡散が起きる。このため、Ｓｉ１−ｙＧｅｙ層１８は、シード部から離れるにつれてＳｉの濃度が低くなるＳｉ及びＧｅ濃度分布を有するＳｉＧｅ層１９になり、半導体層２０も同様にシード部から離れるにつれてＳｉの濃度が低くなるＳｉ及びＧｅの濃度分布を有するＳｉ1-ｘＧｅｘ（０≦ｘ≦１）層２１となる。
【００４０】
次に、図１２に示すように、ＳｉＧｅ層１９と２１の積層膜を、Ｓｉ及びＧｅの混晶比の違いによって２つ以上の領域に分ける。例えばＳｉ１−ｘＧｅｘ層２１ａ、２１ｂ、２１ｃに分断される。なお、Ｓｉ１−ｘＧｅｘ層２１ａ、２１ｂ、２１ｃの格子定数は、上述した、Ｓｉ１−ｘＧｅｘ層１９ａ、１９ｂ、１９ｃの格子定数とほぼ同様である。
【００４１】
この後、再度の熱処理を、Ｓｉ１−ｘＧｅｘ層１９ａ〜１９ｃのいずれも溶融しない範囲の温度で行う。これにより、それぞれ区画されたＳｉ１−ｘＧｅｘ層１９ａ、１９ｂ、１９ｃは、その内部、および上層のＳｉＧｅ層２１との間でＳｉとＧｅの相互拡散が起こり、熱処理前にはシードからの距離に依存して、およびＳｉ１−ｘＧｅｘ層１９とＳｉ１−ｘＧｅｘ層２１との間で異なっていたＳｉ／Ｇｅの濃度が均一になる。またその結果として、濃度が連続的に変化することによって内部に存在していた転位の密度、あるいはＳｉ１−ｘＧｅｘ層１９とＳｉ１−ｘＧｅｘ層２１との間に存在した転位の密度も低減も実現することができる。これにより、これらＳｉ１−ｘＧｅｘ層２１ａ〜２１ｃの各領域上にそれぞれ、例えば、ＦｅＳｉ２層、Ｆｅ３Ｓｉ層、ＧａＡｓ層を成長させた場合に、いずれも良好な結晶性を有する膜を得ることができる。
【００４２】
これにより、ＳｉＧｅ層１９上及び第１の方向で隣接するＳｉＧｅ層１９の線構造間にもＳｉＧｅ層が形成され、ＳｉＧｅ層１９よりも面積の大きいＳｉＧｅ層２１となる。このＳｉＧｅ層２１の第２の方向に沿ったＳｉ及びＧｅ濃度分布は、ＳｉＧｅ層１９の第２の方向に沿ったＳｉ及びＧｅ濃度分布とほぼ同様である。このＳｉＧｅ層２１は、例えばエッチバック又はＣＭＰを用いて平坦化される。
【００４３】
上述したＳｉＧｅ層の製造方法によれば、ＳｉＧｅ層１９シードとして上層のＳｉＧｅ層２０を固相エピタキシャル成長させ、さらにＳｉとＧｅとを相互拡散させることにより、ＳｉＧｅ層１９の第２の方向に沿ったＳｉ及びＧｅ濃度分布と同様の濃度分布を有し、ＳｉＧｅ層１９よりも大きな面積となるＳｉＧｅ層２１が形成される。このため、Ｓｉ１−ｘＧｅｘ層２１ａ、２１ｂ、２１ｃの格子定数は、上述したＳｉ１−ｘＧｅｘ層１９ａ、１９ｂ、１９ｃの格子定数と同様であり、Ｓｉ１−ｘＧｅｘ層２１ａ、２１ｂ、２１ｃの面積はＳｉ１−ｘＧｅｘ層１９ａ、１９ｂ、１９ｃよりも大きくなる。
【００４４】
（ＳｉＧｅ層の第３の製造方法）
次に、上述で説明した細線構造を用いて、ＳｉＧｅ層１９を大面積化する方法を説明する。なお、図３〜図８までの製造方法は、上述した製造方法と同様である。ただし、その細線の厚さ、幅、間隔をそれぞれ、例えば、２００ｎｍ、１００ｎｍ、５０ｎｍとする。
【００４５】
図１３に示すように、上述した図８の工程の後、キャップ膜を除去し、例えば水素雰囲気中などの、還元性を有する雰囲気、すなわちＳｉ１−ｘＧｅｘが容易に流動するような雰囲気で、融点以下の温度での熱処理を行う。この熱処理を行うと、図１３（ａ）に示すように厚さ方向に長かった細線が、図１３（ｂ）に示すように膜厚を減ずるとともに幅が広くなり、図１３（ｃ）に示すように隣り合った細線と結合し、一体化することになる。これにより、ＳｉＧｅ層１９を大面積化することができる。図１４に示すようにＳｉＧｅ層の１９を複数の領域に分ける方法は、上述した工程と同様の方法である。
【００４６】
以上、本発明の実施形態を説明したが、本発明は上記実施形態に限定されるものではなく、その趣旨を逸脱しない範囲内において種々変形して実施することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示された構成要件を適宜組み合わせることによって種々の発明が抽出される。例えば、開示された構成要件からいくつかの構成要件が削除されても、所定の効果が得られるものであれば、発明として抽出され得る。
【符号の説明】
【００４７】
１０…シリコン基板
１１…ＣＭＯＳトランジスタ
１３…絶縁膜
１４…ユニバーサルバッファ層
１４ａ、１４ｂ、１４ｃ…ＳｉＧｅ層
１８…半導体層
１９…ＳｉＧｅ層
１９ａ、１９ｂ、１９ｃ…ＳｉＧｅ層
２０…半導体層
２１…ＳｉＧｅ層
２１ａ、２１ｂ、２１ｃ…ＳｉＧｅ層
３０…キャップ層
【特許請求の範囲】
【請求項１】
シリコン基板上に絶縁膜を形成する工程と、
前記絶縁膜に開口部を設け、前記シリコン基板の一部を露出させる工程と、
前記露出したシリコン基板及び前記絶縁膜上にＧｅを含むアモルファスの第１の半導体層を形成する工程と、
前記第１の半導体層を第１の方向に延伸した構造に加工する工程と、
前記第１の方向に延伸した第１の半導体層に熱処理を加えて、前記開口部から離れるにしたがってＳｉの濃度が減少する第１のＳｉ1-ｘＧｅｘ（０≦ｘ≦１）層を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記第１の半導体層を第１の方向に延伸した構造に加工した後、前記第１の半導体層上及び隣接する前記第１の半導体層間にＧｅを含むアモルファスの第２の半導体層を形成する工程を更に含み、
前記第１のＳｉ1-ｘＧｅｘ（０≦ｘ≦１）層を形成する際に前記第２の半導体層に熱処理を加えることで、前記開口部から離れるにしたがってＳｉの濃度が減少する第２のＳｉ1-ｘＧｅｘ（０≦ｘ≦１）層をさらに形成することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記第１のＳｉ1-ｘＧｅｘ（０≦ｘ≦１）層に熱処理を行い、前記第１のＳｉ1-ｘＧｅｘ（０≦ｘ≦１）層を流動させ、隣接する第１のＳｉ1-ｘＧｅｘ（０≦ｘ≦１）層を結合させる工程を更に含むことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項４】
前記第１のＳｉ1-ｘＧｅｘ（０≦ｘ≦１）層を二つ以上の領域に分離する工程を更に含むことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項５】
前記第１及び第２のＳｉ1-ｘＧｅｘ（０≦ｘ≦１）層を二つ以上の領域に分離する工程を更に含むことを特徴とする請求項２記載の半導体装置の製造方法。
【請求項６】
前記結合された第１のＳｉ1-ｘＧｅｘ（０≦ｘ≦１）層を二つ以上の領域に分離する工程を更に含むことを特徴とする請求項３記載の半導体装置の製造方法。
【請求項７】
前記半導体層または前記他の半導体層のＳｉ及びＧｅの混晶率に応じて分離を行うことを特徴とする請求項４乃至６のいずれか一項に記載の半導体装置の製造方法。
【請求項８】
前記分離された領域上に、前記各領域の格子定数に整合する格子定数を有する材料層を形成することを特徴とする請求項４乃至６のいずれか一項に記載の半導体装置の製造方法。
【請求項９】
前記材料層は、光機能及びスピン機能の少なくとも一つ含む材料であることを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記材料層は、歪シリコン、ＳｉＧｅ、ＧａＡｓ、ＦｅＳｉ２及びＦｅ３Ｓｉの少なくとも１つを含むことを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１】
シリコン基板上に絶縁膜を形成する工程と、
前記絶縁膜に開口部を設け、前記シリコン基板の一部を露出させる工程と、
前記露出したシリコン基板及び前記絶縁膜上にＧｅを含むアモルファスの第１の半導体層を形成する工程と、
前記第１の半導体層を第１の方向に延伸した構造に加工する工程と、
前記第１の方向に延伸した第１の半導体層に熱処理を加えて、前記開口部から離れるにしたがってＳｉの濃度が減少する第１のＳｉ1-ｘＧｅｘ（０≦ｘ≦１）層を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記第１の半導体層を第１の方向に延伸した構造に加工した後、前記第１の半導体層上及び隣接する前記第１の半導体層間にＧｅを含むアモルファスの第２の半導体層を形成する工程を更に含み、
前記第１のＳｉ1-ｘＧｅｘ（０≦ｘ≦１）層を形成する際に前記第２の半導体層に熱処理を加えることで、前記開口部から離れるにしたがってＳｉの濃度が減少する第２のＳｉ1-ｘＧｅｘ（０≦ｘ≦１）層をさらに形成することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記第１のＳｉ1-ｘＧｅｘ（０≦ｘ≦１）層に熱処理を行い、前記第１のＳｉ1-ｘＧｅｘ（０≦ｘ≦１）層を流動させ、隣接する第１のＳｉ1-ｘＧｅｘ（０≦ｘ≦１）層を結合させる工程を更に含むことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項４】
前記第１のＳｉ1-ｘＧｅｘ（０≦ｘ≦１）層を二つ以上の領域に分離する工程を更に含むことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項５】
前記第１及び第２のＳｉ1-ｘＧｅｘ（０≦ｘ≦１）層を二つ以上の領域に分離する工程を更に含むことを特徴とする請求項２記載の半導体装置の製造方法。
【請求項６】
前記結合された第１のＳｉ1-ｘＧｅｘ（０≦ｘ≦１）層を二つ以上の領域に分離する工程を更に含むことを特徴とする請求項３記載の半導体装置の製造方法。
【請求項７】
前記半導体層または前記他の半導体層のＳｉ及びＧｅの混晶率に応じて分離を行うことを特徴とする請求項４乃至６のいずれか一項に記載の半導体装置の製造方法。
【請求項８】
前記分離された領域上に、前記各領域の格子定数に整合する格子定数を有する材料層を形成することを特徴とする請求項４乃至６のいずれか一項に記載の半導体装置の製造方法。
【請求項９】
前記材料層は、光機能及びスピン機能の少なくとも一つ含む材料であることを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記材料層は、歪シリコン、ＳｉＧｅ、ＧａＡｓ、ＦｅＳｉ２及びＦｅ３Ｓｉの少なくとも１つを含むことを特徴とする請求項９に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【公開番号】特開２０１１−１７１６７７（Ｐ２０１１−１７１６７７Ａ）
【公開日】平成２３年９月１日（２０１１．９．１）
【国際特許分類】
【出願番号】特願２０１０−３６５８５（Ｐ２０１０−３６５８５）
【出願日】平成２２年２月２２日（２０１０．２．２２）
【出願人】（３９６０２３９９３）株式会社半導体理工学研究センター (150)
【Ｆターム（参考）】
【公開日】平成２３年９月１日（２０１１．９．１）
【国際特許分類】
【出願日】平成２２年２月２２日（２０１０．２．２２）
【出願人】（３９６０２３９９３）株式会社半導体理工学研究センター (150)
【Ｆターム（参考）】
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