一実施形態においては、基板上にシリコン膜又はシリコンゲルマニウム膜を堆積させる方法であって、プロセスチャンバ内に基板を配置するステップと、基板表面を約６００℃〜９００℃の範囲の温度に、プロセスチャンバ内の圧力を約１３Ｐａ（０.１トール）〜約２７ｋＰａ（２００トール）の範囲に維持しつつ、加熱するステップと、を含む前記が提供される。堆積ガスは、プロセスチャンバに供給され、ＳｉＨ_４、任意のゲルマニウム源ガス、エッチング剤、キャリヤガス、任意に少なくとも１つのドーパントガスを含んでいる。シリコン膜又はシリコンゲルマニウム膜は、基板上に選択的且つエピタキシャル的に成長する。一実施形態は、シリコン含有膜とキャリヤガスとして不活性ガスを堆積させる方法を含んでいる。方法は、また、選択的シリコンゲルマニウムエピタキシャル膜を用いる電子デバイスの製造を含んでいる。 （もっと読む）

ソース／ドレイン領域の少なくともその幅が最も大きい部分では半導体領域の幅よりも大きく、かつソース／ドレイン領域の最上部側から基体側に向かって連続的に幅が大きくなっている傾斜部を有し、該傾斜部表面にシリサイド膜が形成されていることを特徴とする半導体装置とする。
（もっと読む）

半導体装置は、複数の積層された層群を有する超格子を有する。また装置は、電荷キャリアが積層された層群と平行な方向に超格子を通って輸送される領域を有する。超格子の各層群は、基本半導体部分を定形する複数の積層された基本半導体分子層と、該基本半導体部分上のエネルギーバンド調整層と、を有する。さらにエネルギーバンド調整層は、少なくとも一つの非半導体分子層を有し、この層は、連接する基本半導体部分の結晶格子内に閉じ込められる。従って超格子は、平行な方向において、エネルギーバンド調整層がない場合に比べて大きな電荷キャリア移動度を有する。

（もっと読む）

本発明に係るＣＭＯＳスタティックＲＡＭセルは、２つのアクセスデバイスであり、各々のアクセスデバイスが単一のフィンを有する３ゲートトランジスタから成るところの２つのアクセスデバイス；２つのプルアップデバイスであり、各々のプルアップデバイスが単一のフィンを有する３ゲートトランジスタから成るところの２つのプルアップデバイス；及び２つのプルダウンデバイスであり、各々のプルダウンデバイスが複数のフィンを有する３ゲートトランジスタから成るところの２つのプルダウンデバイスを有する。さらに、２つのフィンを有する３ゲートトランジスタを備えたＣＭＯＳスタティックＲＡＭセルの製造方法が提供される。
（もっと読む）

【課題】 集積回路の製造におけるＣＭＯＳ電界効果トランジスタを製造するための改善された方法、及び、トランジスタの金属ゲートの仕事関数を制御するための改善された方法を提供すること。
【解決手段】 トランジスタのゲート電極を含むポリシリコン材料を選択的にドープするステップと、完全にシリサイド化するステップとを含む、相補型金属酸化膜半導体（ＣＭＯＳ）電界効果トランジスタを製造する方法である。一実施形態において、シリサイド化する前に、ポリシリコンがアモルファス化される。更に別の実施形態において、シリサイド化が、低い基板温度で実行される。 （もっと読む）

【課題】ｎ型電界効果トランジスタ（ＮＦＥＴ）およびｐ型電界効果トランジスタ（ＰＦＥＴ）がそれぞれ、第１の半導体の単結晶層内に配置されたチャネル領域を有し、ＰＦＥＴのチャネル領域には第１の大きさの応力が加えられているが、ＮＦＥＴのチャネル領域にはその大きさの応力が加えられていない構造体およびその製造方法を提供すること。
【解決手段】この応力は、第１の半導体とは格子不整合の第２の半導体の層によって加えられる。この第２の半導体の層は、ＰＦＥＴのソースおよびドレイン領域ならびに拡張領域の上の、ＰＦＥＴのチャネル領域から第１の距離のところに形成されており、この第２の半導体の層は、ＮＦＥＴのソースおよびドレイン領域の上の、ＮＦＥＴのチャネル領域からより大きな第２の距離のところにも形成されており、またはＮＦＥＴには全く形成されていない。 （もっと読む）

【課題】 高性能デバイスの金属置換ゲートのための構造および形成方法を提供する。
【解決手段】 まず、半導体基板（２４０）上に設けたエッチ・ストップ層（２５０）上に、犠牲ゲート構造（２６０）を形成する。犠牲ゲート構造（３００）の側壁上に、１対のスペーサ（４００）を設ける。次いで、犠牲ゲート構造（３００）を除去して、開口（６００）を形成する。続けて、スペーサ（４００）間の開口（６００）内に、タングステン等の金属の第１の層（７００）、窒化チタン等の拡散バリア層（８００）、およびタングステン等の金属の第２の層（９００）を含む金属ゲート（１０００）を形成する。 （もっと読む）

ｎ型電界効果トランジスタおよびｐ型電界効果トランジスタとを含む半導体装置であって、ｎ型電界効果トランジスタを構成する突起状半導体領域の結晶方位は、その基板と平行な面が実質上｛１００｝面であり、その側面が実質上前記｛１００｝面と直交する｛１００｝面であり、ｐ型電界効果トランジスタを構成する突起状半導体領域の結晶方位は、その基板と平行な面が実質上｛１００｝面であり、その側面が実質上前記｛１００｝面と直交する｛１１０｝面である、という条件を満足する半導体装置とする。 （もっと読む）

基体平面に対して突出した半導体凸部と、この半導体凸部を跨ぐようにその上面から相対する両側面上に延在するゲート電極と、このゲート電極と前記半導体凸部の間に介在する絶縁膜と、ソース／ドレイン領域とを有するＭＩＳ型電界効果トランジスタを備えた半導体装置であって、１つのチップ内に、前記ＭＩＳ型電界効果トランジスタとして、ゲート電極下の前記半導体凸部における基板平面に平行かつチャネル長方向に垂直な方向の幅Ｗが互いに異なる複数種のトランジスタを有する半導体装置。 （もっと読む）

ＭＩＳＦＥＴの高性能化を実現する高移動度歪みシリコン構造に、低欠陥かつ低コストで移動度を向上した半導体装置を提供する。ＭＩＳＦＥＴの高性能化を実現する高移動度歪みシリコン構造として、空洞を有するシリコン基板上に、格子緩和シリコン・ゲルマニウム膜／濃度傾斜シリコン・ゲルマニウム膜を形成し、さらにその上に歪みシリコン膜を形成する。これにより、空洞近傍の格子の束縛が緩み、自由度が増すことにより、シリコン・ゲルマニウム膜の薄膜化が実現できるため、低欠陥かつ低コストで移動度を向上した半導体装置を提供できる。 （もっと読む）

【課題】 ｐ型電界効果トランジスタ（ＰＦＥＴ）およびｎ型電界効果トランジスタ（ＮＦＥＴ）を有する集積回路を提供することにある。
【解決手段】 第１の歪みは、ＮＦＥＴではなくＰＦＥＴのみのソースおよびドレイン領域内に配置されたシリコン・ゲルマニウムなどの格子不整合半導体層を介してＮＦＥＴではなくＰＦＥＴのチャネル領域に加えられる。ＰＦＥＴおよびＮＦＥＴを形成するプロセスが提供される。ＰＦＥＴのソースおよびドレイン領域になるためのエリア内にトレンチがエッチングされ、それに隣接するＰＦＥＴのチャネル領域に歪みを加えるために、格子不整合シリコン・ゲルマニウム層をそこにエピタキシャル成長させる。シリコン・ゲルマニウム層の上にシリコンの層を成長させ、シリコンの層からサリサイドを形成して、低抵抗ソースおよびドレイン領域を提供することができる。 （もっと読む）

【課題】ソース／ドレイン拡張とフロントゲート（front gate）に自己整合させたバックゲートを含む、ＦＤ型ＳＯＩ−ＣＭＯＳデバイスの製造方法に関する。
【解決手段】
ＳＯＩ−ＣＭＯＳ技術は、ポリシリコン、即ちポリＳｉバックゲートは、フロントゲート・デバイスの閾値電圧を制御するために使用され、ｎＭＯＳ及びｐＭＯＳバックゲートは、互いに独立に、及びフロントゲートと独立に、スイッチされる。
特に、バックゲートが、デバイスのフロントゲート及びソース／ドレイン拡張に自己整合されたバックゲートＦＤ型ＣＭＯＳデバイスの製造方法を提供する。バックゲートＦＤ型ＣＭＯＳデバイスは、ＳＩＭＯＸ又は結合ＳＯＩ−ウエハ、ウエハボンディングと薄膜化、ポリＳｉエッチング、ＬＰ−ＣＶＤ、機械化学研磨（ＣＭＰ）を用いて製造される。 （もっと読む）

【課題】 微細トランジスタと高耐圧トランジスタの線幅バラツキを低減する。
【解決手段】 Ｐ型の半導体基板１上の段差部を境にしてＰ型ウエル２及びＮ型ウエル３が形成されたものにおいて、段差低部に形成される前記Ｐ型ウエル２上に第１線幅を有する第１のトランジスタ（微細トランジスタ）が形成され、段差高部に形成される前記Ｎ型ウエル３上に第１のトランジスタよりも線幅の太い第２線幅を有する第２のトランジスタ（高耐圧トランジスタ）が形成されていることを特徴とする。 （もっと読む）

【課題】 高耐圧ＭＯＳトランジスタの微細化を図る。
【解決手段】 Ｐ型ウエル３上にゲート酸化膜９を介して形成されたゲート電極２７Ｆと、前記ゲート電極２７Ｆから離間されて形成される高濃度のＮ型ソース・ドレイン層１５と、前記ソース・ドレイン層１５を取り囲むように形成され、前記ゲート電極２７Ｆ下方に形成されたＰ型ボディ層１８で分断された低濃度のＮ型のソース・ドレイン層１０とを具備したことを特徴とする。 （もっと読む）