【課題】 歪シリコン層に形成されたチャネル領域において、電子移動度の低下を抑制できる技術を提供する。
【解決手段】 半導体基板上に形成されたｐ型シリコン−ゲルマニウム層２４にｐ型歪シリコン層２２が形成されている。このとき、ｐ型歪シリコン層２２の膜厚は、ミスフィット転位の発生しない臨界膜厚より厚くなるように形成されている。したがって、ｐ型歪シリコン層２２とｐ型シリコン−ゲルマニウム層２４との界面近傍には、ミスフィット転位が発生している。また、ゲート電極２６の端部下のミスフィット転位が発生している場所において、ｎ型歪シリコン層２８ａおよびｎ型シリコン−ゲルマニウム層の不純物濃度は１×１０¹⁹ｃｍ^-3以下になっている。 （もっと読む）

【課題】トレンチゲート構造を有する横型のパワー半導体装置において、アバランシェ降伏がバルク領域で起こるようにすること。
【解決手段】ｎ⁺ソース領域６ａとｎ^-拡張ドレイン領域２との間のチャネル領域を、均一な濃度のｐエピタキシャル層２１で構成し、ｎ^-拡張ドレイン領域２とｐエピタキシャル層２１とのｐｎ接合付近に不連続な濃度分布を生じさせる。そして、ｎ^-拡張ドレイン領域２とｐエピタキシャル層２１の濃度を最適化して、ｎ^-拡張ドレイン領域２とｐエピタキシャル層２１との接合界面でポテンシャルが密となり、一方、ゲート酸化膜７とｎ^-拡張ドレイン領域２との界面でポテンシャルが疎となるようにすることによって、バルク領域でブレークダウンが起こるようにする。 （もっと読む）

【課題】ＥＳＤ（静電気放電）等のサージに対する耐性をより安定して高く確保することのできる構造を有し、大量生産した場合にもより高い信頼性をもって製造することのできる半導体装置およびその製造方法を提供する。
【解決手段】半導体基板内の素子領域の内部に配置されるソース層の電流電圧特性の最大電圧値Ｖ_max１と、同素子領域の最も外側に配置されるドレイン層に隣接するソース層の電流電圧特性の最大電圧値Ｖ_max２とが、「Ｖ_max１＜Ｖ_max２」なる関係式を満足するような構造とする。さらに、半導体層１４の表面の、素子領域の最も外側に配置されるドレイン層Ｎ２２と素子領域の内部に配置されるドレイン層Ｎ１２との間に段差をつけて、ドレイン層Ｎ２２の下方における半導体層１４の深さ方向の幅ｄ２を、ドレイン層Ｎ１２の下方における半導体層１４の深さ方向の幅ｄ１よりも大きな幅に設定する。 （もっと読む）

【課題】 ＬＤＤ構造を有し所定の膜厚の第１のゲート酸化膜を有する第１の半導体素子と、前記第１のゲート酸化膜より厚い膜厚の第２のゲート酸化膜を有する第２の半導体素子とを、簡単な製造工程によって同一基板上に形成する。
【解決手段】 高耐圧の第２の半導体素子の第２のゲート酸化膜の形成と同時に、第１の半導体素子のＬＤＤ構造の形成に必要なサイドウォールを形成する。サイドウォール形成プロセスを高耐圧半導体素子に特有な膜厚の厚いゲート酸化膜の形成プロセスと共通化することによって、サイドウォール形成工程を別途設ける必要がなくなり、製造工程を省略することができる。 （もっと読む）

【課題】電力用トランジスタと制御用半導体素子とを共通の基板上に備え、電力用トランジスタにおける電力損失が従来よりも大幅に低減された半導体装置を提供する。
【解決手段】半導体装置２００は、トランジスタ２と、トランジスタ２のゲート電位を制御する半導体素子１０、１１とを備え、トランジスタ２および半導体素子１０、１１は共通の炭化珪素基板１の上に形成されており、トランジスタ２と半導体素子１０、１１とを電気的に分離する素子分離領域１２をさらに含む。 （もっと読む）

【課題】 同一基板上にゲート絶縁膜の耐圧の異なる複数の電界効果型トランジスタを設ける際に、これを簡便なプロセスで作製する。
【解決手段】 シリコン基板１０１上に高耐圧トランジスタ１０２および低耐圧トランジスタ１０４が形成された半導体装置１００において、高耐圧トランジスタ１０２のポリシリコンゲート電極膜１１７のゲート不純物濃度を低耐圧トランジスタ１０４のゲート不純物濃度よりも小さくする。 （もっと読む）

【課題】電力用のような高耐圧用途に使用できるボディ部分のプロファイルのばらつきの少ないＤＭＯＳを提供することを課題とする。
【解決手段】半導体基板の主表面に形成された第一導電型のウェルの所定の領域に形成された第二導電型のＤＭＯＳのボディ部分と、半導体基板上に形成されたゲート誘電膜と、ゲート誘電膜上にボディ部分の端部を跨ぐように形成されたゲート電極と、ゲート電極の両側の半導体基板の主表面に形成された第一の導電型の拡散層（但し、拡散層の少なくとも一方がボディ部内に形成されている）と、ボディ部分内に形成されたボディ部分より高い不純物濃度の第二導電型のコンタクト層とを含み、ボディ部分は、深さ方向のボディ部分とウェルとの濃度差が、半導体基板表面におけるボディ部分とウェルとの濃度差より大きい領域を備えていることを特徴とする半導体装置により上記課題を解決する。 （もっと読む）

【課題】 製造工程を簡略化することができ、低抵抗のソース、ドレインを具備した高性能かつ高信頼性の薄膜トランジスタを有する半導体装置、その製造方法、薄膜トランジスタアレイ基板及び液晶表示装置を提供する。
【解決手段】 導電型が異なる薄膜トランジスタを含んで構成される半導体装置であって、上記薄膜トランジスタは、基板上に半導体層を形成し、この半導体層上にゲート絶縁膜を介してゲート電極を形成し、ゲート電極をマスクにして半導体層に低濃度の不純物を注入して導電型が異なる低濃度不純物領域をそれぞれ形成し、ゲート電極の側面にサイドウォールスペーサーを形成した後に、ソース、ドレイン領域のみに高濃度不純物層としてＳｉＧｅを選択的に形成し、一方の導電型の低濃度不純物領域上のＳｉＧｅにのみ高濃度不純物層中の不純物とは異なる他の不純物をドーピングし、低濃度不純物領域上に同じ導電型の高濃度不純物領域を形成したものである半導体装置。 （もっと読む）

【課題】 内部回路をより確実に保護することができる半導体装置及びその製造方法を提供する。
【解決手段】 内部回路内の内部トランジスタを電源パッド間に生じた静電気による破壊から保護する保護トランジスタが設けられている。保護トランジスタのチャネルを構成するｐウェル６の導電型は、内部トランジスタのチャネルを構成するｐウェル８の導電型と一致する。また、ｐウェル６の不純物濃度は、ｐウェル８の不純物濃度よりも高い。従って、保護トランジスタのドレイン接合は、内部トランジスタのドレイン接合よりも急峻となり、保護トランジスタの寄生バイポーラ動作の開始電圧が内部トランジスタのそれより低くなる。このため、内部回路をＥＳＤサージから適切に保護することができる。 （もっと読む）

【課題】 簡易な工程で製造でき、かつ微小リーク電流の発生を抑制することができる半導体装置およびその製造方法を提供する。
【解決手段】 半導体基板１の表面に高耐圧ウェル３が形成されている。入力保護回路に含まれる高耐圧系トランジスタＮ１のドレイン領域１１ａおよびソース領域１１ｂは高耐圧ウェル３に形成されている。高耐圧系トランジスタＮ１のドレイン領域１１ａの下部に隣接するようにｐ型不純物領域４ａが形成されている。このｐ型不純物領域４ａは低耐圧系トランジスタＬＴの形成領域に形成される低耐圧ウェル４と同一の製造工程で形成されたものである。 （もっと読む）

誘電体層（１４，２２，２４，３２）は、ランタン、ルテチウム、及び酸素により構成され、かつ２つの導体の間、または導体（１４，２０，３４）と基板（１２，２６，３０）との間に形成される。一の実施形態では、誘電体層は基板を覆って形成され、境界層を追加する必要がない。別の実施形態では、誘電体層（２２，４２，４６）に含まれる元素の分布は、ランタン含有量またはルテチウム含有量に関して傾斜する、または誘電体層（２２，４２，４６）は別の構成として、アルミニウムを含むことができる。更に別の実施形態では、絶縁層を導体または基板と誘電体層との間、または導体及び基板の両方と誘電体層との間に形成する。誘電体層は、分子ビームエピタキシー法によって形成することが好ましいが、原子層化学気相成長、物理気相成長、有機金属化学気相成長、またはパルスレーザ堆積によって形成することもできる。
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