【課題】半導体素子の製造方法を提供する。
【解決手段】活性領域が定義された半導体基板２１０上にゲート電極パターンを形成した後、その上に層間絶縁膜を形成してから、層間絶縁膜のうち活性領域上に置かれた部分をエリアタイプでエッチングしてゲート電極パターン両側に自己整列方式でコンタクトホールを形成し、次いで、このコンタクトホールを通じてイオン注入を実施してソース／ドレイン領域２４０を形成する半導体素子の製造方法。これにより、熱的負担によりソース／ドレイン領域プロファイルが影響される問題がなく、イオン注入マスク用のフォトレジストパターン形成工程の回数を減らして工程の単純化を図れ、プラグ効果によるトランジスタの特性変動を減少させうる。 （もっと読む）

【課題】 能動部端部上においてもゲート酸化膜が所要の厚さを確保することができ、良好な耐圧が得られる半導体装置の製造方法及び半導体装置を提供する。
【解決手段】 ウェットエッチング工程による下地酸化膜１２の後退は、トレンチ１４における上部エッジ１４１の形状変化に影響を与える。従って、下地酸化膜１２の厚さも重要で最適化を図る。また、トレンチ１４内の表面を酸化する際、１０００℃を越えて酸化し、さらに、この酸化工程より高温でアニール工程を実施することにより、ストレスを緩和させる。また、プレ酸化膜１６は、面内均一性向上のため制御し得る程度で薄膜化される。プレ酸化膜１６を完全に除去する際、トレンチ１４上部エッジ１４１のラウンド形状の表面を露出させる。これにより、トレンチ１４上縁部のシリコンの供給を増大させる。 （もっと読む）

【課題】 ＬＯＣＯＳオフセットドレイン型高耐圧ＭＯＳトランジスタのＬＯＣＯＳ酸化膜端の電界を緩和し耐圧を向上させると共に、電界緩和層を工程追加することなく形成する。
【解決手段】 ＬＯＣＯＳオフセットドレイン型高耐圧ＭＯＳトランジスタの高濃度ドレイン層１０９Ａを、Ｐ型電界緩和層１０４内においてＬＯＣＯＳ酸化膜１０５の端部から一定の距離をおいて形成し、ＬＯＣＯＳ酸化膜１０５の端部の濃度勾配を緩やかにし、電界集中を防ぎ、耐圧を向上させる。一方、ＬＤＭＯＳトランジスタのボディ層を利用することで、製造工程を追加することなく電界緩和層を形成することができる。 （もっと読む）

【課題】半導体装置（１００）を製造するための方法（８００）および機器は、第１の領域（１０８）および第２の領域（１０６）を有する基板（１０２）を提供する。
【解決手段】第１の領域に犠牲第１ゲート（１１２）が形成される。第１の領域にソース／ドレイン（２０４）が形成される。第２の領域に第２の領域のゲート誘電体（３０６）が形成される。第２の領域のゲート誘電体上に第２の領域のゲート（３０２）が形成される。第２の領域に第２の領域のソース／ドレイン（３０４）が形成される。犠牲第１ゲート、ソース／ドレイン、第１の領域、および第２の領域の真上に犠牲層（３１４）が形成される。犠牲第１ゲート（１１２）が露出される。犠牲第１ゲートを除去することによってゲートスペース（５０２）が形成される。ゲートスペース内に第１の領域のゲート誘電体（５０４）が形成される。第１の領域のゲート誘電体上に第１の領域のゲート（５０６）が形成される。犠牲層が除去される。 （もっと読む）

【課題】コンタクト物質で低温熱工程によりエピタキシャルシリコンを形成しながらも、エピタキシャルシリコンの有する高い自らの比抵抗値によるコンタクト抵抗の増加を防止できるエピタキシャルシリコンをコンタクトとする半導体素子及びその製造方法を提供する。
【解決手段】固相エピタキシー工程を用いたエピタキシャル層と、前記エピタキシャル層上の第１金属層と、前記第１金属層上の窒化物系バリヤメタルと、前記バリヤメタル上の第２金属層と、前記エピタキシャル層と第１金属層との間に形成された金属シリサイドとを含む。 （もっと読む）

【課題】高耐圧ＭＯＳＦＥＴの駆動能力及び耐圧を向上させる。
【解決手段】Ｐ型半導体基板２に形成されたＮ型ウェル領域４にＰ型第２ドレイン領域６が形成されている。第２ドレイン領域６上にＬＯＣＯＳ酸化膜８が形成され、ＬＯＣＯＳ酸化膜８ａ下の領域にＰ型第２ドレイン領域６よりも濃いＰ型不純物濃度をもつＰ型第３ドレイン領域１０が形成されている。Ｎ型ウェル領域４の表面にＬＯＣＯＳ酸化膜８ａに連続してゲート酸化膜１２が形成されている。ゲート酸化膜１２上からＬＯＣＯＳ酸化膜８ａ上にわたってゲート電極１４が形成されている。Ｐ型第２ドレイン領域６の表面近傍にゲート電極１４とは間隔をもってＰ型第１ドレイン領域１６が形成されている。Ｐ型第１ドレイン領域１６はＰ型第２ドレイン領域６及びＰ型第３ドレイン領域１０よりも濃いＰ型不純物濃度をもっている。 （もっと読む）

【課題】ゲート電極とソース／ドレイン領域の間のオーバラップ容量を低減し製造プロセスにより設定されるチャネル連結部の抵抗も低減した電界効果トランジスタ構造を提供する。
【解決手段】電界効果トランジスタのスペーサー構造２４２ｐ、２４２ｎには、束縛された電荷キャリアが部分的に濃縮されており、移動可能な電荷キャリアの濃縮帯１３ｎ、１３ｐが該スペーサー構造の下の半導体基板１の中に生じる。この濃縮帯１３ｎ、１３ｐは、各ソース／ドレイン領域６１、６２と、ゲート電極２１の電位によって制御されているチャネル領域６３との間のチャネル連結部の抵抗を低減し、ゲート電極２１と各ソース／ドレイン領域６１、６２との間のオーバーラップ容量を低減する。 （もっと読む）

【課題】高機能化、多機能化及び付加価値化を実現した半導体装置の提供を課題とする。
【解決手段】基板上に、正確な周波数の信号を出力する回路（フェーズ・ロックド・ループ回路、ＰＬＬ回路）を設けた半導体装置を提供する。ＰＬＬ回路は、供給される信号を基に、一定の倍率の周波数の信号を出力する回路である。ＰＬＬ回路は、位相比較器、ループフィルタ、電圧制御発振器及び分周器を含む。基板上にＰＬＬ回路を設けることにより、高機能化、多機能化及び高付加価値化を実現することができる。 （もっと読む）

【課題】ジャンクジョンブレークダウン電圧（ＪＢＶ）の低下なしで電流誘導能力を向上させることが可能なフラッシュメモリ素子の製造方法を提供する。
【解決手段】高電圧ＰＭＯＳトランジスタ領域および低電圧素子領域を有する半導体基板上に多数のゲートを形成する段階と、前記高電圧ＰＭＯＳトランジスタ領域のゲート両側半導体基板内に低濃度ｐ型イオン注入領域を形成する段階と、前記高電圧ＰＭＯＳトランジスタ領域に高濃度ＢＦ_２イオンを注入して前記低濃度ｐ型イオン注入領域内に高濃度ｐ型イオン注入領域を形成する段階と、前記高電圧ＰＭＯＳトランジスタ領域および低電圧素子領域に低濃度のｎ型不純物イオンを注入する段階とを含む。 （もっと読む）

【課題】Ｐチャネル型の薄膜トランジスタとＮチャネル型の薄膜トランジスタを有する構成において、要求される特性を満足する構造を提供する。
【解決手段】基板上に形成されたチャネル領域を有する結晶性シリコン膜と、結晶性シリコン膜を覆って形成された酸化珪素膜からなる第１のゲイト絶縁膜と、第１のゲイト絶縁膜上に形成された窒化珪素膜からなる第２のゲイト絶縁膜と、第１および第２のゲイト絶縁膜を介してチャネル領域上にテーパー状に形成されたゲイト電極と、第１のゲイト絶縁膜、第２のゲイト絶縁膜およびゲイト電極を覆って形成された層間絶縁膜と、によって薄膜トランジスタを構成する。 （もっと読む）

【課題】ＣＭＯＳ固体撮像装置において、画素内での接合リークの発生を抑制し、白点発生を抑制すると共に、１／ｆノイズの低減化を図る。
【解決手段】 画素内のアンプトランジスタＴｒ ３のゲート電極３０１上及びソース・ドレイン領域３２２、３２３上に、サイドウォール形成材料膜１３４が存在せず、アンプトランジスタＴｒ３のゲート電極３０１及びソース・ドレイン領域３２２，３２３が非シリサイド化されて成る。 （もっと読む）

【課題】コアトランジスタと、電源電圧の異なる２種類のＩ／Ｏトランジスタとを有する半導体装置において、製造工程を簡略化する。
【解決手段】本発明の半導体装置では、コアトランジスタＴｒ１の電源電圧Ｖｄｄ１、Ｉ/ＯトランジスタＴｒ２の電源電圧Ｖｄｄ２、Ｉ/ＯトランジスタＴｒ３の電源電圧Ｖｄｄ３は、Ｖｄｄ１＜Ｖｄｄ２＜Ｖｄｄ３の関係にある。この半導体装置の製造方法では、Ｉ／ＯトランジスタＴｒ２、Ｔｒ３のゲート絶縁膜３ａを同工程で同一膜厚で形成する。そして、コアトランジスタＴｒ１のＳＤエクステンション領域１６とＩ／ＯトランジスタＴｒ２のＳＤエクステンション領域１７とを同じドーズ量で形成する。 （もっと読む）

【課題】 低電圧トランジスタと高電圧トランジスタとを混載しても、高電圧トランジスタの駆動能力が低下するのを防ぐことができる半導体装置とその製造方法を提供すること。
【解決手段】 第１、第２ゲート電極３９ａ、３９ｂの側面から第１の間隔W4をおいてシリコン基板２０に形成された第１n型ソース／ドレイン領域４８ａ、第２p型ソース／ドレイン領域４８ｂと、第３、第４ゲート電極３９ｃ、３９ｄのそれぞれの側面から第１の間隔W4よりも広い第２の間隔W3をおいてシリコン基板２０にそれぞれ形成された第２n型ソース／ドレイン領域４８ｃ、第１p型ソース／ドレイン領域４８ｄと、第３、第４ゲート電極３９ｃ、３９ｄの上面の縁からそれらの側方のソース／ドレインエクステンション４２ｃ、４２ｄの上に延在する第３、第４絶縁性サイドウォール４３ｃ、４３ｄとを有することを特徴とする半導体装置による。 （もっと読む）

【課題】 簡易な構成でオフリーク特性の向上が図れ、しかもシリサイド化トランジスタと非シリサイド化トランジスタとを同一基板上に同時に形成できる半導体装置およびその製造方法を提供する。
【解決手段】 トランジスタＴｒＡのサイドウォール１０５の厚みをトランジスタＴｒＢのサイドウォール１０５の厚みよりも薄くする。トランジスタＴｒＡにおいて、高濃度不純物拡散層１０６の表面とサイドウォール１０５の底部とは、基板の主面方向から見たときに重なる位置にある。シリサイド層１０８は、高濃度不純物拡散層１０６内に限って形成される。これは、トランジスタＴｒＢを覆うＣＶＤ酸化膜１１の形成後で、かつ、シリサイド層１０８を形成する前にトランジスタＴｒＡに高濃度不純物拡散層１０６を形成することで実現できる。 （もっと読む）

【課題】ガラス基板上に低コストで信頼性が高い半導体装置を提供する。
【解決手段】ガラス基板上に形成された下地膜と、下地膜上に形成されたＮチャネル型薄膜トランジスタ及びＰチャネル型薄膜トランジスタを有し、Ｎチャネル型薄膜トランジスタはドレイン領域及びチャネル形成領域の間にＬＤＤ領域が設けられた第１の結晶性珪素膜を有し、Ｐチャネル型薄膜トランジスタはチャネル形成領域に接してドレイン領域が設けられた第２の結晶性珪素膜を有し、ガラス基板、下地膜、第１の結晶性珪素膜及び第２の結晶性珪素膜はゲイト絶縁膜に覆われている。 （もっと読む）

絶縁体上の半導体装置は、絶縁層と、絶縁層の上の活性層（４０）と、活性層の上のコレクタ（１０）、エミッタ（３０）及びベース（２０）の横方向配置と、エミッタの下を流れる垂直電流を抑制するためにエミッタの下で絶縁層に向かって延在する高ベース−ドース領域（７０）とを有する。この領域（７０）は、基板（支持基板）電圧の電流利得及び他の特性の依存性を減少する。この領域を、ベースと同一のドーピング型で形成することができるが、更に強いドーピングを有する。この領域を、Ｐ型ＤＭＯＳトランジスタのボディに用いられるｎ型そうと同一ステップでマスク位置合わせを用いることによって形成することができる。
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多電圧半導体集積回路装置を製造する簡略化された製造方法を提供する。 半導体装置の製造方法は、（ａ）半導体基板の第１の領域に第１の厚さの第１のゲート絶縁膜を形成する工程と、（ｂ）前記半導体基板の第２の領域に前記第１の厚さより薄い第２の厚さの第２のゲート絶縁膜を形成する工程と、（ｃ）前記第１および第２のゲート絶縁膜上にゲート電極を形成すると共に、前記第１および第２の領域上の前記第１及び第２のゲート絶縁膜を残す工程と、（ｄ）前記第１および第２のゲート絶縁膜を介して、前記第１および第２の領域に不純物をイオン注入し、前記第１の領域に第１の低濃度、前記第２の領域に前記第１の低濃度より高い第２の低濃度の不純物を添加する工程と、（ｅ）少なくともコンタクトを形成する領域の前記第１および第２のゲート絶縁膜を除去する工程と、（ｆ）前記第１および第２の領域中、前記コンタクトを形成する領域を含む領域に高濃度の不純物を添加する工程と、を含む。
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【課題】高ゲート電圧時においても低ゲート電圧時においても高い動作時耐圧を有する高耐圧ＭＯＳトランジスタを備えた半導体集積回路を低コストで製造する方法を提供する。
【解決手段】
ディープグレード領域内にゲート端から離れて高濃度ドレイン領域が形成された高耐圧ＭＯＳトランジスタを製造するにおいて、ゲート絶縁膜を、ゲート電極形成予定領域の外部の少なくとも一部において除去することによって形成された開口部に、ゲート絶縁膜を透過しないエネルギーで不純物を注入して、シャローグレード領域を形成する。 （もっと読む）

【課題】 周辺回路領域に形成されるロジック回路等に不具合が発生するのを防ぐことができるフラッシュメモリセルを備えた半導体装置とその製造方法を提供すること。
【解決手段】 第１導電体２５ａのコンタクト領域CR上の第２絶縁膜２６を除去する工程と、第２絶縁膜２６の上に第２導電膜３０を形成する工程と、第１導電体２５ａのコンタクト領域CR上の第２導電膜３０を除去し、該第２導電膜３０を第２導電体３０ａとする工程と、第２導電体３０ａを覆う層間絶縁膜（第３絶縁膜）４４を形成する工程と、コンタクト領域CR上の層間絶縁膜４４に第１ホール４４ａを形成する工程と、コンタクト領域CRと電気的に接続される導電性プラグ４５ａを第１ホール４４ａ内に形成する工程と、を有することを特徴とする半導体装置の製造方法による。 （もっと読む）

【課題】 動作時のドレイン耐圧の向上を図る半導体装置およびその製造方法を提供する。
【解決手段】 ゲート電極のドレイン電極２４側の端部１５ａの近傍からドレイン電極２４の方向（Ｘ₂方向）に形成された第１ドレイン領域２１と、第１ドレイン領域２１の内側でドレイン電極２４に接するドレインコンタクト領域２３と、ドレインコンタクト領域２３の周囲および下側に形成された第２ドレイン領域２２とから構成し、第２ドレイン領域２２の不純物濃度を第１ドレイン領域２１よりも高濃度でかつドレインコンタクト領域２３よりも低濃度に設定する。さらに、第２ドレイン領域２２をそのゲート電極１５側の端部２２ａがゲート電極の端部１５ａから所定の距離L1だけ離間した配置とする。 （もっと読む）