【課題】素子分離領域のエッチングを生じさせることなく、基板上にサイドウォール幅が異なる複数のトランジスタを精度良く形成できるようにする。
【解決手段】
半導体装置の製造方法において、まず第１のゲート電極１３４及び第２のゲート電極１４４を覆うように、第１の絶縁膜１５１及び第２の絶縁膜１５２を順次形成する。この後、第２の絶縁膜１５２における第１の領域１０３の上に形成された部分を除去する。この後、基板１０１の上に第３の絶縁膜１５３を形成する。この後、第２の絶縁膜１５２及び第３の絶縁膜１５３を選択的に除去することにより、第１のゲート電極１３４の側面上に第３の絶縁膜１５３からなる第１の外側サイドウォール１３６を形成し、第２のゲート電極１４４の側面上に第２の絶縁膜１５２及び第３の絶縁膜１５３からなる第２の外側サイドウォール１４６を形成する。 （もっと読む）

【課題】集積回路のコア部のロジックトランジスタ（ＭＯＳＦＥＴ、ＭＩＳＦＥＴ）は、世代が進むごとに動作電圧をスケーリングすることで微細化が可能である。しかし、高耐圧部のトランジスタ（ＭＯＳＦＥＴ、ＭＩＳＦＥＴ）は比較的高い電源電圧で動作するために縮小化が困難であり、同様に電源セル内の静電気放電（ＥＳＤ）保護回路は、静電気(外来サージ)から半導体集積回路内の素子を保護するために耐圧が高いことが必須であり、電荷を逃がすために大面積である必要がある。従って、集積回路の微細化のためには、微細化が可能なトランジスタ構造が必須である。
【解決手段】本願発明は、ソース側にのみハロー領域を有するソースドレイン非対称構造の一対のＭＩＳＦＥＴから構成されたＣＭＩＳインバータをＥＳＤ保護回路部に有する半導体集積回路装置である。 （もっと読む）

【課題】ソース・ドレイン領域とコンタクトプラグの接続部分の電気抵抗が低減され、かつ短チャネル効果の発生が抑えられたトランジスタを有する、ｎ型およびｐ型トランジスタを含む半導体装置、およびその半導体装置の製造方法を提供すること。
【解決手段】不純物高濃度領域を有する半導体装置を提供する。前記不純物高濃度領域は、第１のソース・ドレイン領域内の前記第１のソース・ドレイン領域と前記第１のコンタクトプラグとの界面近傍に形成される。前記不純物高濃度領域の前記第１のコンタクトプラグの底面の長手方向の前記第１のコンタクトプラグの前記底面の輪郭からの前記不純物高濃度領域の輪郭の広がり幅の少なくとも一方は、前記第１のコンタクトプラグの前記底面の短手方向の前記第１のコンタクトプラグの前記底面の輪郭からの前記不純物高濃度領域の輪郭の広がり幅よりも大きい。 （もっと読む）

【課題】不純物の偏析に起因する、ドレイン領域と空乏層との間のリーク電流の発生を抑制することが可能な半導体素子を含む半導体装置を提供する。
【解決手段】本半導体装置は、主表面を有する半導体基板ＳＵＢと、主表面上に形成された、論理回路を構成するコアトランジスタと、入出力回路を構成するＩ／Ｏトランジスタとを備える。主表面からＩ／Ｏｎ型トランジスタのｎ型不純物領域ＮＲの最下部までの距離は、主表面からコアｎ型トランジスタのｎ型不純物領域ＮＲの最下部までの距離より長い。主表面からＩ／Ｏｐ型トランジスタのｐ型不純物領域ＰＲの最下部までの距離は、主表面からコアｐ型トランジスタのｐ型不純物領域の最下部までの距離より長い。主表面からＩ／Ｏｎ型トランジスタのｎ型不純物領域の最下部までの距離は、主表面からＩ／Ｏｐ型トランジスタのｐ型不純物領域の最下部までの距離より長い。 （もっと読む）

【課題】１つのチップ内に、高駆動性が求められるｐＭＩＳＦＥＴ及び高信頼性が求められるｐＭＩＳＦＥＴの両方を形成してＣＭＯＳトランジスタの品質向上をはかる。
【解決手段】Ｓｉチャネルを有する第１のｐＭＩＳＦＥＴ領域１２１、Ｓｉチャネルを有する第２のｐＭＩＳＦＥＴ領域１２２、及びＳｉチャネルを有するｎＭＩＳＦＥＴ領域１２３を備えた半導体装置であって、第１のｐＭＩＳＦＥＴ領域１２１に、Ｓｉチャネルを挟んで該Ｓｉチャネルに第１の圧縮歪みを与える第１のＳｉＧｅ層３２１が埋め込み形成され、第２のｐＭＩＳＦＥＴ領域１２２に、Ｓｉチャネルを挟んで該Ｓｉチャネルに第１の圧縮歪みとは大きさの異なる第２の圧縮歪みを与える第２のＳｉＧｅ層３２２が埋め込み形成されている。 （もっと読む）

【課題】従来に比して高いＥＳＤ耐量性能を有するＥＳＤ保護回路を備えた半導体装置、およびその製造方法を提供する。
【解決手段】内部回路に用いられる第１の半導体素子と、静電気による内部回路の破壊を抑制するＥＳＤ保護回路として用いられる第２の半導体素子とを備える半導体装置の製造方法であって、基板に第１の半導体素子および第２の半導体素子各々についての端子領域層を形成する端子領域層形成ステップと、基板上の前記第２の半導体素子の端子領域層を除く領域について結晶欠陥を形成させる処理を施す欠陥形成ステップと、金属膜を第１の半導体素子および第２の半導体素子各々の端子領域層表面に形成する金属膜形成ステップと、金属膜と、第１の半導体素子および第２の半導体素子各々の端子領域層とをシリサイド化するシリサイド化ステップとを含む、半導体装置の製造方法である。 （もっと読む）

【課題】半導体装置の製造方法において工程数の削減を図ること。
【解決手段】領域HV_p、LV_n、LL_nに第１〜第３のゲート電極３６ａ〜３６ｃを形成する工程と、領域LV_nを覆い、かつ、領域HV_pと領域LL_nを露出するマスクパターン４０を形成する工程と、マスクパターン４０をマスクにしたイオン注入でp型ソースドレインエクステンション４１とp型ポケット領域４２を形成する工程と、マスクパターン４０をマスクにしたイオン注入でn型ソースドレインエクステンション４５を形成する工程と、領域HV_pと領域LL_nを覆い、かつ、第２の領域LV_nを露出するマスクパターン５２を形成する工程と、マスクパターン５２をマスクにしてインジウムをシリコン基板１にイオン注入し、p型ポケット領域５４を形成する工程とを有する半導体装置の製造方法による。 （もっと読む）

【課題】非対称構造のソースおよびドレイン領域を有するＭＯＳトランジスタを容易に形成する。これにより、高性能の半導体装置を容易に製造する。
【解決手段】第１のマスク層の互いに対向する両側面上に、２つの第２のマスク層を形成する。導電層上の、第１及び第２のマスク層が形成されていない部分の上に、第３のマスク層を形成する。第２及び第３のマスク層をマスクに用いて、導電層に対して異方性エッチングを行った後、不純物を注入することによって、１つの第１不純物拡散層を形成する。第２のマスク層をマスクに用いて異方性エッチングを行い第２のマスク層の下に、２つのゲート電極を形成する。第１不純物拡散層と共にゲート電極を挟む半導体基板の２つの領域に不純物を注入することによって、２つの第２不純物拡散層を形成する。 （もっと読む）

【課題】フィールドストップ領域のキャリア濃度が低減することを防止することができる半導体装置の製造方法を提供すること。
【解決手段】ドリフト領域１となる半導体基板のおもて面の表面に、半導体装置１００のおもて面素子構造を形成する。ついで、ドリフト領域１の裏面を研削する。ついで、ドリフト領域１の裏面の一部に、Ｐ（リン）をイオン注入する（第１注入工程）。ついで、炉アニールを行い、第１注入工程においてドリフト領域１の裏面に注入したＰを活性化する。これにより、ダイオード１２０のｎ⁺型領域１０が形成される。ついで、ドリフト領域１の裏面の全体に、Ｓｅ（セレン）をイオン注入する（第２注入工程）。第２注入工程は、第１注入工程が行われた後に行う。ついで、炉アニールを行い、第２注入工程においてドリフト領域１の裏面に注入したＳｅを活性化する。これにより、フィールドストップ領域１１が形成される。 （もっと読む）

【課題】動作電圧やしきい値電圧が相異なり、高誘電率ゲート絶縁膜／メタルゲート電極構造を有するＰ型ＭＩＳＦＥＴを共通の基板上に混載可能にする。
【解決手段】半導体装置は、半導体基板１００と、半導体基板１００のうち第１のＴｒ領域内に位置する領域に形成された第１の活性領域１０３ａと、半導体基板１００のうち第２のＴｒ領域内に位置する領域に形成された第２の活性領域１０３ｂと、第１の活性領域１０３ａ上に形成された第１のＰ型ＭＩＳＦＥＴ１５０ａと、第２の活性領域１０３ｂ上に形成された第２のＰ型ＭＩＳＦＥＴ１５０ｂとを備えている。第１のＰ型ＭＩＳＦＥＴ１５０ａは、ゲルマニウムを含有する半導体で構成された第１の半導体層１０４と、シリコンで構成された第２の半導体層１０５とを備えている。 （もっと読む）

【課題】アクティブマトリクス型の液晶表示装置の画面の大面積化を可能とするゲート電
極とゲート配線を提供することを第１の課題とする。
【解決手段】同一基板上に表示領域と、表示領域の周辺に設けられた駆動回路と、を有し
、表示領域は、第１の薄膜トランジスタを有し、駆動回路は、第２の薄膜トランジスタを
有し、第１の薄膜トランジスタと第２の薄膜トランジスタは、リンがドープされたシリコ
ンでなるゲート電極を有し、ゲート電極は、チャネル形成領域の外側に設けられた接続部
でアルミニウムまたは銅を主成分とする層とタンタル、タングステン、チタン、モリブデ
ンから選ばれた少なくとも１種を主成分とする層とを有する配線と電気的に接続する。 （もっと読む）

【課題】ドレイン耐圧を向上させる半導体装置及びその製造方法を提供すること。
【解決手段】基板１００表面内に第１、第２拡散層２０６を形成する工程と、前記基板上に第１トランジスタを形成する工程と、前記ゲート電極の第１側壁及び第２側壁にそれぞれ第１、第２絶縁膜２０２を形成することにより、前記第１、第２拡散層の表面の一部の領域を被覆する工程と、この第２拡散層上に第３絶縁膜２０３を形成する工程と、前記第１〜第３絶縁膜、ゲート電極２０１、及び前記基板表面をそれぞれ第４絶縁膜２０４で被覆する工程と、前記ゲート電極の表面、及び第３絶縁膜に対して前記第２絶縁膜と前記第３絶縁膜との間の第１領域と相対する第２領域における前記第２拡散層の表面を露出しつつ、前記第１領域における前記第２拡散層の表面が露出しないよう前記第４絶縁膜を除去する工程とを具備する。 （もっと読む）

【課題】簡便な製造方法によって製造された良好なＴＦＴ特性を有する半導体装置およびその製造方法を提供する。
【解決手段】本発明の半導体装置は、絶縁基板１１と、絶縁基板１１に支持されたチャネル領域３３Ａ、ソース領域３４Ａおよびドレイン領域３５Ａを含む半導体層３０Ａと、チャネル領域３３Ａの導電性を制御するゲート電極５１とを有する。半導体層３０Ａは、チャネル領域３３Ａとソース領域３４Ａとの間に形成された第１低濃度領域３１Ａ、および、チャネル領域３３Ａとドレイン領域３５Ａとの間に形成された第２低濃度領域３２Ａとを有する。チャネル領域３３Ａ、第１および第２低濃度領域３１Ａおよび３２Ａは、ソースおよびドレイン領域３４Ａおよび３５Ａの不純物濃度より低い第１不純物濃度を有する。ゲート電極５１は、第１および第２低濃度領域３１Ａおよび３２Ａの全部を覆うように形成されている。 （もっと読む）

【課題】 ＬＤＤ領域の長さを精度良く調整可能で、高周波動作に適用できる非対称な横方向二重拡散型ＭＩＳＦＥＴを提供する。
【解決手段】 第１導電型のウェル１の上方にゲート絶縁膜３を介してゲート電極５を形成する工程、ウェル１に第２導電型の不純物イオン注入によりドレイン領域７を形成する工程、ウェル１の上方にゲート電極５が形成されるゲート電極領域とドレイン領域７を少なくとも覆い、ゲート電極領域とドレイン領域の間が開口したマスクパターン層を形成する工程、マスクパターン層をマスクとして自己整合的に、マスクパターン層で覆われていない領域に第２導電型の不純物イオン注入によりドレイン領域より低濃度のＬＤＤ拡散領域６を形成する工程、及び、ウェル１のゲート電極５を挟んでドレイン領域７の反対側の領域に第２導電型の不純物イオン注入によりＬＤＤ拡散領域より高濃度のソース領域を形成する工程を有する。 （もっと読む）

【課題】注入マスクの低減が図られる半導体装置の製造方法と、そのような半導体装置を提供する。
【解決手段】レジストマスク３１と他のレジストマスクを注入マスクとして、ＮＭＯＳ領域ＲＮにボロンを注入することにより、アクセストランジスタおよびドライブトランジスタのハロ領域となるｐ型不純物領域が形成される。さらに他のレジストマスクを注入マスクとして、ＰＭＯＳ領域ＲＰにリンまたは砒素を注入することにより、ロードトランジスタのハロ領域となるｎ型不純物領域が形成される。 （もっと読む）

【課題】ＭＩＳトランジスタにおけるシリコン混晶層からなるソースドレイン領域を、不純物の拡散による不具合を防止しながらチャネル領域に近づけることができるようにする。
【解決手段】半導体装置は、半導体基板１０からなるｎ型の活性領域の上に、ゲート絶縁膜１２を介在させて形成されたゲート電極１３と、活性領域におけるゲート電極１３の両側方の領域に形成されたｐ型ソースドレイン領域２０と、活性領域における各ｐ型ソースドレイン領域２０の側面からそれぞれゲート電極１３の下側に向かって形成されたｎ型ポケット領域１８とを有している。ｐ型ソースドレイン領域２０は、シリコンとIV族元素との混晶層からなり、混晶層は、ゲート長方向におけるゲート電極側の側面がゲート電極側に突き出す凸部２０ａを有している。凸部２０ａの先端は、ポケット領域１８によって覆われている。 （もっと読む）

【課題】ロジック系ＣＭＯＳトランジスタおよびパワー系ＤＭＯＳトランジスタのそれぞれが最適な構造を有する半導体装置を提供する。
【解決手段】第１半導体領域２の表面側に設けられた第１ソース領域３、ドレイン領域４と、第１ゲート13と、第１ゲートの両側面に形成された第１サイドウォール１５と、第１ＬＤＤ領域１７とを有する第１のＭＯＳトランジスタと、第２半導体領域２２の表面側に設けられた第２ソース領域２３、ドレイン領域２４と、第２ゲート３３と、第２ゲートの第２ドレイン側の側面に形成され、第１サイドウォールよりも広い第２サイドウォール４１と、第２サイドウォール直下に形成されたドリフト領域４３と、第２ゲートの第２ソース側の側面に形成され、第１サイドウォールよりも狭い第３サイドウォール３５と、第３サイドウォール直下に形成された第２ＬＤＤ領域３７とを有する第２のＭＯＳトランジスタを備えた半導体装置を提供する。 （もっと読む）

【課題】製造効率を向上すると共に、内部回路の保護を的確に行うことを容易に可能にする。
【解決手段】ＥＳＤ保護素子１０１の高濃度不純物領域１２１ＳＨ，１２０ＤＨ，１２２ＳＨを、ゲート電極１１１Ｇ，１１２Ｇの下方に形成しない。高濃度不純物領域１２１ＳＨ，１２０ＤＨ，１２２ＳＨを、半導体基板１００の面（ｘｙ面）にて、少なくとも低濃度不純物領域１２１ＳＬ，１２１ＤＬ，１２２ＤＬ，１２２ＳＬを介してゲート電極１１１Ｇ，１１２Ｇの側部に位置するように形成する。また、高濃度不純物領域１２１ＳＨ，１２０ＤＨ，１２２ＳＨを、低濃度不純物領域１２１ＳＬ，１２１ＤＬ，１２２ＤＬ，１２２ＳＬおよび不純物領域１２１ＳＭ，１２０ＤＭ，１２２ＳＭよりも深い位置まで形成する。 （もっと読む）

【課題】製造コストが低減し、電界効果トランジスタの短チャネル効果が抑制された半導体装置を提供する。
【解決手段】第１導電型のソース領域と、第１導電型のドレイン領域と、が表面に選択的に形成された第２導電型のウェル領域と、前記ソース領域と前記ドレイン領域との間の電流経路を制御する制御電極と、前記ソース領域に接続された第１の主電極と、前記ドレイン領域に接続された第２の主電極と、を備え、前記ソース領域の最も曲率が高い部分または前記ドレイン領域の最も曲率が高い部分と同じ深さの前記ウェル領域の位置を基準した場合、前記ウェル領域の深さ方向の前記第２導電型の不純物濃度分布のプロファイルは、前記基準からプラスマイナス０．１５ミクロンの範囲に不純物濃度分布のピークを有することを特徴とする半導体装置が提供される。 （もっと読む）

【課題】高耐圧で、特性の優れた半導体装置を提供する。
【解決手段】素子分離領域ＳＴＩと、ウェルＰＷと、活性領域を横断するゲート電極Ｇと、ゲート電極の一方の側からゲート電極下方に入り込んで形成された低濃度ドレイン領域ＬＤＤと、ゲート電極の他方の側からゲート電極下方に入り込み、低濃度ドレイン領域とオーバーラップし、低濃度ドレイン領域より浅い、チャネル領域ＣＨと、ゲート電極の他方の側に形成されたソース領域Ｓｎと、ゲート領域の一方の側に、ゲート電極から離間したドレイン領域Ｄｎと、を有し、ゲート電極と高濃度ドレイン領域Ｄｎとの間の中間領域の実効不純物濃度は、オーバーラップ領域の不純物濃度より高い。 （もっと読む）